JP2016100553A - 電子装置 - Google Patents

Abstract

【課題】 小型化を図るのに適する電子装置を提供すること。【解決手段】 厚さ方向において互いに反対側を向く主面１１１および裏面１１２を有し、半導体材料よりなる基板１と、基板１に配置された電子素子７１と、電子素子７１に導通する導電層３と、を備え、基板１には、主面１１１から凹む素子配置用凹部１４と、素子配置用凹部１４から裏面１１２に貫通する貫通孔１７が形成されており、素子配置用凹部１４には、電子素子７１が配置されており、貫通孔１７は、貫通孔内面１７１を有し、導電層３は、貫通孔内面１７１を介して主面１１１から裏面１１２にわたって、形成されている。【選択図】 図１

Description

本発明は、電子装置に関する。

外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の素子が内蔵されている。これらの素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の素子は、封止樹脂によって覆われる。封止樹脂は、これらの素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。技術の進歩に伴い、電子装置の小型化がますます求められている。なお、電子装置に関する文献としては、特許文献１が挙げられる。

特開２０１２−９９６７３号公報

本発明は、上記した事情のもとで考え出されたものであって、小型化を図るのに適する電子装置を提供することをその課題とする。

本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された電子素子と、前記電子素子に導通する導電層と、を備え、前記基板には、前記主面から凹む素子配置用凹部と、当該素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、前記素子配置用凹部には、前記電子素子が配置されており、前記貫通孔は、貫通孔内面を有し、前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている。

本発明の好ましい実施の形態においては、前記素子配置用凹部は、前記厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面を有し、前記素子配置用凹部底面には、前記電子素子が配置されている。

本発明の好ましい実施の形態においては、前記素子配置用凹部底面は、前記厚さ方向に直交する面である。

本発明の好ましい実施の形態においては、前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している。

本発明の好ましい実施の形態においては、前記絶縁層は、ＳｉＯ₂あるいはＳｉＮよりなる。

本発明の好ましい実施の形態においては、前記絶縁層は、前記素子配置用凹部の内面に形成された凹部内面絶縁部を含む。

本発明の好ましい実施の形態においては、前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含む。

本発明の好ましい実施の形態においては、前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である。

本発明の好ましい実施の形態においては、前記凹部内面絶縁部は、厚さ方向視において前記貫通孔の前記主面側端縁と位置する補助貫通孔を有する。

本発明の好ましい実施の形態においては、前記補助貫通孔は、前記厚さ方向において断面形状が一定である。

本発明の好ましい実施の形態においては、前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む。

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む。

本発明の好ましい実施の形態においては、前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む。

本発明の好ましい実施の形態においては、前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が小である。

本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部に形成された複数の素子配置用凹部パッドと、前記裏面側に形成された複数の裏面側パッドと、前記複数の素子配置用凹部パッドおよび前記複数の裏面側パッドとを各別に導通させ、且つ前記貫通孔を通じて前記素子配置用凹部および前記裏面にわたって形成された複数の貫通孔内面導電部を含む。

本発明の好ましい実施の形態においては、前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている。

本発明の好ましい実施の形態においては、少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している。

本発明の好ましい実施の形態においては、前記裏面に形成された裏面電極パッドを更に備え、前記裏面電極パッドは、前記導電層に接しており、且つ、前記電子素子に導通している。

本発明の好ましい実施の形態においては、前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している。

本発明の好ましい実施の形態においては、前記素子配置用凹部に充填され、前記電子素子を覆う封止樹脂部を更に備える。

本発明の好ましい実施の形態においては、前記貫通孔の個数は、複数である。

本発明の好ましい実施の形態においては、前記基板は、半導体材料の単結晶よりなる。

本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。

本発明の好ましい実施の形態においては、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。

本発明の好ましい実施の形態においては、前記主面は、（１００）面である。

本発明によれば、前記基板には、前記素子配置用凹部から前記裏面に貫通する前記貫通孔が形成されている。前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている。このような構成によると、前記素子配置用凹部側から前記裏面側への電流経路を形成することができる。これにより、前記電子素子を動作させるために必要となる導通経路を、たとえば厚さ方向視において前記電子素子と重ならせる構成が実現される。したがって、前記電子装置の厚さ方向視におけるサイズの小型化を図るのに適する。

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態に基づく電子装置を示す断面図である。 図１の電子装置を示す要部拡大断面図である。 図１の電子装置の基板を示す平面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す要部拡大断面図である。 図１の電子装置の製造方法の一例を示す要部拡大断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 本発明の第２実施形態に基づく電子装置を示す平面図である。 図１９の電子装置を示す底面図である。 図１９のＸＸＩ−ＸＸＩ線に沿う断面図である。 本発明の第３実施形態に基づく電子装置を示す平面図である。 図２２の電子装置を示す底面図である。 図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。

図１および図２は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、裏面側絶縁膜４１、裏面電極パッド５１、封止樹脂部６、電子素子７１および電子素子７２を備えている。図１は、電子装置Ａ１の厚さ方向に沿う断面における断面図である。図２は、電子装置Ａ１の要部拡大断面図である。また、図３は、基板１のみを示す平面図である。

基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７１および電子素子７２が配置されている。

基板１は、主面１１１と、裏面１１２と、を有する。

主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。

裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。

基板１には、素子配置用凹部１４および２つの貫通孔１７が形成されている。

素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７１および電子素子７２が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。

素子配置用凹部１４は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４を有している。

素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。

素子配置用凹部第１側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部第１側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部第１側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部第１側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部第１側面１４１は、４つの平坦面を有している。

素子配置用凹部中間面１４３は、素子配置用凹部第１側面１４１につながっている。素子配置用凹部中間面１４３は、厚さ方向において主面１１１と同じ側を向いている。素子配置用凹部中間面１４３は、厚さ方向視矩形環状であり、平坦面である。

素子配置用凹部第２側面１４４は、素子配置用凹部中間面１４３から起立する。素子配置用凹部第２側面１４４は、主面１１１につながっている。素子配置用凹部第２側面１４４は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部第２側面１４４の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部第２側面１４４は、４つの平坦面を有している。

貫通孔１７は、基板１における一部分を素子配置用凹部底面１４２から裏面１１２へと貫通する。本実施形態では、貫通孔１７の個数は、複数（２つ）である。貫通孔１７の深さは、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法は、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法に対する、貫通孔１７の深さの比は、０．２〜５である。本実施形態では、貫通孔１７は、厚さ方向視において、矩形状である。また、本実施形態においては、貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が大である。

貫通孔１７は、貫通孔内面１７１を有する。

貫通孔内面１７１は、基板１の厚さ方向に対して傾斜している。貫通孔内面１７１は、４つの平坦面を有している。本実施形態では、貫通孔内面１７１は、素子配置用凹部底面１４２および裏面１１２につながっている。厚さ方向に直交する平面に対する貫通孔内面１７１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。

絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ₂あるいはＳｉＮよりなる。

絶縁層２は、凹部内面絶縁部２１、貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４を有する。

凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ₂よりなる。

凹部内面絶縁部２１には、補助貫通孔２１１が形成されている。補助貫通孔２１１は、凹部内面絶縁部２１を厚さ方向に貫通している。また、補助貫通孔２１１は、厚さ方向視において貫通孔１７内に位置している。補助貫通孔２１１は、厚さ方向において断面形状が一定である。

貫通孔内面絶縁部２２は、貫通孔１７の貫通孔内面１７１に形成されている。貫通孔内面絶縁部２２は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。貫通孔内面絶縁部２２は、たとえば、ＳｉＯ₂またはＳｉＮよりなる。

補助貫通孔内面絶縁部２３は、凹部内面絶縁部２１の補助貫通孔２１１の内面に形成されている。補助貫通孔内面絶縁部２３は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。補助貫通孔内面絶縁部２３は、たとえば、ＳｉＯ₂またはＳｉＮよりなる。

裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ₂よりなる。

導電層３は、電子素子７１および電子素子７２に導通する。導電層３は、電子素子７１および電子素子７２に入出力する電流経路を構成するためのものである。導電層３は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３、貫通孔内面１７１および裏面１１２に形成されている。より具体的には、導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。

導電層３は、シード層３１およびメッキ層３２を含む。

シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。

メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。

導電層３は、素子配置用凹部パッド３３、貫通孔内面導電部３５および補助貫通孔封鎖部３６を含む。

素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。また、素子配置用凹部パッド３３は、素子配置用凹部中間面１４３に形成されたものを含んでいてもよい。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。素子配置用凹部中間面１４３に形成された素子配置用凹部パッド３３は、電子素子７２を素子配置用凹部中間面１４３に搭載するために用いられる。

貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１に形成された部分を含む。本実施形態においては、図２に示すように、貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１において絶縁層２の貫通孔内面絶縁部２２に積層された部分と、補助貫通孔内面絶縁部２３に形成された部分とを含む。さらに、貫通孔内面導電部３５は、貫通孔１７の底面をなすように配置された、厚さ方向に対して直角である部分を含む。

補助貫通孔封鎖部３６は、貫通孔１７を主面１１１側から塞いでおり、素子配置用凹部パッド３３のうち素子配置用凹部底面１４２に形成されたものと同層をなしている。補助貫通孔封鎖部３６と貫通孔内面導電部３５とは、互いに接している。

なお、導電層３は、素子配置用凹部パッド３３、貫通孔内面導電部３５および補助貫通孔封鎖部３６を互いに適宜接続する帯状経路を含む。

裏面側絶縁膜４１の少なくとも一部は、裏面１１２に形成されている。裏面側絶縁膜４１は、貫通孔１７内に形成された部位を有している。裏面側絶縁膜４１と基板１との間に導電層３が介在している。裏面側絶縁膜４１は、たとえばＳｉＮよりなる。裏面側絶縁膜４１は、たとえば、ＣＶＤによって形成されている。

裏面電極パッド５１は、裏面１１２に形成されている。裏面電極パッド５１は、導電層３に接しており、且つ、電子素子７１に導通している。裏面電極パッド５１は、たとえば基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、裏面電極パッド５１は矩形状である。

封止樹脂部６は、素子配置用凹部１４に充填され、電子素子７１および電子素子７２を覆っている。封止樹脂部６は、第１封止樹脂部６１および第２封止樹脂部６２を含む。第１封止樹脂部６１は、電子素子７１を覆っており、素子配置用凹部底面１４２および素子配置用凹部第１側面１４１によって囲まれた空間に充填されている。第２封止樹脂部６２は、電子素子７２を覆っており、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４によって囲まれた空間に充填されている。封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。

電子素子７１は、素子配置用凹部底面１４２に搭載されている。電子素子７１の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）素子である。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。

電子素子７２は、素子配置用凹部中間面１４３に搭載されている。電子素子７２の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）素子である。あるいは、電子素子７２の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。

次に、電子装置Ａ１の製造方法の一例について、図４〜図１８を参照しつつ、以下に説明する。

まず、図４に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。

基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。

次いで、主面１１１をたとえば酸化させることによりＳｉＯ₂からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。

次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。

次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および側面を有する。前記底面は、厚さ方向に対して直角である。前記側面が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。

次いで、前記マスク層の開口を拡大する。続いて、上述したＫＯＨを用いた異方性エッチングによって行う。そして、前記マスク層を除去する。この２段階のエッチングを行うことにより、図５に示す素子配置用凹部１４が形成される。素子配置用凹部１４は、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。

次いで、図６に示すように、熱酸化させることにより、素子配置用凹部第１側面１４１、素子配置用凹部底面１４２、素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４に、絶縁層２を形成する。この絶縁層２は、上述した凹部内面絶縁部２１となる。

次いで、図７に示すように、シード層３１およびメッキ層３２を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子配置用凹部パッド３３を含む形状とされている。

次いで、図８に示すように、電子素子７１を素子配置用凹部１４に配置する。より具体的には、電子素子７１を素子配置用凹部底面１４２に搭載する。電子素子７１には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７１の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用凹部パッド３３にはんだペーストを塗布しておく手法を採用してもよい。

次いで、図９に示すように、第１封止樹脂部６１を形成する。第１封止樹脂部６１の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を素子配置用凹部底面１４２および素子配置用凹部第１側面１４１に囲まれた空間に電子素子７１を覆うように充填し、これを硬化させることによって行う。

次いで、図１０に示すように、電子素子７２を素子配置用凹部１４に配置する。より具体的には、電子素子７２を素子配置用凹部中間面１４３に搭載する。電子素子７２には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７２を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７２の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用凹部パッド３３にはんだペーストを塗布しておく手法を採用してもよい。

次いで、図１１に示すように、第２封止樹脂部６２を形成する。第２封止樹脂部６２の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を素子配置用凹部中間面１４３および素子配置用凹部第２側面１４４に囲まれた空間に電子素子７２を覆うように充填し、これを硬化させることによって行う。

次いで、図１２に示すように、貫通孔１７を形成する。貫通孔１７の形成は、たとえば裏面１１２を熱参加することによってＳｉＯ₂からなるマスク層を形成する。続いて、このマスク層に、貫通孔１７に相当する位置に開口を設ける。そして、たとえばＫＯＨを用いた異方性エッチングを行う。これにより、厚さ方向に対して傾斜した貫通孔内面１７１を有する貫通孔１７が得られる。

次いで、図１３に示すように、補助貫通孔２１１を形成する。具体的には、絶縁層２の凹部内面絶縁部２１のうち電子素子７１から裏面１１２側に露出した部分に対して、たとえばドライエッチングを施す。これにより、凹部内面絶縁部２１の当該部分には、厚さ方向において断面形状が一定である補助貫通孔２１１が形成される。

次いで、図１４および図１５に示すように、貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４を形成する。これらは、たとえばＳｉＯ₂あるいはＳｉＮなどの絶縁材料を用いたＣＶＤを行った後にパターニングを施すことにより、形成される。

次いで、図１６に示すように、絶縁層２の貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４の適所にシード層３１を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。

次いで、図１７に示すように、絶縁層２の貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４の適所にメッキ層３２を形成する。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。そして、導電層３の貫通孔内面導電部３５が形成される。

次いで、図１８に示すように、裏面側絶縁膜４１を形成する。裏面側絶縁膜４１は、たとえばＳｉＮを用いたＣＶＤを行った後にパターニングを施すことにより、形成される。この後は、裏面電極パッド５１を形成する。裏面電極パッド５１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。

そして、基板１をたとえばダイサーによって切断するこれにより、図１および図２に示した電子装置Ａ１が得られる。

次に、電子装置Ａ１の作用について説明する。

本実施形態によれば、基板１には、素子配置用凹部１４から裏面１１２に貫通する貫通孔１７が形成されている。導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。このような構成によると、素子配置用凹部１４側から裏面１１２側への電流経路を形成することができる。これにより、電子素子７１を動作させるために必要となる導通経路を、たとえば厚さ方向視において電子素子７１と重ならせる構成が実現される。したがって、電子装置Ａ１の厚さ方向視におけるサイズの小型化を図るのに適する。

本実施形態においては、素子配置用凹部第１側面１４１は、厚さ方向Ｚに対し傾斜している。このような構成によると、素子配置用凹部第１側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。

本実施形態においては、貫通孔内面１７１は、厚さ方向Ｚに対し傾斜している。このような構成によると、貫通孔内面１７１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。

素子配置用凹部１４（素子配置用凹部底面１４２）と貫通孔１７との境界部分においては、補助貫通孔封鎖部３６と貫通孔内面導電部３５とが接している。この接触は、貫通孔１７の底部の面積に相当する面積においてなされる。したがって、補助貫通孔封鎖部３６と貫通孔内面導電部３５との導通、すなわち導電層３のうち裏面１１２側に形成された部分と、導電層３のうち素子配置用凹部１４側に形成された部分とをより確実に導通させることができる。

図１９〜図２４は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。

図１９〜図２１は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、主に貫通孔１７における貫通孔内面導電部３５の構成が、上述した実施形態と異なっている。

図１９は、電子装置Ａ２の平面図である。図２０は、電子装置Ａ２の底面図である。図２１は、図１９のＸＸＩ−ＸＸＩ線に沿う断面図である。なお、図１９においては、理解の便宜上、封止樹脂部６を省略している。また、図２０においては、理科の便宜上、裏面側絶縁膜４１および裏面電極パッド５１を省略している。

図１９に示すように、素子配置用凹部１４の素子配置用凹部底面１４２には、６つの電子素子７１が搭載されている。各電子素子７１は、素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３を利用して搭載されている。また、素子配置用凹部中間面１４３には、電子素子７２が搭載されている。電子素子７２は、素子配置用凹部中間面１４３に形成された素子配置用凹部パッド３３を利用して搭載されている。導電層３は、素子配置用凹部底面１４２の素子配置用凹部パッド３３と素子配置用凹部中間面１４３の素子配置用凹部パッド３３とを適宜接続する帯状部分を含む。

図１９に示すように、基板１には、２つの貫通孔１７が形成されている。貫通孔１７は、厚さ方向視において矩形状である。本実施形態の貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が小となっている。貫通孔内面１７１は、厚さ方向に対して傾斜しており、４つの平坦面を有する。厚さ方向に対して直角である平面と貫通孔内面１７１とがなす角は、たとえば５５°である。このような貫通孔１７は、たとえば基板１を素子配置用凹部底面１４２側からたとえばＫＯＨを用いた異方性エッチングを行うことにより形成される。

図２０に示すように、裏面１１２には、複数の裏面側パッド３４が形成されている。裏面側パッド３４は、裏面電極パッド５１を形成する土台となる部位である。複数の裏面側パッド３４は、裏面１１２の端縁に沿って配置されている。

本実施形態においては、１つの貫通孔１７の貫通孔内面１７１に複数の貫通孔内面導電部３５が形成されている。各貫通孔内面導電部３５は、素子配置用凹部１４の素子配置用凹部底面１４２から裏面１１２に向けて貫通孔内面１７１を横切るように形成されている。本実施形態においては、１つの貫通孔内面１７１に６つの貫通孔内面導電部３５が形成されている。各貫通孔内面導電部３５は、素子配置用凹部１４に形成された素子配置用凹部パッド３３と裏面１１２に形成された裏面側パッド３４とに導通している。

このような実施形態によっても、電子装置Ａ２の小型化を図ることができる。また、１つの貫通孔１７に、複数の貫通孔内面導電部３５が形成されている。これにより、導電層３のうち素子配置用凹部１４側に形成された部位のより多くの箇所と、導電層３のうち裏面１１２側に形成された部位のより多くの箇所とを、適切に導通させることができる。

図２２〜図２４は、本発明の第３実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ３は、主に貫通孔１７における貫通孔内面導電部３５の構成が、上述した実施形態と異なっている。

図２２は、電子装置Ａ３の平面図である。図２３は、電子装置Ａ３の底面図である。図２４は、図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。なお、図２２においては、理解の便宜上、封止樹脂部６を省略している。また、図２３においては、理科の便宜上、裏面側絶縁膜４１および裏面電極パッド５１を省略している。

図２２に示すように、素子配置用凹部１４の素子配置用凹部底面１４２には、６つの電子素子７１が搭載されている。各電子素子７１は、素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３を利用して搭載されている。また、素子配置用凹部中間面１４３には、電子素子７２が搭載されている。電子素子７２は、素子配置用凹部中間面１４３に形成された素子配置用凹部パッド３３を利用して搭載されている。導電層３は、素子配置用凹部底面１４２の素子配置用凹部パッド３３と素子配置用凹部中間面１４３の素子配置用凹部パッド３３とを適宜接続する帯状部分を含む。

図２２に示すように、基板１には、２つの貫通孔１７が形成されている。貫通孔１７は、厚さ方向視において矩形状である。本実施形態の貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が大となっている。貫通孔内面１７１は、厚さ方向に対して傾斜しており、４つの平坦面を有する。厚さ方向に対して直角である平面と貫通孔内面１７１とがなす角は、たとえば５５°である。このような貫通孔１７は、たとえば基板１を裏面１１２側からたとえばＫＯＨを用いた異方性エッチングを行うことにより形成される。

図２３に示すように、裏面１１２には、複数の裏面側パッド３４が形成されている。裏面側パッド３４は、裏面電極パッド５１を形成する土台となる部位である。複数の裏面側パッド３４は、裏面１１２の端縁に沿って配置されている。

本実施形態においては、１つの貫通孔１７の貫通孔内面１７１に複数の貫通孔内面導電部３５が形成されている。各貫通孔内面導電部３５は、素子配置用凹部１４の素子配置用凹部底面１４２から裏面１１２に向けて貫通孔内面１７１を横切るように形成されている。本実施形態においては、１つの貫通孔内面１７１に６つの貫通孔内面導電部３５が形成されている。各貫通孔内面導電部３５は、素子配置用凹部１４に形成された素子配置用凹部パッド３３と裏面１１２に形成された裏面側パッド３４とに導通している。

このような実施形態によっても、電子装置Ａ３の小型化を図ることができる。また、１つの貫通孔１７に、複数の貫通孔内面導電部３５が形成されている。これにより、導電層３のうち素子配置用凹部１４側に形成された部位のより多くの箇所と、導電層３のうち裏面１１２側に形成された部位のより多くの箇所とを、適切に導通させることができる。

本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。

Ａ１〜Ａ３ 電子装置
１ 基板
１１１ 主面
１１２ 裏面
１４ 素子配置用凹部
１４２ 素子配置用凹部底面
１４１ 素子配置用凹部第１側面
１４３ 素子配置用凹部中間面
１４４ 素子配置用凹部第２側面
１７ 貫通孔
１７１ 貫通孔内面
３ 導電層
３１ シード層
３２ メッキ層
３３ 素子配置用凹部パッド
３４ 裏面側パッド
３５ 貫通孔内面導電部
３６ 補助貫通孔封鎖部
２ 絶縁層
２１ 凹部内面絶縁部
２１１ 補助貫通孔
２２ 貫通孔内面絶縁部
２３ 補助貫通孔内面絶縁部
２４ 裏面側絶縁部
４１ 裏面側絶縁膜
５１ 裏面電極パッド
６ 封止樹脂部
６１ 第１封止樹脂部
６２ 第２封止樹脂部
７１ 電子素子
７２ 電子素子

Claims (25)

1. 厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
   前記基板に配置された電子素子と、
   前記電子素子に導通する導電層と、を備え、
   前記基板には、前記主面から凹む素子配置用凹部と、当該素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、
   前記素子配置用凹部には、前記電子素子が配置されており、
   前記貫通孔は、貫通孔内面を有し、
   前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている、電子装置。
2. 前記素子配置用凹部は、前記厚さ方向のうちの一方である第１厚さ方向を向く素子配置用凹部底面を有し、
   前記素子配置用凹部底面には、前記電子素子が配置されている、請求項１に記載の電子装置。
3. 前記素子配置用凹部底面は、前記厚さ方向に直交する面である、請求項２に記載の電子装置。
4. 前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している、請求項１ないし３のいずれかに記載の電子装置。
5. 前記絶縁層は、ＳｉＯ₂あるいはＳｉＮよりなる、請求項４に記載の電子装置。
6. 前記絶縁層は、前記素子配置用凹部の内面に形成された凹部内面絶縁部を含む、請求項４または５に記載の電子装置。
7. 前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含む、請求項６に記載の電子装置。
8. 前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である、請求項７に記載の電子装置。
9. 前記凹部内面絶縁部は、厚さ方向視において前記貫通孔の前記主面側端縁と位置する補助貫通孔を有する、請求項８に記載の電子装置。
10. 前記補助貫通孔は、前記厚さ方向において断面形状が一定である、請求項９に記載の電子装置。
11. 前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む、請求項１０に記載の電子装置。
12. 前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む、請求項９ないし１１のいずれかに記載の電子装置。
13. 前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む、請求項１２に記載の電子装置。
14. 前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が小である、請求項７に記載の電子装置。
15. 前記導電層は、前記素子配置用凹部に形成された複数の素子配置用凹部パッドと、前記裏面側に形成された複数の裏面側パッドと、前記複数の素子配置用凹部パッドおよび前記複数の裏面側パッドとを各別に導通させ、且つ前記貫通孔を通じて前記素子配置用凹部および前記裏面にわたって形成された複数の貫通孔内面導電部を含む、請求項７に記載の電子装置。
16. 前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている、請求項４に記載の電子装置。
17. 少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、
    前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、
    前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している、請求項１６に記載の電子装置。
18. 前記裏面に形成された裏面電極パッドを更に備え、
    前記裏面電極パッドは、前記導電層に接しており、且つ、前記電子素子に導通している、請求項１７に記載の電子装置。
19. 前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している、請求項１ないし１８のいずれかに記載の電子装置。
20. 前記素子配置用凹部に充填され、前記電子素子を覆う封止樹脂部を更に備える、請求項１ないし１９のいずれかに記載の電子装置。
21. 前記貫通孔の個数は、複数である、請求項１ないし２０のいずれかに記載の電子装置。
22. 前記基板は、半導体材料の単結晶よりなる、請求項１ないし２１のいずれかに記載の電子装置。
23. 前記半導体材料は、Ｓｉである、請求項２２に記載の電子装置。
24. 前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、請求項２３に記載の電子装置。
25. 前記主面は、（１００）面である、請求項２４に記載の電子装置。

Images