JP6606331B2 - 電子装置 - Google Patents

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Description

本発明は、電子装置に関する。
外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の電子素子が内蔵されている。これらの電子素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の電子素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の電子素子は、封止樹脂によって覆われる。封止樹脂は、これらの電子素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。当該電子装置においては、前記電子素子を適切に保護することが重要である。なお、電子装置に関する文献としては、特許文献１が挙げられる。
特開２０１２−９９６７３号公報
本発明は、上記した事情のもとで考え出されたものであって、電子素子を適切に保護しつつ、全体の大きさをより自由に設定可能な電子装置を提供することをその課題とする。
本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された電子素子と、前記電子素子に導通する導電層と、を備え、前記基板には、前記厚さ方向において前記主面側を向く素子配置用凹部底面を有し且つ前記主面から凹む素子配置用凹部が形成されており、前記素子配置用凹部底面には、前記電子素子が配置されており、前記導電層は、前記主面に形成された主面側連絡部を含んでおり、前記素子配置用凹部の少なくとも一部を埋めるとともに、前記主面の少なくとも一部を覆う封止樹脂部を備えており、前記導電層の前記主面側連絡部に導通し、且つ前記封止樹脂部から前記主面が向く側に露出する柱状導電体を備えることを特徴としている。
本発明の好ましい実施の形態においては、前記柱状導電体は、前記封止樹脂部から露出し、且つ前記主面と同じ側を向く柱状導電体主面を有する。
本発明の好ましい実施の形態においては、前記封止樹脂部は、前記主面と同じ側を向く封止樹脂部主面を有しており、前記柱状導電体主面と前記封止樹脂部主面とは、面一である。
本発明の好ましい実施の形態においては、前記封止樹脂部は、前記素子配置用凹部のすべてを埋めている。
本発明の好ましい実施の形態においては、前記封止樹脂部は、前記主面の前記厚さ方向視外縁のすべてに到達している。
本発明の好ましい実施の形態においては、前記柱状導電体は、金属からなる。
本発明の好ましい実施の形態においては、前記柱状導電体は、Ｃｕからなる。
本発明の好ましい実施の形態においては、前記柱状導電体は、メッキにより形成されている。
本発明の好ましい実施の形態においては、前記柱状導電体に対して前記主面とは反対側から接する電極パッドを備える。
本発明の好ましい実施の形態においては、前記電極パッドは、前記厚さ方向視において前記柱状導電体および前記封止樹脂部の少なくとも一部ずつに重なる。
本発明の好ましい実施の形態においては、前記電極パッドは、前記厚さ方向視において、前記柱状導電体のすべてを内包している。
本発明の好ましい実施の形態においては、前記封止樹脂部は、前記電子素子のすべてを覆っている。
本発明の好ましい実施の形態においては、前記電子素子は、前記主面よりも前記主面が向く側に突出する部位を有する。
本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部底面に形成され、且つ前記電子素子の配置に用いられる素子配置用凹部パッドを含む。
本発明の好ましい実施の形態においては、前記素子配置用凹部は、前記素子配置用凹部底面から起立する素子配置用凹部側面を有する。
本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部側面に形成された凹部側面連絡部を含む。
本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記素子配置用凹部底面に繋がっている。
本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記主面に繋がっている。
本発明の好ましい実施の形態においては、前記凹部側面連絡部と前記主面側連絡部とは、互いに繋がっている。
本発明の好ましい実施の形態においては、前記基板は、半導体材料の単結晶よりなる。
本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。
本発明の好ましい実施の形態においては、前記主面は、（１００）面である。
本発明の好ましい実施の形態においては、前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である。
本発明によれば、前記基板の前記主面に対して前記封止樹脂部および前記柱状導電体が突出した形態となっている。前記素子配置用凹部は、前記電子素子の保護や製造の便宜からその深さ等が制限されやすい。一方、前記電子素子の大きさによらず、前記電子装置全体の大きさ（特に厚さ方向寸法）について、使用者から様々な要請がある。このような要請に対し、封前記止樹脂部および前記柱状導電体の厚さ方向寸法を変更することにより、前記素子配置用凹部の大きさや前記電子素子の配置態様を変更することなく、前記電子装置全体の厚さ方向寸法をより自由に設定することができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態に基づく電子装置を示す平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 図１の電子装置を示す要部拡大断面図である。 図１の電子装置を示す要部拡大断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 図１の電子装置の製造方法の一例を示す断面図である。 本発明の第２実施形態に基づく電子装置を示す断面図である。 図１４の電子装置を示す断面図である。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図１〜図３は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、複数の柱状導電体４、電極パッド５１、封止樹脂部６および電子素子７１を備えている。図１は、電子装置Ａ１を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７１が配置されている。
基板１は、主面１１１と、裏面１１２と、を有する。
主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。本実施形態においては、主面１１１は、矩形環状である。
裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。
基板１には、素子配置用凹部１４が形成されている。
素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７１が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。
素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。
素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。
素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。また、素子配置用凹部側面１４１は、主面１１１につながっている。
絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。
絶縁層２は、凹部内面絶縁部２１、主面側絶縁部２２および裏面側絶縁部２４を有する。
凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ2よりなる。
主面側絶縁部２２の少なくとも一部は、基板１の主面１１１に形成されている。主面側絶縁部２２は、熱酸化によって形成されている。主面側絶縁部２２は、たとえば、ＳｉＯ2よりなる。本実施形態においては、主面側絶縁部２２は、主面１１１のすべてを覆っている。
裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。本実施形態においては、裏面側絶縁部２４は、裏面１１２のすべてを覆っている。
導電層３は、電子素子７１に導通する。導電層３は、電子素子７１に入出力する電流経路を構成するためのものである。導電層３は、主面１１１、素子配置用凹部側面１４１および素子配置用凹部底面１４２に形成されている。
導電層３は、シード層３１およびメッキ層３２を含む。
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
導電層３は、素子配置用凹部パッド３３、主面側連絡部３８１および凹部側面連絡部３８２を含む。
素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。
主面側連絡部３８１は、主面１１１に支持されており、絶縁層２の主面側絶縁部２２上に積層された部分を含む。
凹部側面連絡部３８２は、素子配置用凹部側面１４１に支持されており、絶縁層２の凹部内面絶縁部２１上に積層された部分を含む。
電子素子７１は、素子配置用凹部底面１４２に搭載されている。電子素子７１の一例としては、たとえば集積回路素子が挙げられる。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。本実施形態においては、電子素子７１は、厚さ方向において主面１１１よりも突出している。
封止樹脂部６は、素子配置用凹部１４の少なくとも一部を埋めるとともに、主面１１１の少なくとも一部を覆う。本実施形態においては、封止樹脂部６は、素子配置用凹部１４のすべてを埋めている。また、封止樹脂部６は、電子素子７１のすべてを覆っている。また、封止樹脂部６は、主面１１１の厚さ方向視外縁のすべてに到達しており、主面１１１のほぼすべてを覆っている。
封止樹脂部６は、主面１１１と同じ側を向く封止樹脂部主面６３を有している。また、封止樹脂部６には、複数の貫通孔６４が形成されている。複数の貫通孔６４は、複数の柱状導電体４を収容している。
封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
複数の柱状導電体４は、導電層３の主面側連絡部３８１に導通し、且つ封止樹脂部６から主面１１１が向く側に露出している。本実施形態においては、柱状導電体４は、主面側連絡部３８１上に直接形成されている。柱状導電体４は、金属からなる。より好ましくは、柱状導電体４は、Ｃｕからなる。柱状導電体４は、メッキにより形成されている。本実施形態においては、柱状導電体４は、たとえば円柱形状である。柱状導電体４の高さは種々に設定可能であるが、一例を挙げると、５０μｍ〜４４０μｍである。
柱状導電体４は、柱状導電体主面４１を有する。柱状導電体主面４１は、封止樹脂部６から露出し、主面１１１と同じ側を向く。本実施形態においては、柱状導電体主面４１と封止樹脂部主面６３とは、面一である。
電極パッド５１は、柱状導電体４の柱状導電体主面４１に接するように形成されている。電極パッド５１は、電子素子７１に導通している。電極パッド５１は、たとえば柱状導電体主面４１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、電極パッド５１は矩形状である。また、厚さ方向視において、柱状導電体４は、主面側連絡部３８１および封止樹脂部主面６３の少なくとも一部ずつに重なる。本実施形態においては、電極パッド５１は、厚さ方向視において、柱状導電体４のすべてを内包している。
次に、電子装置Ａ１の製造方法の一例について、図４〜図１３を参照しつつ、以下に説明する。
まず、図４に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
次いで、主面１１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。
次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。
次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および側面を有する。前記底面は、厚さ方向に対して直角である。前記側面が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。このエッチングを行うことにより、図５に示す素子配置用凹部１４が形成される。素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。
次いで、図６に示すように、熱酸化させることにより、素子配置用凹部側面１４１、素子配置用凹部底面１４２、および裏面１１２に、絶縁層２を形成する。この絶縁層２は、上述した凹部内面絶縁部２１、主面側絶縁部２２および裏面側絶縁部２４となる。
次いで、図７に示すように、シード層３１およびメッキ層３２からなる導電層３を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子配置用凹部パッド３３、主面側連絡部３８１および凹部側面連絡部３８２を含む形状とされている。
次いで、図８に示すように、電子素子７１を素子配置用凹部１４に配置する。より具体的には、電子素子７１を素子配置用凹部底面１４２に搭載する。電子素子７１には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、素子配置用凹部パッド３３に電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、電子素子７１の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用凹部パッド３３にはんだペーストを塗布しておく手法を採用してもよい。配置された電子素子７１は、一部が主面１１１から突出している。
次いで、図９に示すように、レジスト層６７を形成する。レジスト層６７の形成は、たとえば浸透性に優れるとともに、感光することによってパターニング可能なレジスト樹脂材料を素子配置用凹部１４に充填し、さらに電子素子７１を十分に覆うまで供給する。そして、たとえば感光を利用したパターニングにより、複数の貫通孔６８を形成する。貫通孔６８は、主面側連絡部３８１まで到達している。本実施形態においては、貫通孔６８は、円柱形状である。また、貫通孔６８の深さは、たとえば５０μｍ〜４４０μｍである。
次いで、図１０に示すように、複数の柱状導電体４を形成する。複数の柱状導電体４の形成は、たとえば、貫通孔６８から露出する主面側連絡部３８１を利用した電解メッキにより、貫通孔６８をたとえばＣｕなどの金属によって埋めることにより行う。
次いで、図１１に示すように、レジスト層６７を除去する。この結果、複数の柱状導電体４が主面１１１から起立した状態となる。
次いで、図１２に示すように、封止樹脂部６を形成する。封止樹脂部６の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を素子配置用凹部１４のすべてを満たすように充填し、さらに電子素子７１および複数の柱状導電体４を完全に覆うまで供給する。そして、この樹脂材料を硬化させることにより、封止樹脂部６が形成される。
次いで、封止樹脂部６の図中上面を研削することにより、複数の柱状導電体４の一部ずつを封止樹脂部６から露出させる。より具体的には、封止樹脂部６の図中上側部分と柱状導電体４の図中上側部分とを一括して研削する。これにより、図１３に示すように、封止樹脂部６の封止樹脂部主面６３が形成され、複数の柱状導電体４に柱状導電体主面４１が形成される。封止樹脂部主面６３と柱状導電体主面４１とは面一である。また、封止樹脂部６が柱状導電体４のすべてを覆っていたため、前記研削が完了した際には、封止樹脂部６には、複数の貫通孔６４が形成される。各貫通孔６４は、柱状導電体４を収容している。
この後は、電極パッド５１を形成する。電極パッド５１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。
そして、基板１をたとえばダイサーによって切断するこれにより、図１〜図３に示した電子装置Ａ１が得られる。
次に、電子装置Ａ１の作用について説明する。
本実施形態によれば、基板１の主面１１１に対して封止樹脂部６および柱状導電体４が突出した形態となっている。素子配置用凹部１４は、電子素子７１の保護や製造の便宜からその深さ等が制限されやすい。一方、電子素子７１の大きさによらず、電子装置Ａ１全体の大きさ（特に厚さ方向寸法）について、使用者から様々な要請がある。このような要請に対し、封止樹脂部６および柱状導電体４の厚さ方向寸法を変更することにより、素子配置用凹部１４の大きさや電子素子７１の配置態様を変更することなく、電子装置Ａ１全体の厚さ方向寸法をより自由に設定することができる。
複数の電子装置Ａ１を一括して製造する場合、封止樹脂部６は、広い面積を有するものとして一時的に形成される。この際、封止樹脂部６の一部ずつが複数の素子配置用凹部１４に入り込んだ格好となる。このため、封止樹脂部６が基板１に対してずれる挙動を示した場合に、この挙動を抑えこむことができる。また、この抑止力は基板１から付与することが可能であるため、電子素子７１を実装するはんだ３３１に不要な応力を生じさせなくて済むという利点がある。また、電子装置Ａ１においても、封止樹脂部６が基板１に対してずれたり剥離したりすることを防止可能である。
柱状導電体４の柱状導電体主面４１と封止樹脂部６の封止樹脂部主面６３とが面一であることにより、電極パッド５１を適切に形成することができる。
電子素子７１が主面１１１から突出していることにより、封止樹脂部６のうち主面１１１からはみ出している部分に電子素子７１が入り込んでいる格好となっている。これは、基板１、電子素子７１および封止樹脂部６の相互の接合強度を高めるのに寄与しうる。
本実施形態においては、素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
図１４および図１５は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、基板１、絶縁層２、導電層３、複数の柱状導電体４、電極パッド５１、封止樹脂部６および電子素子７１を備えている。
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７１が配置されている。
基板１は、主面１１１と、裏面１１２と、を有する。
主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。本実施形態においては、主面１１１は、矩形環状である。
裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。
基板１には、素子配置用凹部１４が形成されている。
素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７１が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。
素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。
素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。
素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。また、素子配置用凹部側面１４１は、主面１１１につながっている。
絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。
絶縁層２は、凹部内面絶縁部２１、主面側絶縁部２２および裏面側絶縁部２４を有する。
凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ2よりなる。
主面側絶縁部２２の少なくとも一部は、基板１の主面１１１に形成されている。主面側絶縁部２２は、熱酸化によって形成されている。主面側絶縁部２２は、たとえば、ＳｉＯ2よりなる。本実施形態においては、主面側絶縁部２２は、主面１１１のすべてを覆っている。
裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。本実施形態においては、裏面側絶縁部２４は、裏面１１２のすべてを覆っている。
導電層３は、電子素子７１に導通する。導電層３は、電子素子７１に入出力する電流経路を構成するためのものである。導電層３は、主面１１１、素子配置用凹部側面１４１および素子配置用凹部底面１４２に形成されている。
導電層３は、シード層３１およびメッキ層３２を含む。
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
導電層３は、素子配置用凹部パッド３３、主面側連絡部３８１および凹部側面連絡部３８２を含む。
素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。
主面側連絡部３８１は、主面１１１に支持されており、絶縁層２の主面側絶縁部２２上に積層された部分を含む。
凹部側面連絡部３８２は、素子配置用凹部側面１４１に支持されており、絶縁層２の凹部内面絶縁部２１上に積層された部分を含む。
電子素子７１は、素子配置用凹部底面１４２に搭載されている。電子素子７１の一例としては、たとえば集積回路素子が挙げられる。あるいは、電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。本実施形態においては、電子素子７１は、厚さ方向において主面１１１から突出しておらず、電子素子７１の全体が素子配置用凹部１４に完全に収容されている。
封止樹脂部６は、素子配置用凹部１４の少なくとも一部を埋めるとともに、主面１１１の少なくとも一部を覆う。本実施形態においては、封止樹脂部６は、素子配置用凹部１４のすべてを埋めている。また、封止樹脂部６は、電子素子７１のすべてを覆っている。また、封止樹脂部６は、主面１１１の厚さ方向視外縁のすべてに到達しており、主面１１１のほぼすべてを覆っている。
封止樹脂部６は、主面１１１と同じ側を向く封止樹脂部主面６３を有している。また、封止樹脂部６には、複数の貫通孔６４が形成されている。複数の貫通孔６４は、複数の柱状導電体４を収容している。
封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。
複数の柱状導電体４は、導電層３の主面側連絡部３８１に導通し、且つ封止樹脂部６から主面１１１が向く側に露出している。本実施形態においては、柱状導電体４は、主面側連絡部３８１上に直接形成されている。柱状導電体４は、金属からなる。より好ましくは、柱状導電体４は、Ｃｕからなる。柱状導電体４は、メッキにより形成されている。本実施形態においては、柱状導電体４は、たとえば円柱形状である。柱状導電体４の高さは種々に設定可能であるが、一例を挙げると、５０μｍ〜４４０μｍである。
柱状導電体４は、柱状導電体主面４１を有する。柱状導電体主面４１は、封止樹脂部６から露出し、主面１１１と同じ側を向く。本実施形態においては、柱状導電体主面４１と封止樹脂部主面６３とは、面一である。
電極パッド５１は、柱状導電体４の柱状導電体主面４１に接するように形成されている。電極パッド５１は、電子素子７１に導通している。電極パッド５１は、たとえば柱状導電体主面４１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、電極パッド５１は矩形状である。また、厚さ方向視において、柱状導電体４は、主面側連絡部３８１および封止樹脂部主面６３の少なくとも一部ずつに重なる。本実施形態においては、電極パッド５１は、厚さ方向視において、柱状導電体４のすべてを内包している。
次に、電子装置Ａ２の作用について説明する。
本実施形態によれば、基板１の主面１１１に対して封止樹脂部６および柱状導電体４が突出した形態となっている。素子配置用凹部１４は、電子素子７１の保護や製造の便宜からその深さ等が制限されやすい。一方、電子素子７１の大きさによらず、電子装置Ａ２全体の大きさ（特に厚さ方向寸法）について、使用者から様々な要請がある。このような要請に対し、封止樹脂部６および柱状導電体４の厚さ方向寸法を変更することにより、素子配置用凹部１４の大きさや電子素子７１の配置態様を変更することなく、電子装置Ａ２全体の厚さ方向寸法をより自由に設定することができる。
複数の電子装置Ａ２を一括して製造する場合、封止樹脂部６は、広い面積を有するものとして一時的に形成される。この際、封止樹脂部６の一部ずつが複数の素子配置用凹部１４に入り込んだ格好となる。このため、封止樹脂部６が基板１に対してずれる挙動を示した場合に、この挙動を抑えこむことができる。また、この抑止力は基板１から付与することが可能であるため、電子素子７１を実装するはんだ３３１に不要な応力を生じさせなくて済むという利点がある。また、電子装置Ａ２においても、封止樹脂部６が基板１に対してずれたり剥離したりすることを防止可能である。
柱状導電体４の柱状導電体主面４１と封止樹脂部６の封止樹脂部主面６３とが面一であることにより、電極パッド５１を適切に形成することができる。
本実施形態においては、素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１，Ａ２ 電子装置
１ 基板
１１１ 主面
１１２ 裏面
１４ 素子配置用凹部
１４２ 素子配置用凹部底面
１４１ 素子配置用凹部側面
２ 絶縁層
２１ 凹部内面絶縁部
２２ 主面側絶縁部
２４ 裏面側絶縁部
３ 導電層
３１ シード層
３２ メッキ層
３３ 素子配置用凹部パッド
３３１ はんだ
３８１ 主面側連絡部
３８２ 凹部側面連絡部
７１ 電子素子
４ 柱状導電体
４１ 柱状導電体主面
５１ 電極パッド
６ 封止樹脂部
６３ 封止樹脂部主面
６４ 貫通孔
６７ レジスト層
６８ 貫通孔

Claims (22)

  1. 厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
    前記基板に配置された電子素子と、
    前記電子素子に導通する導電層と、を備え、
    前記基板には、前記厚さ方向において前記主面側を向く素子配置用凹部底面を有し且つ前記主面から凹む素子配置用凹部が形成されており、
    前記素子配置用凹部底面には、前記電子素子が配置されており、
    前記導電層は、前記主面に形成された主面側連絡部を含んでおり、
    前記素子配置用凹部の少なくとも一部を埋めるとともに、前記主面の少なくとも一部を覆う封止樹脂部を備えており、
    前記導電層の前記主面側連絡部に導通し、且つ前記封止樹脂部から前記主面が向く側に露出する柱状導電体を備え、
    前記封止樹脂部は、前記電子素子のすべてを覆っており、
    前記電子素子は、前記主面よりも前記主面が向く側に突出する部位を有しており、
    前記柱状導電体は、前記厚さ方向視において、前記電子素子を避けた位置に設けられていることを特徴とする、電子装置。
  2. 前記柱状導電体は、前記封止樹脂部から露出し、且つ前記主面と同じ側を向く柱状導電体主面を有する、請求項１に記載の電子装置。
  3. 前記封止樹脂部は、前記主面と同じ側を向く封止樹脂部主面を有しており、
    前記柱状導電体主面と前記封止樹脂部主面とは、面一である、請求項２に記載の電子装置。
  4. 前記封止樹脂部は、前記素子配置用凹部のすべてを埋めている、請求項３に記載の電子装置。
  5. 前記封止樹脂部は、前記主面の前記厚さ方向視外縁のすべてに到達している、請求項４に記載の電子装置。
  6. 前記柱状導電体は、金属からなる、請求項１ないし５のいずれかに記載の電子装置。
  7. 前記柱状導電体は、Ｃｕからなる、請求項６に記載の電子装置。
  8. 前記柱状導電体は、メッキにより形成されている、請求項６または７に記載の電子装置。
  9. 前記柱状導電体に対して前記主面とは反対側から接する電極パッドを備える、請求項１ないし８のいずれかに記載の電子装置。
  10. 前記電極パッドは、前記厚さ方向視において前記柱状導電体および前記封止樹脂部の少なくとも一部ずつに重なる、請求項９に記載の電子装置。
  11. 前記電極パッドは、前記厚さ方向視において、前記柱状導電体のすべてを内包している、請求項１０に記載の電子装置。
  12. 前記導電層は、前記素子配置用凹部底面に形成され、且つ前記電子素子の配置に用いられる素子配置用凹部パッドを含む、請求項１ないし１１のいずれかに記載の電子装置。
  13. 前記素子配置用凹部は、前記素子配置用凹部底面から起立する素子配置用凹部側面を有する、請求項１２に記載の電子装置。
  14. 前記導電層は、前記素子配置用凹部側面に形成された凹部側面連絡部を含む、請求項１３に記載の電子装置。
  15. 前記素子配置用凹部側面は、前記素子配置用凹部底面に繋がっている、請求項１４に記載の電子装置。
  16. 前記素子配置用凹部側面は、前記主面に繋がっている、請求項１５に記載の電子装置。
  17. 前記凹部側面連絡部と前記主面側連絡部とは、互いに繋がっている、請求項１６に記載の電子装置。
  18. 前記基板は、半導体材料の単結晶よりなる、請求項１３ないし１７のいずれかに記載の電子装置。
  19. 前記半導体材料は、Ｓｉである、請求項１８に記載の電子装置。
  20. 前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、請求項１９に記載の電子装置。
  21. 前記主面は、（１００）面である、請求項２０に記載の電子装置。
  22. 前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である、請求項２１に記載の電子装置。
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