JP5606243B2 - 半導体装置の製造方法 - Google Patents

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知子 高橋
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Description

本発明は、半導体装置に関し、特に、支持板上に載置された半導体素子を樹脂封止する構造を有する半導体装置及びその製造方法に関する。
従来の樹脂封止構造を有する半導体装置の製造方法としては、支持板に個片化した半導体素子を載置した後、各半導体素子上と支持板上とに絶縁性樹脂を塗布して絶縁層を形成し、半導体素子の回路面上に形成された電極部上の樹脂を除去して開口部を形成するという方法が用いられてきた。
このような従来の半導体装置の製造方法の一例として、特許文献１を示す。特許文献１には、複数の個片化されたダイをベースに接着した後、ベース上の複数のダイ間を絶縁性樹脂等からなる第１材料層によって充填し、複数のダイ上及び第１材料層上に第２の材料層を形成し、複数のダイの電極パッド上の第２材料層を部分的にエッチングして開口を形成する例が記載されている。
特開２００５−１６７１９１号公報
しかしながら、このような製造方法によると、絶縁性樹脂を塗布する製造工程における熱的ストレスによって、支持板と半導体素子との接着面においてＣＴＥ（熱膨張率）の差から支持板の反りが発生し、その後に絶縁性樹脂の上に形成される配線接続部の開口位置精度が低下するという問題があった。また、近年の半導体素子サイズの縮小化に伴い、半導体素子回路面上に電極部を露出する微細な開口を形成するためには、個片化された半導体素子を支持板に載置する際に高度なマウント精度が要求されるようになり、かかる開口形成の困難性によって半導体装置製造の歩留まりが低下するという問題もあった。
本発明は、上記課題に鑑みてなされたものであり、支持板の反りによる影響を軽減して開口位置精度を向上させ、開口形成時に要求される高度な半導体素子のマウント精度を必要としない半導体装置の製造方法を実現し、半導体装置製造における歩留まりを向上させることを目的としたものである。
本発明の一実施形態に係る半導体装置は、支持板と、支持板上に載置され、複数の第１電極が形成された回路素子面を有する半導体素子と、半導体素子の回路素子面を被覆し、複数の第１電極を露出する複数の第１開口を有する第１絶縁層と、支持板の上部と第１絶縁層が形成された半導体素子の側部とを被覆する第２絶縁層と、第１絶縁層及び第２絶縁層の上部に接して形成され、複数の第１電極と電気的に接続される配線層とを備えることを特徴とする。
また、本発明の一実施形態に係る半導体装置は、配線層の上に形成され、配線層の一部を露出する複数の第２開口を有する第３絶縁層を備えてもよい。
また、本発明の一実施形態に係る半導体装置の製造方法は、複数の第１電極を含む回路素子面を各々有する複数の半導体素子を半導体基板上に形成し、複数の半導体素子が形成された半導体基板上に第１絶縁層を形成し、第１絶縁層の一部を除去して複数の半導体素子の複数の第１電極を露出する複数の第１開口を形成し、半導体基板を切断して複数の半導体素子を個片化し、個片化した複数の半導体素子の回路素子面を上にして、複数の半導体素子を支持板上に載置し、複数の半導体素子の各側部と支持板上とを被覆する第２絶縁層を形成し、第１絶縁層及び前記第２絶縁層の上部に接して複数の半導体素子の複数の第１電極と電気的に接続される配線層を形成すること、を含むことを特徴とする。
また、本発明の一実施形態に係る半導体装置の製造方法は、配線層の上部に第３絶縁層を形成し、第３絶縁層の一部を除去して前記配線層の一部である複数の第２電極を露出する複数の第２開口を形成し、第３絶縁層に形成した複数の第２開口に複数の第２電極と電気的に接続する複数の外部接続用電極を形成し、支持板を切断して複数の半導体素子を個片化すること、を含む方法であってもよい。
また、本発明の一実施形態に係る積層型半導体装置は、半導体装置上に形成され、配線層の一部又は複数の第２電極を露出する複数の第３開口を有する第４絶縁層と、第４絶縁層を介して前記半導体装置上に積層される他の半導体装置と、第４絶縁層の複数の第３開口内に形成され、半導体装置の配線層又は複数の第２電極部と他の半導体装置の配線層とを電気的に接続する複数の導電層と、半導体装置と第４絶縁層との間に形成され、少なくとも半導体装置の上面の一部を被覆する金属層と、を備えることを特徴とする。
また、本発明の一実施形態に係る積層型半導体装置は、半導体装置と、半導体装置上に形成され、配線層の一部又は複数の第２電極を露出する複数の第３開口を有する第４絶縁層と、第４絶縁層を介して半導体装置上に積層される他の半導体装置と、第４絶縁層の複数の第３開口内に形成され、半導体装置の配線層又は複数の第２電極部と他の半導体装置の配線層とを電気的に接続する複数の導電層と、を備えるものであってもよい。
本発明によれば、樹脂封止構造を有する半導体装置において、製造工程における熱的ストレスを低減し、支持板の反りの影響を軽減して高精度の開口を可能とし、かつ開口形成のための高度な半導体素子のマウント精度が不要となることによって半導体装置の製造過程における歩留まりを向上させることができる。
（Ａ）は本発明の実施形態１に係る半導体装置の概略構成を示す平面図であり、（Ｂ）は図１（Ａ）のＡ―Ａ´線における断面図である。 （Ａ）は本発明の実施形態２に係る半導体装置の概略構成を示す平面図であり、（Ｂ）は図２（Ａ）のＢ―Ｂ´線における断面図である。 （Ａ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ａ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｂ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｂ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｃ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｃ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｄ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｄ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｅ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｅ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｆ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｆ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｇ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｇ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｈ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｈ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｉ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｉ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 （Ｊ−１）は本発明に係る半導体装置の製造工程を示す断面図であり，（Ｊ−２）は本発明に係る半導体装置の製造工程を示す平面図である。 は本発明の実施形態３に係る半導体装置の概略構成を示す断面図である。 （Ａ）は本発明の実施形態４に係る半導体装置の断面図であり、（Ｂ）は本発明の実施形態５に係る半導体装置の断面図であり、（Ｃ）は本発明の実施形態６に係る半導体装置の断面図である。
以下、本発明の実施形態を、図面を参照しつつ説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
（実施形態１）
実施形態１に係る本発明の半導体装置について図面を参照して説明する。
［半導体装置の構成］
図１（Ａ）及び図１（Ｂ）は実施形態１に係る半導体装置１００の概略構成を示す図である。図１（Ｂ）は半導体装置１００の概略構成を示す平面図、図１（Ａ）は図１（Ｂ）に示すＡ−Ａ´線から見た半導体装置１００の断面図である。図１（Ａ）及び図１（Ｂ）において、半導体装置１００は、支持板１と、支持板１上に載置され、複数の第１電極５が形成された回路素子面を有する半導体素子３と、半導体素子３の回路素子面を被覆し、複数の第１電極５を露出する複数の第１開口９を有する第１絶縁層７と、支持板１の上部と第１絶縁層７が形成された半導体素子３の側部とを被覆する第２絶縁層１７と、第１絶縁層７及び第２絶縁層１７の上部に接して形成され、複数の第１電極５と電気的に接続される配線層２０とを備える。
実施形態１に係る半導体装置１００の支持板１は、樹脂又は金属からなるものであってもよい。この支持板１の形状及び大きさは特に制限されない。例えば、支持板１の形状は、矩形又は円形でもよい。支持板１の材料としては、例えば樹脂等の有機系材料や平板加工することができる金属（例えばＳＵＳ、Ｃｕ、Ａｌなど）が適しているが、ガラスやシリコン等を用いてもよい。
実施形態１に係る半導体装置１００の半導体素子３は、その表面に素子回路面を有する。半導体素子３は、例えば厚み５０μｍ程度のものであってもよいが、半導体素子３の厚みは１００μｍ以下とする。半導体素子３は支持板１の上に接着剤（図示せず）等を介して支持板１に固着されている。接着剤の材料としては、例えばエポキシ系のフィルムやペースト剤を用いてもよいが、その他の材料であっても半導体素子３を支持板１に固着することができる材料であれば足りる。
半導体素子３上に形成される第１絶縁層７の材料としては、例えばエポキシ系樹脂、あるいはポリイミド系樹脂等を用いてもよいが、これらに限定するものではなく、半導体素子３上の回路面を保護し絶縁性を有する材料であれば足りる。第１絶縁層７の厚みは５μｍ〜２０μｍ程度であり、例えば１０μｍであってもよい。第１絶縁層７に開口を施すことのできる厚みであれば、２０μｍ以上の厚みを有してもよいが、一般的には第１絶縁層７の厚みは３０μｍ以下である。
半導体素子３の間及び支持板１の上に形成される第２絶縁層１７の高さと第１絶縁層７の高さとの関係については特に問わない。第２絶縁層１７の材料としては第１絶縁層７の材料として列挙した材料を用いてもよい。また、第２絶縁層１７の材料は第１絶縁層７の材料と同一でもよいし、異なる材料を用いてもよい。
配線層２０は、半導体素子３上に形成された複数の第１電極５に電気的に接続されている。配線層２０の材料としては、例えばＣｕ、銀等を用いてもよいが、これらに限定されるものではなく、導電性を有するものであればその他の材料であってもよい。また、半導体素子３の上に形成される配線構造も図１（Ｂ）に示す構造に限定されるものではなく、例えば複数の配線が半導体素子５の上に形成された共通の外部接続端子であるボールランドに接続されるような配線構造であってもよい。
本発明の実施形態１によれば、半導体素子上に第１絶縁層を形成する工程が支持板上では行われないため、支持板上で第１絶縁層と第２絶縁層とを形成する従来の製造方法と比較すると、第１絶縁層形成工程で生じる熱応力の影響を受けず、当該工程においては支持板の反りの影響を軽減できるため、高精度に開口を形成することができる。その結果、半導体素子上の電極部を高密度化して接続ピン数を向上することも可能である。さらに、本発明の実施形態１によれば、半導体素子３上の第１絶縁層７と複数の半導体素子３の間の第２絶縁層１７とを別工程で製造して各絶縁層の高さをコントロールすることによって絶縁層相互の段差による配線の切断等を防止することができ、接続信頼性のある配線層２０を製造することができるという効果を得ることもできる。
（実施形態２）
実施形態２に係る本発明の半導体装置２００について図面を参照して説明する。本発明の実施形態２は、前述の実施形態１に係る半導体装置１００の上に、さらに複数の第２開口１９を有する第３絶縁層２７が形成される例を説明するものである。
図２は実施形態２に係る半導体装置２００の概略構成を示す断面図である。なお、実施形態２に係る半導体装置２００は、複数の第２開口１９を有する第３絶縁層２７が形成されることに特徴があり、その他の構成は実施形態１において説明した構成と同様であるため、その他の構成に関する説明は省略する。
図２（Ａ）に示すように、実施形態２に係る半導体装置２００は、配線層２０の上に複数の第２開口１９を有する第３絶縁層２７が形成されることを特徴とする。第３絶縁層２７の材料は第１絶縁層７の材料として列挙した材料を用いてもよい。また、第３絶縁層１７の材料は第１絶縁層７の材料又は第２絶縁層１７の材料と全て同一でもよいし、一部のみが同一でもよいし、それぞれ異なる材料を用いてもよい。
その他の構成及び製造方法は実施形態１と同様である。本発明の実施形態２によれば、第３絶縁層２７によって配線層２０が保護されると共に、外部電極を確保することが可能となり、半導体装置と外部装置との接続が可能になるという効果を得ることができる。
（実施形態３）
実施形態３に係る本発明の半導体装置３００の構造及び製造方法について図面を参照して説明する。本発明の実施形態３は、前述の実施形態２に係る半導体装置２００において、第２電極１５を露出する複数の第２開口１９を有する第３絶縁層２７の上に外部接続用電極３０が形成され、さらに個々の半導体装置３００に個片化された例を説明するものである。
図３Ｊ（Ｊ―１）及び図３Ｊ（Ｊ―２）は実施形態３に係る半導体装置３００の概略構成を示す断面図及び平面図である。なお、実施形態３に係る半導体装置３００は、前述の実施形態２に係る半導体装置２００において、第２電極を露出する複数の第２開口を有する第３絶縁層２７の上に外部接続用電極３０が形成され、さらに個々の半導体装置に個片化されることに特徴があり、その他の構成は実施形態２において説明した構成と同様であるため、その他の構成に関する説明は省略する。
図３Ｊ（Ｊ―１）に示すように、実施形態３に係る半導体装置３００は、前述の実施形態２に係る半導体装置２００において、第２電極１５（図３Ｈ（Ｈ―１）参照）を露出する複数の第２開口１９を有する第３絶縁層２７の上に外部接続用電極３０が形成され、さらに個々の半導体装置３００に個片化されることを特徴とする。外部接続用電極３０の材料は、図３Ｉ（Ｉ−１）及び図３Ｉ（Ｉ−２）に示すような半田ボールであってもよいが、これに限定されるものではなく、導電性の構造物であって第２電極１５と電気的に接続される構造物であれば他の形状あるいは材料からなるものであってもよい。
［半導体装置の製造方法］
実施形態３にかかる半導体装置３００の製造方法を図面を参照しながら説明する。図３Ａ（Ａ−１）から図３Ｊ（Ｊ−２）に、それぞれ実施形態３にかかる本発明の半導体装置３００の各製造過程を示す。なお、実施形態３に係る半導体装置３００を製造する過程において本件発明の実施形態１及び実施形態２に係る半導体装置１００、２００をそれぞれ製造するため、合わせて実施形態１及び実施形態２に係る半導体装置を製造する方法についてもここで説明する。
まず、図３Ａ（Ａ−１）に示すように、シリコン又は化合物半導体等からなる半導体回路及び複数の第１電極５が形成された半導体基板１３（半導体ウェハ）の上面全体に、第１絶縁層７の材料となる樹脂等を塗布する。樹脂等を塗布する方法は、例えばスピンコート法、印刷法、インクジェット法、ディスペンス法などを用いてもよいが、これらの方法に限定するものではなく、第１絶縁層７が一定の厚みを有するようにコントロールできる方法であれば他の塗布方法であってもよい。次に図３Ｂ（Ｂ−１）に示すように、半導体基板１３上面に塗布された第１絶縁層７のうち、複数の第１電極５上部のみを除去することによって、複数の第１開口９を形成する。このような第１開口９を有する第１絶縁層７の生成方法としては、例えば、感光性の樹脂を複数の第１電極５上を含む半導体基板１３上面全体に塗布した後、フォトリソグラフィ技術を用いて複数の第１電極５上を部分的に露光して開口する方法を用いてもよい。もっとも、第１の絶縁層７を半導体基板１３上面全体に形成した後に複数の第１開口９を形成する方法はこのようなフォトリソグラフィ技術による方法に限られるものではなく、第１絶縁層７上に開口を形成することができる方法であれば他の方法であってもよい。
図３Ａ（Ａ−１）及び図３Ｂ（Ｂ−１）には、最初に第１絶縁層７を複数の第１電極５上を含む半導体基板１３上面全体に塗布した後、第１電極５上を露出する複数の第１開口９を形成する製造工程を図示しているが、複数の第１開口９を有する第１絶縁層７の形成方法は、このような製造工程に限定されるものではない。他の第１開口９の形成方法としては、例えば、第１絶縁層７を半導体基板１３上に生成する際に、予め複数の第１電極５上部を除いた半導体基板１３上面にのみ第１絶縁層７の材料となる樹脂等を塗布し、その後、複数の第１電極５上部を除いた半導体基板１３上面に塗布された樹脂等をポストベークして複数の第１電極５上に複数の第１開口９を有する第１絶縁層７を生成してもよい。
図３Ｃ（Ｃ−１）及び図３Ｃ（Ｃ−２）に示すように、半導体基板１３上に複数の第１開口９を有する第１絶縁層７を形成した後に、個々の半導体素子３ごとに半導体基板１３をダイサー又はスライサーを用いて個片化する。
次に、図３Ｄ（Ｄ−１）及び図３Ｄ（Ｄ−２）に示すように、個片化した半導体素子３を支持板１上に搭載する。個片化した半導体素子３は、支持板１上に接着剤等を介してほぼ等間隔に固着される。
そして、図３Ｅ（Ｅ−１）及び図３Ｅ（Ｅ−２）に示すように、支持板１上に載置された複数の半導体素子３の間を充填し、支持板１上面を覆う第２絶縁層１７を形成する。第２絶縁層１７の形成方法は、例えばスピンコート法、印刷法、インクジェット法、ディスペンス法などを用いてもよいが、これらの方法に限定するものではなく、第２絶縁層１７が一定の厚みを有するようにコントロールできる方法であれば他の塗布方法であってもよい。また、第２絶縁層１７の製造方法は前記第１絶縁層７の製造方法と同様の方法であってもよいし、異なる方法であってもよい。
更に、図３Ｆ（Ｆ−１）及び図３Ｆ（Ｆ−２）に示すように、第１絶縁層７及び第２絶縁層１７の上部並びに複数の第１電極５上に配線層２０が形成される。この配線層２０は、例えばメッキ、印刷、あるいはインクジェット方法によって形成されてもよい。配線層２０は半導体素子３上の複数の第１電極５と電気的に接続される。以上の製造工程によって、実施形態１に係る本発明の半導体装置１００が形成される。
次に、図３Ｇ（Ｇ−１）及び図３Ｇ（Ｇ−２）に示すように、配線層２０上を含む支持板１の上面全体に第３絶縁層２７の材料となる樹脂等を塗布する。樹脂等を塗布する方法は、例えばスピンコート法、印刷法、インクジェット法、ディスペンス法などを用いてもよいが、これらの方法に限定するものではなく、第３絶縁層２７が一定の厚みを有するようにコントロールできる方法であれば他の塗布方法であってもよい。次に図３Ｈ（Ｈ−１）に示すように、配線層２０を含む支持板１上面に塗布された第３絶縁層２７のうち、前記配線層２０の一部である複数の第２電極１５上部のみを除去することによって、複数の第２開口１９を形成する。このような第２開口１９を有する第３絶縁層２７の生成方法としては、例えば、感光性の樹脂を配線層２０上を含む支持板１上面全体に塗布した後、フォトリソグラフィ技術を用いて複数の第２電極１５上を部分的に露光して開口する方法を用いてもよい。もっとも、第３絶縁層２７を配線層２０を含む支持板１上面全体に形成した後に複数の第２開口１９を形成する方法は、このようなフォトリソグラフィ技術による方法に限られるものではなく、第３絶縁層２７上に開口を形成することができる方法であれば他の方法であってもよい。以上の製造工程によって、実施形態２に係る本発明の半導体装置２００が形成される。
さらに、図３Ｉ（Ｉ−１）及び図３Ｉ（Ｉ−２）に示すように、第３絶縁層２７上の複数の第２開口１９によって露出される複数の第２電極１５上に、それぞれ外部接続用電極３０を形成してもよい。外部接続用電極３０は、図３Ｉ（Ｉ−１）及び図３Ｉ（Ｉ−２）に示すような半田ボールであってもよいが、これに限定されるものではなく、導電性を有する構造物であって第２電極１５と電気的に接続するものであれば他の形状あるいは材料からなるものであってもよい。外部接続用電極３０は、例えば溶接法、メッキ法、印刷用等によって第２電極１５上に形成される。
次に、図３Ｊ（Ｊ−１）及び図３Ｊ（Ｊ−２）に示すように、支持板１上で一括して形成された複数の半導体素子３ごとに、それぞれダイサーあるいはスライサーを用いて切断し、個々の半導体装置を製造する。半導体素子３を切断する間隔は０．１ｍｍから０．５ｍｍ程度が一般的であるがこれに限られない。これらの製造過程によって、実施形態３に係る本発明の半導体装置３００が製造される。
（実施形態４）
実施形態４に係る本発明の半導体装置４００について図面を参照して説明する。本発明の実施形態４は、前述の実施形態３に係る半導体装置３００において、外部接続用電極４０が導電性構造物からなる構成例を説明するものである。
図４は実施形態４に係る半導体装置４０１０の概略構成を示す断面図である。なお、実施形態４に係る半導体装置４００は、外部接続用電極４０が導電性構造物からなることに特徴があり、その他の構成は実施形態３において説明した構成と同様であるため、その他の構成や半導体装置４００の製造方法等に関する図示及び説明は省略する。
図４に示すように、実施形態４に係る半導体装置４００は、外部接続用電極４０が導電性構造物からなることを特徴とする。本発明に係る半導体装置に配置される外部接続用電極４０の形状は、図３Ｉや図３Ｈに示すような半田ボール３０に限定されるものではなく、図４に示すような円柱形の構造物４０であってもよい。また、外部接続用電極４０の形状は、他にも柱状、球状、突起形状、針形状等であってもよい。さらに、外部接続用電極４０の配置位置は、外部接続用電極４０が配線層２０の一部である第２電極１５と電気的に接続している限り、図４に示すように配線層２０の上部であってもよい。
本発明の実施形態４によれば、外部接続用電極４０として導電性構造物を用いることで、電極相互間の電気的な接続性が向上した半導体装置を得ることができる。
（実施形態５）
実施形態５に係る本発明の半導体装置５００について図面を参照して説明する。実施形態５に係る本発明の半導体装置５００は、前述の実施形態１から４に係る半導体装置を複数個並列に配置することにより、複数の半導体素子３を搭載可能なマルチチップ構造の半導体装置を説明するものである。
図５（Ａ）は実施形態５に係る半導体装置５００の概略構成を示す図である。なお、実施形態５に係る半導体装置５００は、実施形態１から４に係る半導体装置を複数個並列に配置することに特徴があり、その他の構成は実施形態１から４において説明した構成と同様であるため、その他の構成や半導体装置の製造方法に関する説明は省略する。
図５（Ａ）に示すように、実施形態５に係る半導体装置には少なくとも１つの半導体素子３が搭載されている。図４には、半導体素子３と並んで他の半導体装置１３が搭載されている例を図示しているが、実施形態５に係る半導体装置の構造はこれに限られるものではなく、例えば他の半導体素子１３の代わりに半導体素子以外の電子部品や電極等の構造物を形成したものであってもよい。
本発明の実施形態５によれば、複数の部品を並列に具備するマルチチップ構造の半導体装置を得ることができる。
（実施形態６）
実施形態６に係る本発明の積層型半導体装置６００について図面を参照して説明する。本発明の実施形態６は、前述の実施形態１から４に係る半導体装置を複数個積層して配置することにより、複数の半導体素子を搭載可能な構造の立体・積層型の半導体装置を説明するものである。なお、実施形態６に係る積層型半導体装置６００は、実施形態１から４に係る半導体装置を複数個積層して配置することにより、複数の半導体素子を搭載可能な構造の立体・積層型の半導体装置とすることに特徴があり、その他の構成は実施形態１から４において説明した構成と同様であるため、その他の構成や半導体装置６００の製造方法等に関する図示及び説明は省略する。
図５（Ｂ）に示すように、実施形態６に係る積層型半導体装置６００には少なくとも１つの半導体素子３が搭載されている。具体的な積層構造につて説明する。まず、実施形態１に係る半導体装置１００の上に第４絶縁層３７が形成され、さらに第４絶縁層３７には第２電極１５又は配線層２０の他の一部を露出する複数の第３開口２９が形成されている。なお、この複数の第３開口２９を有する第４絶縁層３７の製造方法としては、第１、第３絶縁層７、２７と同様に、予め第３開口２９部分以外にのみ第４絶縁層３７の材料となる樹脂等を塗布した後、ポストベークして複数の第３開口２９を有する第４絶縁層３７を形成してもよいし、あるいは第３開口２９部を含む半導体装置の上面全体に第４絶縁層３７の材料を塗布した後、第３開口２９上の第４絶縁層３７のみを部分的に除去して複数の第３開口２９を形成してもよい。また、第４絶縁層３７の材料としては第１乃至第３絶縁層２７の材料として列挙したものを用いてもよい。さらに、第１乃至第４絶縁層７、３７の各材料は、全て同一でもよいし、一部のみ同一でもよいし、それぞれ異なるものであってもよい。
次に、第４絶縁層３７の上に他の半導体装置１３が載置され、第３開口２９内の第２電極１５又は配線層２０の他の一部に電気的に接続される導電層５０が形成されており、導電層５０は他の半導体装置上の電極と電気的に接続されている。また、他の半導体装置１３と第４絶縁層３７との間は樹脂封止されている。この導電層５０を製造する方法としては、例えばスルーホールメッキ等のメッキ法を用いることができる。
図５（Ｂ）には、半導体素子３の上に他の半導体装置１３が積層されている例を図示しているが、実施形態６に係る積層型半導体装置の構造はこれに限られるものではなく、例えば他の半導体素子１３の代わりに半導体素子以外の電子部品を積層してもよい。
本発明の実施形態５によれば、複数の部品を積層して具備する積層構造の半導体装置を得ることができ、実装面積を縮小化することができる。
（実施形態７）
実施形態７に係る本発明の積層型半導体装置７００について図面を参照して説明する。本発明の実施形態７は、前述の実施形態６に係る積層型半導体装置において、半導体素子３と絶縁層４との間に金属層６０を備える例を説明するものである。なお、実施形態７に係る積層型半導体装置７００は、実施形態６に係る積層型半導体装置において、半導体素子３と第４絶縁層３７との間に金属層６０を備えることに特徴があり、その他の構成は実施形態６において説明した構成と同様であるため、その他の構成や積層型半導体装置７００の製造方法等に関する図示及び説明は省略する。
図５（Ｃ）に示すように、実施形態７に係る半導体装置７００には少なくとも１つの半導体素子３が搭載されている。具体的な積層構造につて説明する。まず、実施形態１に係る半導体装置１００の上に第４絶縁層３７が形成され、さらに第４絶縁層３７には第２電極１５又は配線層２０の他の一部を露出する複数の第３開口２９が形成されている点は実施形態６と同様である。
次に、第３絶縁層２７の上に、半導体装置３の上面の少なくとも一部を被覆する金属層６０が形成される。その上に他の半導体装置１３が載置され、第３開口２９内の第２電極１５あるいは配線層２０の他の一部と電気的に接続する導電層５０が形成される。この導電層５０は他の半導体装置上の電極と電気的に接続されている。また、他の半導体装置１３の上面及び金属層６０と、第３絶縁層２７との間は樹脂封止されている。
図５（Ｃ）には、半導体素子３の上に金属層６０を介して他の半導体装置１３が積層されている例を図示しているが、実施形態７に係る積層型半導体装置の構造はこれに限られるものではなく、例えば他の半導体素子１３の代わりに半導体素子以外の電子部品を積層してもよい。
本発明の実施形態７によれば、複数の部品を積層して具備する積層構造の半導体装置を得ることができる。さらに、封止樹脂内部に金属層６０が具備されることによって、半導体素子３から発生する熱を効果的に外部に放熱することができるので、優れた放熱特性を有する積層型半導体装置を得ることができる。また、金属層６０を半導体装置に接続するいずれかの電極と電気的に接続するように形成することによって、金属層６０にグラウンド機能を持たせることができ、ノイズ防止効果を有する半導体装置を得ることができる。
本発明の一実施形態に係る半導体装置は、第２絶縁層の高さは第１絶縁層の高さ以下であってもよい。
また、本発明の一実施形態に係る半導体装置の製造方法は、第２絶縁層の高さは第１絶縁層の高さ以下であってもよい。
１００、２００、３００、４００、５００…半導体装置、１…支持板、３…半導体素子、１３…半導体基板、５…第１電極、７…第１絶縁層、９…第１開口、１７…第２絶縁層、２０…配線層、２７…第３絶縁層、１５…第２電極、１９…第２開口、３０、４０…外部接続用電極、６００、７００…積層型半導体装置、２３…他の半導体装置、３７…第４絶縁層、２９…第３開口、５０…導電層、６０…金属層

Claims (2)

  1. 複数の第１電極を含む回路素子面を各々有する複数の半導体素子を半導体基板上に形成し、
    前記複数の半導体素子が形成された半導体基板の上面全体に樹脂からなる絶縁層材料を塗布することによって第１絶縁層を形成し、
    前記第１絶縁層の一部を除去して前記複数の半導体素子の前記複数の第１電極を露出し、前記第１絶縁層の厚みに相当する段差を有する複数の第１開口をそれぞれ形成した後に、
    前記半導体基板を切断して前記複数の半導体素子を個片化し、
    個片化した前記複数の半導体素子の前記回路素子面を上にして、前記複数の半導体素子を支持板上に載置し、
    前記複数の半導体素子の各側部と前記支持板上とを被覆する第２絶縁層を形成し、
    前記第１絶縁層及び前記第２絶縁層の上部に接して、前記複数の半導体素子の前記複数の第１電極上及び前記段差の側面部に延在する、前記第１開口を介して電気的に接続される複数の配線からなる第１配線層を形成すること、を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１配線層の上部に第３絶縁層を形成し、
    前記第３絶縁層の一部を除去して前記配線層の一部である複数の第２電極を露出する複数の第２開口を形成し、
    前記第３絶縁層に形成した前記複数の第２開口に前記複数の第２電極と電気的に接続する複数の外部接続用電極を形成し、
    前記支持板を切断して前記複数の半導体素子を個片化すること、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
CN105280567B (zh) * 2014-06-19 2018-12-28 株式会社吉帝伟士 半导体封装件及其制造方法
CN110729255A (zh) * 2019-08-08 2020-01-24 厦门云天半导体科技有限公司 一种键合墙体扇出器件的三维封装结构和方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
JPH05259208A (ja) 1992-03-10 1993-10-08 Fujitsu Ltd 半導体装置及びその製造方法
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH08111495A (ja) 1994-10-07 1996-04-30 Fujitsu Ltd 半導体装置及びその製造方法
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JP2806357B2 (ja) * 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
DE10010461A1 (de) 2000-03-03 2001-09-13 Infineon Technologies Ag Vorrichtung zum Verpacken elektronischer Bauteile mittels Spritzgußtechnik
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
DE10129388B4 (de) 2001-06-20 2008-01-10 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils
DE10137184B4 (de) 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
DE10158563C1 (de) 2001-11-29 2003-07-17 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelementmoduls
US6506632B1 (en) * 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
DE10235332A1 (de) 2002-08-01 2004-02-19 Infineon Technologies Ag Mehrlagiger Schaltungsträger und Herstellung desselben
JP3888267B2 (ja) * 2002-08-30 2007-02-28 カシオ計算機株式会社 半導体装置およびその製造方法
WO2004015771A2 (en) 2002-08-09 2004-02-19 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
DE10240461A1 (de) 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
DE10250538B4 (de) 2002-10-29 2008-02-21 Infineon Technologies Ag Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
DE10251527B4 (de) 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
DE10255844B3 (de) 2002-11-29 2004-07-15 Infineon Technologies Ag Verfahren zur Herstellung einer integrierten Schaltung mit einer Umverdrahtungseinrichtung und entsprechende integrierte Schaltung
DE10333841B4 (de) 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10340129B4 (de) 2003-08-28 2006-07-13 Infineon Technologies Ag Elektronisches Modul mit Steckkontakten und Verfahren zur Herstellung desselben
US7459781B2 (en) 2003-12-03 2008-12-02 Wen-Kun Yang Fan out type wafer level package structure and method of the same
DE102004049356B4 (de) 2004-10-08 2006-06-29 Infineon Technologies Ag Halbleitermodul mit einem internen Halbleiterchipstapel und Verfahren zur Herstellung desselben
US7238602B2 (en) * 2004-10-26 2007-07-03 Advanced Chip Engineering Technology Inc. Chip-size package structure and method of the same
JP2006203079A (ja) * 2005-01-21 2006-08-03 Sharp Corp 半導体装置および半導体装置の製造方法
US7183652B2 (en) 2005-04-27 2007-02-27 Infineon Technologies Ag Electronic component and electronic configuration
DE102005045767B4 (de) 2005-09-23 2012-03-29 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Kunststoffgehäusemasse
DE102006005994A1 (de) 2006-02-08 2007-08-16 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip und Verfahren zur Herstellung derartiger Halbleiterbauteile
TW200805595A (en) 2006-07-07 2008-01-16 Advanced Chip Eng Tech Inc Fan out type wafer level package structure and method of the same
DE102006037118B3 (de) 2006-08-07 2008-03-13 Infineon Technologies Ag Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben

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