JPH08111495A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08111495A JPH08111495A JP24435694A JP24435694A JPH08111495A JP H08111495 A JPH08111495 A JP H08111495A JP 24435694 A JP24435694 A JP 24435694A JP 24435694 A JP24435694 A JP 24435694A JP H08111495 A JPH08111495 A JP H08111495A
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- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体チップとリードフレームとの
間に基板が介在される半導体装置及びその製造方法に関
し、高性能化、ファインピッチ化、低コスト化を図るこ
とを目的とする。 【構成】 少なくともパターン２４及び第２の絶縁層２
５が形成された単層の基板３０上に、半導体チップ３１
が搭載され、リードフレーム２６におけるインナリード
２７の短リード２７ａをパターン２４に接続固定される
と共に、長リード２７ｂを第２の絶縁層２５上に位置さ
せる。そして、半導体チップ３１の電極パッド３１ａ
と、長リード２７ｂ，パターン２４及び導電領域２２ａ
とをワイヤ３２によりボンディングが行われてなる構成
とする。
間に基板が介在される半導体装置及びその製造方法に関
し、高性能化、ファインピッチ化、低コスト化を図るこ
とを目的とする。 【構成】 少なくともパターン２４及び第２の絶縁層２
５が形成された単層の基板３０上に、半導体チップ３１
が搭載され、リードフレーム２６におけるインナリード
２７の短リード２７ａをパターン２４に接続固定される
と共に、長リード２７ｂを第２の絶縁層２５上に位置さ
せる。そして、半導体チップ３１の電極パッド３１ａ
と、長リード２７ｂ，パターン２４及び導電領域２２ａ
とをワイヤ３２によりボンディングが行われてなる構成
とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップとリード
フレームとの間に基板が介在される半導体装置及びその
製造方法に関する。近年、半導体装置に関して、高機能
化と低価格化が要求されている。機能は集積規模で決定
され、価格は素子面積で決定されるもので、高機能化と
低価格化は相反するものとなるが、両立させることが望
まれている。
フレームとの間に基板が介在される半導体装置及びその
製造方法に関する。近年、半導体装置に関して、高機能
化と低価格化が要求されている。機能は集積規模で決定
され、価格は素子面積で決定されるもので、高機能化と
低価格化は相反するものとなるが、両立させることが望
まれている。
【０００２】
【従来の技術】図８に、従来の半導体装置の内部構成図
を示す。図８（Ａ）に示す半導体装置１１A は、リード
フレーム１２のステージ１３上に半導体チップ１４が搭
載され、半導体チップ１４上に形成された電極パッド
（図示せず）とインナリード１５との間でワイヤ１６に
より電気的接続が行われる。この場合のインナリード１
５のピッチは、リードフレーム１２の製造精度等により
約１８０μm である。
を示す。図８（Ａ）に示す半導体装置１１A は、リード
フレーム１２のステージ１３上に半導体チップ１４が搭
載され、半導体チップ１４上に形成された電極パッド
（図示せず）とインナリード１５との間でワイヤ１６に
より電気的接続が行われる。この場合のインナリード１
５のピッチは、リードフレーム１２の製造精度等により
約１８０μm である。
【０００３】すなわち、インナリード１５の先端を半導
体チップ１４に近づけた場合にピッチによってリードピ
ン数が決定され、距離が長くなるほどピン数を増大でき
るが、その分ワイヤ１６の長さが長くなることでインダ
クタンスが増大して電気的特性を低下させることにな
る。続いて、図８（Ｂ）に示す半導体装置１１B は、半
導体チップ１４とワイヤボンディングされるパターン１
７が形成された基板１８上に当該半導体チップ１４が搭
載され、パターン１７と半導体チップ１４上の電極パッ
ドとワイヤ１６により電気的接続が行われると共に、パ
ターン１７にリードフレーム１２のインナリード１５が
接続固定される。
体チップ１４に近づけた場合にピッチによってリードピ
ン数が決定され、距離が長くなるほどピン数を増大でき
るが、その分ワイヤ１６の長さが長くなることでインダ
クタンスが増大して電気的特性を低下させることにな
る。続いて、図８（Ｂ）に示す半導体装置１１B は、半
導体チップ１４とワイヤボンディングされるパターン１
７が形成された基板１８上に当該半導体チップ１４が搭
載され、パターン１７と半導体チップ１４上の電極パッ
ドとワイヤ１６により電気的接続が行われると共に、パ
ターン１７にリードフレーム１２のインナリード１５が
接続固定される。
【０００４】基板１８上のパターン１７は、例えばフォ
トエッチングにより形成されるもので、約１４０μm の
ピッチでパターン１７を形成することができる。これに
よりリードのファインピッチ化が可能となって、同一大
きさの半導体チップ１４で高機能化（電極パッドの増
加）、ひいては低コスト化を図ることができるものであ
る。
トエッチングにより形成されるもので、約１４０μm の
ピッチでパターン１７を形成することができる。これに
よりリードのファインピッチ化が可能となって、同一大
きさの半導体チップ１４で高機能化（電極パッドの増
加）、ひいては低コスト化を図ることができるものであ
る。
【０００５】さらに、図８（Ｃ）に示す半導体装置１１
ｃは、所定のビア１９ａ及び導電層１９ｂが形成された
多層基板１９上に導体パターン１７ａが形成され、パタ
ーン１７ａ上に絶縁層２０を介して導体パターン１７ｂ
が形成される。この場合、絶縁層２０には必要に応じて
パターン１７ａ，１７ｂを接続させるビア２０ａが形成
される。また、パターン１７ｂ上にリードフレーム１２
のインナリード１５が接続固定される。
ｃは、所定のビア１９ａ及び導電層１９ｂが形成された
多層基板１９上に導体パターン１７ａが形成され、パタ
ーン１７ａ上に絶縁層２０を介して導体パターン１７ｂ
が形成される。この場合、絶縁層２０には必要に応じて
パターン１７ａ，１７ｂを接続させるビア２０ａが形成
される。また、パターン１７ｂ上にリードフレーム１２
のインナリード１５が接続固定される。
【０００６】そして、基板１２上に半導体チップ１４が
搭載され、ワイヤ１６により、当該半導体チップ１４上
の電極パッドとパターン１７ａ，１７ｂとで電気的接続
が行われる。図８（Ｃ）に示す半導体装置１１ｃは、２
層の基板１９を用いたもので（３層以上の場合もあ
る）、平面的にみた場合に各層のパターン１７ａ，１７
ｂ間のピッチが図８（Ｂ）に比べて半分（約８０μm ）
とすることができる。
搭載され、ワイヤ１６により、当該半導体チップ１４上
の電極パッドとパターン１７ａ，１７ｂとで電気的接続
が行われる。図８（Ｃ）に示す半導体装置１１ｃは、２
層の基板１９を用いたもので（３層以上の場合もあ
る）、平面的にみた場合に各層のパターン１７ａ，１７
ｂ間のピッチが図８（Ｂ）に比べて半分（約８０μm ）
とすることができる。
【０００７】すなわち、図８（Ｂ），（Ｃ）に示す半導
体装置１１B ，１１C は、ワイヤボンディングを行うパ
ターン１７，１７ａ，１７ｂをインナリード１５よりも
微細なピッチで実現することができるもので、特に図８
（Ｃ）に示すように多層の基板１９を用いることで電源
層と接地層を分離して電気的特性を改善することができ
ると共に、基板１９に高熱伝導性の材料を用いたり、基
板１９上に金属板を貼着することで、熱特性をも改善す
ることができる。
体装置１１B ，１１C は、ワイヤボンディングを行うパ
ターン１７，１７ａ，１７ｂをインナリード１５よりも
微細なピッチで実現することができるもので、特に図８
（Ｃ）に示すように多層の基板１９を用いることで電源
層と接地層を分離して電気的特性を改善することができ
ると共に、基板１９に高熱伝導性の材料を用いたり、基
板１９上に金属板を貼着することで、熱特性をも改善す
ることができる。
【０００８】ところで、一般に半導体装置（上述の半導
体装置１１A 〜１１C も同様）の価格は、半導体チップ
１４の占める割合が大きく、半導体チップ１４は素子面
積が大きくなるにつれて高価格となる。半導体チップ１
４の素子面積は電極パッド数、集積度（集積規模）で決
定される。また、半導体装置の価値（機能）は主に集積
規模で決定され、上記素子面積とでコスト・パフォーマ
ンスが決定される。従って、より高いコスト・パフォー
マンスを得るためには半導体チップの製造プロセス・ル
ールをより微細化して素子面積を縮小する必要がある
が、素子面積は縮小するにつれて電極パッド数で決定さ
れる。
体装置１１A 〜１１C も同様）の価格は、半導体チップ
１４の占める割合が大きく、半導体チップ１４は素子面
積が大きくなるにつれて高価格となる。半導体チップ１
４の素子面積は電極パッド数、集積度（集積規模）で決
定される。また、半導体装置の価値（機能）は主に集積
規模で決定され、上記素子面積とでコスト・パフォーマ
ンスが決定される。従って、より高いコスト・パフォー
マンスを得るためには半導体チップの製造プロセス・ル
ールをより微細化して素子面積を縮小する必要がある
が、素子面積は縮小するにつれて電極パッド数で決定さ
れる。
【０００９】一方、ワイヤボンディングによる半導体チ
ップを搭載する半導体装置は、素子搭載最小面積がイン
ナリードの先端のピッチとワイヤ長で決定されるが、図
８（Ｂ），（Ｃ）に示すように基板１８，１９を用いる
ことでワイヤボンディング位置のパターンピッチを縮小
することができ、ワイヤを長くせずにファインピッチ化
することができると共に、コスト・パフォーマンスを高
くすることができる。
ップを搭載する半導体装置は、素子搭載最小面積がイン
ナリードの先端のピッチとワイヤ長で決定されるが、図
８（Ｂ），（Ｃ）に示すように基板１８，１９を用いる
ことでワイヤボンディング位置のパターンピッチを縮小
することができ、ワイヤを長くせずにファインピッチ化
することができると共に、コスト・パフォーマンスを高
くすることができる。
【００１０】さらに、一般に半導体装置の性能は、主に
熱特性と電気的特性とが重要であり、熱特性は放熱効率
が高いことが望まれ、電気的特性はワイヤ長の短縮及び
電源系（電源、接地の強化）による耐ノイズ性の向上が
望まれる。
熱特性と電気的特性とが重要であり、熱特性は放熱効率
が高いことが望まれ、電気的特性はワイヤ長の短縮及び
電源系（電源、接地の強化）による耐ノイズ性の向上が
望まれる。
【００１１】
【発明が解決しようとする課題】しかし、図８（Ａ），
（Ｂ）に示す半導体装置１１A ，１１B は、図８（Ｃ）
に示す半導体装置１１ｃに比べて低コストでファインピ
ッチ化を図ることができないという問題があり、半導体
装置１１B は電気特性面で電源層、接地層の何れか一方
のみしか強化することができないという問題がある。
（Ｂ）に示す半導体装置１１A ，１１B は、図８（Ｃ）
に示す半導体装置１１ｃに比べて低コストでファインピ
ッチ化を図ることができないという問題があり、半導体
装置１１B は電気特性面で電源層、接地層の何れか一方
のみしか強化することができないという問題がある。
【００１２】また、図８（Ｃ）に示す半導体装置１１ｃ
は、基板１９が多層であることから、最終的にビアホー
ル等の加工が必要となって基板コストが高く、素子面積
縮小によるコストダウンが相殺される危険性があると共
に、熱特性の改善のために基板１９に金属板を貼着する
ことがコスト高の要因になるという問題がある。そこ
で、本発明は上記課題に鑑みなされたもので、高性能
化、ファインピッチ化、低コスト化を図る半導体装置及
びその製造方法を提供することを目的とする。
は、基板１９が多層であることから、最終的にビアホー
ル等の加工が必要となって基板コストが高く、素子面積
縮小によるコストダウンが相殺される危険性があると共
に、熱特性の改善のために基板１９に金属板を貼着する
ことがコスト高の要因になるという問題がある。そこ
で、本発明は上記課題に鑑みなされたもので、高性能
化、ファインピッチ化、低コスト化を図る半導体装置及
びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、所定数の電極パッドが形成される半
導体チップが搭載され、該電極パッドと周囲に配置され
た導体部とで電気的接続が行われてパッケージングされ
る半導体装置において、ベース上に前記半導体チップを
搭載する搭載領域、並びに前記導体部の一部を構成する
所定数の導電領域及び所定数のパターンが形成されたパ
ターン領域が形成され、該パターン領域上に所定幅の絶
縁層が形成されてなる基板と、前記パッケージング後に
外部に延出する外部リード及び内部に位置される内部リ
ードが形成され、該内部リードのうち先端から前記半導
体チップまでの距離の長い所定数の短リードと距離の短
い所定数の長リードが形成されてなり、該短リードが前
記パターン上に接続されると共に、該長リードが前記絶
縁層上に位置されて前記導体部の一部を構成してなるリ
ードフレームと、を有して半導体装置が構成される。
に、請求項１では、所定数の電極パッドが形成される半
導体チップが搭載され、該電極パッドと周囲に配置され
た導体部とで電気的接続が行われてパッケージングされ
る半導体装置において、ベース上に前記半導体チップを
搭載する搭載領域、並びに前記導体部の一部を構成する
所定数の導電領域及び所定数のパターンが形成されたパ
ターン領域が形成され、該パターン領域上に所定幅の絶
縁層が形成されてなる基板と、前記パッケージング後に
外部に延出する外部リード及び内部に位置される内部リ
ードが形成され、該内部リードのうち先端から前記半導
体チップまでの距離の長い所定数の短リードと距離の短
い所定数の長リードが形成されてなり、該短リードが前
記パターン上に接続されると共に、該長リードが前記絶
縁層上に位置されて前記導体部の一部を構成してなるリ
ードフレームと、を有して半導体装置が構成される。
【００１４】請求項２では、請求項１記載の短リードの
うち、所定の短リードが前記導電領域と同電位の領域に
接続されてなる。請求項３では、請求項１又は２におい
て、前記長リードのうち、同一役割の該長リードの先端
が前記絶縁層上で一体連続状態で形成されてなる。請求
項４では、請求項１記載の基板におけるベースは導電金
属部材で形成され、前記導電領域が該ベースを露出させ
て形成されてなる。
うち、所定の短リードが前記導電領域と同電位の領域に
接続されてなる。請求項３では、請求項１又は２におい
て、前記長リードのうち、同一役割の該長リードの先端
が前記絶縁層上で一体連続状態で形成されてなる。請求
項４では、請求項１記載の基板におけるベースは導電金
属部材で形成され、前記導電領域が該ベースを露出させ
て形成されてなる。
【００１５】請求項５では、請求項１〜４の何れか一項
において、前記電極パッドが前記半導体チップの縁部に
沿って二列に配置され、前記パターン及び前記長リード
に対して対向距離の遠隔同士及び近接同士で異なるルー
プ高さでワイヤボンディングされてなる。請求項６で
は、ベース上に少なくともチップ搭載領域、パターンが
形成されたパターン領域、導電領域及び該パターン領域
上に形成された絶縁層が形成された単層の基板上に、リ
ードフレームにおける内部リードのうち半導体チップに
対して距離の長い所定数の短リードが少なくとも該パタ
ーンに接続固定され、距離の短い所定数の長リードが該
絶縁層上に位置させると共に、所定数の電極パッドが形
成された該半導体チップが搭載される工程と、該電極パ
ッドと、該長リード及び該導電領域との電気的接続を行
う工程と、該基板及び該内部リードを覆うパッケージン
グを行う工程と、前記リードフレームのパッケージング
後に外部に延出される外部リードを所定形状に加工する
工程と、を含んで半導体装置の製造方法が構成される。
において、前記電極パッドが前記半導体チップの縁部に
沿って二列に配置され、前記パターン及び前記長リード
に対して対向距離の遠隔同士及び近接同士で異なるルー
プ高さでワイヤボンディングされてなる。請求項６で
は、ベース上に少なくともチップ搭載領域、パターンが
形成されたパターン領域、導電領域及び該パターン領域
上に形成された絶縁層が形成された単層の基板上に、リ
ードフレームにおける内部リードのうち半導体チップに
対して距離の長い所定数の短リードが少なくとも該パタ
ーンに接続固定され、距離の短い所定数の長リードが該
絶縁層上に位置させると共に、所定数の電極パッドが形
成された該半導体チップが搭載される工程と、該電極パ
ッドと、該長リード及び該導電領域との電気的接続を行
う工程と、該基板及び該内部リードを覆うパッケージン
グを行う工程と、前記リードフレームのパッケージング
後に外部に延出される外部リードを所定形状に加工する
工程と、を含んで半導体装置の製造方法が構成される。
【００１６】
【作用】上述のように請求項１，２及び６の発明では、
基板上に半導体チップが搭載されると共に、短リードを
パターンと接続固定すると共に、長リードを絶縁層上に
位置させて電極パッドと電気的接続を行う。これによ
り、半導体チップと接続を行う長リードとパターンとが
絶縁層で分離されてそれぞれにおいて最小ピッチで形成
可能となり、半導体チップの高性能化に応じて単層の基
板でリードのファインピッチ化を図ることが可能とな
る。
基板上に半導体チップが搭載されると共に、短リードを
パターンと接続固定すると共に、長リードを絶縁層上に
位置させて電極パッドと電気的接続を行う。これによ
り、半導体チップと接続を行う長リードとパターンとが
絶縁層で分離されてそれぞれにおいて最小ピッチで形成
可能となり、半導体チップの高性能化に応じて単層の基
板でリードのファインピッチ化を図ることが可能とな
る。
【００１７】請求項３及び４の発明では、長リードのう
ち同一役割の長リードの先端を絶縁層上で一体連続状態
させ、導電領域を導電金属部材を露出させて形成させ
る。これにより、一体連続部分と導電領域部分で２系統
の電源系を形成させることが可能となり、多層基板と同
等の電気特性、熱特性が低コストで得ることが可能とな
る。
ち同一役割の長リードの先端を絶縁層上で一体連続状態
させ、導電領域を導電金属部材を露出させて形成させ
る。これにより、一体連続部分と導電領域部分で２系統
の電源系を形成させることが可能となり、多層基板と同
等の電気特性、熱特性が低コストで得ることが可能とな
る。
【００１８】請求項５の発明では、半導体チップの電極
パッドを二列配置として長リード及びパターンに対して
対向距離で遠隔同士及び近接同士でループ高さを異なら
せてワイヤボンディングさせる。これにより、ワイヤ接
触を防止して電極パッド及び長リード、パターンの配置
密度が向上されてファインピッチ化が図られ、半導体チ
ップの小型化による高性能、低コスト化を図ることが可
能となる。
パッドを二列配置として長リード及びパターンに対して
対向距離で遠隔同士及び近接同士でループ高さを異なら
せてワイヤボンディングさせる。これにより、ワイヤ接
触を防止して電極パッド及び長リード、パターンの配置
密度が向上されてファインピッチ化が図られ、半導体チ
ップの小型化による高性能、低コスト化を図ることが可
能となる。
【００１９】
【実施例】図１に本発明の第１実施例の断面構成図を示
すと共に、図２に図１の一部切截の内部構成図を示す。
図１及び図２に示す半導体装置２１A は、導電金属部材
である例えばＣｕ（銅）やＡｌ（アルミニウム）等のベ
ース２２上にＰＩ（ポリイミド）等の第１の絶縁層２３
が形成され、チップ搭載領域２３ａの周囲及び該ベース
２２の周辺の所定部分が開口されて該ベース２２の表面
が露出され、導電領域２２ａ，２２ｂが形成される。
すと共に、図２に図１の一部切截の内部構成図を示す。
図１及び図２に示す半導体装置２１A は、導電金属部材
である例えばＣｕ（銅）やＡｌ（アルミニウム）等のベ
ース２２上にＰＩ（ポリイミド）等の第１の絶縁層２３
が形成され、チップ搭載領域２３ａの周囲及び該ベース
２２の周辺の所定部分が開口されて該ベース２２の表面
が露出され、導電領域２２ａ，２２ｂが形成される。
【００２０】また、第１の絶縁層２３における導電領域
２２ａの周囲がパターン領域２３ｂを形成し、このパタ
ーン領域２３ｂ上に所定数のパターン２４がベース２２
の周辺より導電領域２２ａに向けて形成される。このパ
ターン２４上には、当該パターン２４の両端が表出する
ように絶縁層として絶縁フィルム等で第２の絶縁層２５
が形成される。
２２ａの周囲がパターン領域２３ｂを形成し、このパタ
ーン領域２３ｂ上に所定数のパターン２４がベース２２
の周辺より導電領域２２ａに向けて形成される。このパ
ターン２４上には、当該パターン２４の両端が表出する
ように絶縁層として絶縁フィルム等で第２の絶縁層２５
が形成される。
【００２１】これらにより、基板３０が構成される。な
お、長リード２７ｂの先端とパターン２４の先端とでワ
イヤボンディングを行う導体部が構成される。一方、Ｃ
ｕ等で所定のめっき処理がなされたリードフレーム２６
が、後述するパッケージの内部に位置される内部リード
（インナリード）２７及び外部に延出する外部リード
（アウタリード）２８で構成され、インナリード２７の
長さを異ならせて構成される。すなわち、インナリード
２７は、搭載される半導体チップ３１に対して略交互に
距離の長い短リード２７ａと、距離の短い長リード２７
ｂで構成される。
お、長リード２７ｂの先端とパターン２４の先端とでワ
イヤボンディングを行う導体部が構成される。一方、Ｃ
ｕ等で所定のめっき処理がなされたリードフレーム２６
が、後述するパッケージの内部に位置される内部リード
（インナリード）２７及び外部に延出する外部リード
（アウタリード）２８で構成され、インナリード２７の
長さを異ならせて構成される。すなわち、インナリード
２７は、搭載される半導体チップ３１に対して略交互に
距離の長い短リード２７ａと、距離の短い長リード２７
ｂで構成される。
【００２２】このようなリードフレーム２６が、短リー
ド２７ａがパターン２４の縁端と接続固定され、長リー
ド２７ｂが第２の絶縁層２５上に位置される。また、短
リード２７ａのうち、所定の短リード２７ａが導電領域
２２ｂと接続固定される。そこで、第１の絶縁層２３の
チップ搭載領域２３ａ上に半導体チップ３１が搭載さ
れ、半導体チップ３１上には所定数の電極パッド３１ａ
が周縁に沿って一列に配列されて形成されている。
ド２７ａがパターン２４の縁端と接続固定され、長リー
ド２７ｂが第２の絶縁層２５上に位置される。また、短
リード２７ａのうち、所定の短リード２７ａが導電領域
２２ｂと接続固定される。そこで、第１の絶縁層２３の
チップ搭載領域２３ａ上に半導体チップ３１が搭載さ
れ、半導体チップ３１上には所定数の電極パッド３１ａ
が周縁に沿って一列に配列されて形成されている。
【００２３】この半導体チップ３１の電極パッド３１ａ
と、導電領域２２ａ，パターン２４の先端及び長リード
２７ｂとの先端とがそれぞれワイヤ３２によりボンディ
ングされて電気的接続されている。そして、基板３０，
半導体チップ３１，ワイヤ３２を覆うようにエポキシ樹
脂等のモールド樹脂でパッケージ３３が形成される。こ
のパッケージ３３より延出するリードフレーム２６のア
ウタリード２８は、例えば表面実装用にいわゆるガルウ
ィング形状に形成されている。
と、導電領域２２ａ，パターン２４の先端及び長リード
２７ｂとの先端とがそれぞれワイヤ３２によりボンディ
ングされて電気的接続されている。そして、基板３０，
半導体チップ３１，ワイヤ３２を覆うようにエポキシ樹
脂等のモールド樹脂でパッケージ３３が形成される。こ
のパッケージ３３より延出するリードフレーム２６のア
ウタリード２８は、例えば表面実装用にいわゆるガルウ
ィング形状に形成されている。
【００２４】ここで、図３に、本発明の組立工程説明図
を示す。図３において、基板３０の周辺にリードフレー
ム２２を位置させ、各短リード２７ａをパターン２４の
周縁にはんだ等の接着剤又は熱圧着により接続固定し、
所定の短リード２７ａを導電領域２２ｂに同様に接続固
定する。このとき、長リード２７ｂの先端部分は第２の
絶縁層２５上に位置される。また、第１の絶縁層２３の
チップ搭載領域２３ａ上に半導体チップ３１が接着剤等
により搭載される（ステップ（Ｓ）１）。
を示す。図３において、基板３０の周辺にリードフレー
ム２２を位置させ、各短リード２７ａをパターン２４の
周縁にはんだ等の接着剤又は熱圧着により接続固定し、
所定の短リード２７ａを導電領域２２ｂに同様に接続固
定する。このとき、長リード２７ｂの先端部分は第２の
絶縁層２５上に位置される。また、第１の絶縁層２３の
チップ搭載領域２３ａ上に半導体チップ３１が接着剤等
により搭載される（ステップ（Ｓ）１）。
【００２５】続いて、半導体チップ３１の各電極パッド
３１ａと、対応する長リード２７ｂ，パターン２４及び
導電領域２２ａとの間でワイヤ３２によりボンディング
が行われる（Ｓ２）。ボンディング後、樹脂モールドに
よりパッケージ３３が形成され（Ｓ３）、パッケージ３
３より外部に延出するアウタリード２８をガルウィング
形状に折曲加工するものである（Ｓ４）。
３１ａと、対応する長リード２７ｂ，パターン２４及び
導電領域２２ａとの間でワイヤ３２によりボンディング
が行われる（Ｓ２）。ボンディング後、樹脂モールドに
よりパッケージ３３が形成され（Ｓ３）、パッケージ３
３より外部に延出するアウタリード２８をガルウィング
形状に折曲加工するものである（Ｓ４）。
【００２６】また、図４に、図３の基板及びリードフレ
ームの製造説明図を示す。図４（Ａ）に基板の製造説明
図を示し、図４（Ｂ）にリードフレームの製造説明図を
示す。図４（Ａ）において、Ｃｕ，Ａｌ等のベース２２
上にＰＩ等の第１の絶縁層２３が形成され（Ｓ１１）、
第１の絶縁層２３上に、Ｃｕ等の導体層が形成される
（Ｓ１２）。続いて、フォトエッチング等により導体層
でパターン２４を形成し（Ｓ１３）、その後に再びフォ
トエッチング等により第１の絶縁層２３に開口部分を形
成し、ベース２２の表面を露出させて導電領域２２ａ，
２２ｂを形成する（Ｓ１４）。
ームの製造説明図を示す。図４（Ａ）に基板の製造説明
図を示し、図４（Ｂ）にリードフレームの製造説明図を
示す。図４（Ａ）において、Ｃｕ，Ａｌ等のベース２２
上にＰＩ等の第１の絶縁層２３が形成され（Ｓ１１）、
第１の絶縁層２３上に、Ｃｕ等の導体層が形成される
（Ｓ１２）。続いて、フォトエッチング等により導体層
でパターン２４を形成し（Ｓ１３）、その後に再びフォ
トエッチング等により第１の絶縁層２３に開口部分を形
成し、ベース２２の表面を露出させて導電領域２２ａ，
２２ｂを形成する（Ｓ１４）。
【００２７】そして、パターン２４及び第１の絶縁層２
３上に絶縁フィルム等を例えば貼着して第２の絶縁層２
５を形成する（Ｓ１５）。また、図４（Ｂ）において、
金属フレーム上にレジストが塗布され（Ｓ２１）、パタ
ーニングが行われる（Ｓ２２）。パターニングはインナ
リード２７の長さを異ならせ、例えば交互に短リード２
７ａと長リード２７ｂを配置させる。なお、後述の第２
実施例で示すように、長リード２７ｂの同一役割を有す
るものの先端を一体連続させる。
３上に絶縁フィルム等を例えば貼着して第２の絶縁層２
５を形成する（Ｓ１５）。また、図４（Ｂ）において、
金属フレーム上にレジストが塗布され（Ｓ２１）、パタ
ーニングが行われる（Ｓ２２）。パターニングはインナ
リード２７の長さを異ならせ、例えば交互に短リード２
７ａと長リード２７ｂを配置させる。なお、後述の第２
実施例で示すように、長リード２７ｂの同一役割を有す
るものの先端を一体連続させる。
【００２８】パターニング後、エッチング液に浸漬され
（Ｓ２３）、レジスト除去することにより図２に示すよ
うなインナリード２７（アウタリードは図示されていな
い）の形状のものが形成される（Ｓ２４）。そして、Ｓ
ｎ（スズ）等のめっき処理が施されるものである（Ｓ２
５）。このような半導体装置２１A は、図２に示すよう
に、単層の基板３０を用い、また短リード２７ａ及び長
リード２７ｂを形成したリードフレーム２６を用いるこ
とで、２層の基板を使用した場合と同様にパターン２４
のボンディング部分の配列ピッチ及び長リード２７ｂの
ピッチをそれぞれ最小のピッチ（例えば１６０μm ピッ
チ）で形成できるもので、平面的に重ねた状態で全体的
にワイヤボンディングされる導体部が２倍のピッチ（１
６０／２＝８０μm ）で形成された場合と同様になる。
（Ｓ２３）、レジスト除去することにより図２に示すよ
うなインナリード２７（アウタリードは図示されていな
い）の形状のものが形成される（Ｓ２４）。そして、Ｓ
ｎ（スズ）等のめっき処理が施されるものである（Ｓ２
５）。このような半導体装置２１A は、図２に示すよう
に、単層の基板３０を用い、また短リード２７ａ及び長
リード２７ｂを形成したリードフレーム２６を用いるこ
とで、２層の基板を使用した場合と同様にパターン２４
のボンディング部分の配列ピッチ及び長リード２７ｂの
ピッチをそれぞれ最小のピッチ（例えば１６０μm ピッ
チ）で形成できるもので、平面的に重ねた状態で全体的
にワイヤボンディングされる導体部が２倍のピッチ（１
６０／２＝８０μm ）で形成された場合と同様になる。
【００２９】これにより、ファインピッチ化を図ること
ができると共に、多層基板のようにビアを形成する工程
が不要となって低コストを実現することができる。ま
た、ワイヤ３２を長くする必要もないことから電気的特
性の向上（低インピーダンスによる高速化）させること
ができる。さらに、基板３０のベース２２をＡｌ（アル
ミニウム）等で形成することで熱特性を向上させること
ができると共に、熱特性向上のための金属板の貼着工程
が省かれることで低コスト化を図ることができるもので
ある。
ができると共に、多層基板のようにビアを形成する工程
が不要となって低コストを実現することができる。ま
た、ワイヤ３２を長くする必要もないことから電気的特
性の向上（低インピーダンスによる高速化）させること
ができる。さらに、基板３０のベース２２をＡｌ（アル
ミニウム）等で形成することで熱特性を向上させること
ができると共に、熱特性向上のための金属板の貼着工程
が省かれることで低コスト化を図ることができるもので
ある。
【００３０】なお、パッケージ３３の形成するにあたり
樹脂封止の場合を説明したが、気密封止構造であっても
よい。このことは以降で説明する実施例においても同様
である。次に、図５に、第１実施例の他の実施例の説明
図を示す。図５（Ａ）は一部切截の部分構成図であり、
図５（Ｂ）はワイヤボンディング部分の断面図である。
樹脂封止の場合を説明したが、気密封止構造であっても
よい。このことは以降で説明する実施例においても同様
である。次に、図５に、第１実施例の他の実施例の説明
図を示す。図５（Ａ）は一部切截の部分構成図であり、
図５（Ｂ）はワイヤボンディング部分の断面図である。
【００３１】図５（Ａ），（Ｂ）に示す半導体装置２１
B は、半導体チップ３１A で周縁に沿って２列に電極パ
ッド３１ａ1 ，３１ａ2 を配列させ、当該電極パッド３
１ａ 1 ，３１ａ2 とボンディング位置が遠隔同士及び近
接同士で、すなわち、遠くなるほどワイヤ３２のループ
高さを高くさせてワイヤボンディングさせたものであ
る。
B は、半導体チップ３１A で周縁に沿って２列に電極パ
ッド３１ａ1 ，３１ａ2 を配列させ、当該電極パッド３
１ａ 1 ，３１ａ2 とボンディング位置が遠隔同士及び近
接同士で、すなわち、遠くなるほどワイヤ３２のループ
高さを高くさせてワイヤボンディングさせたものであ
る。
【００３２】これによれば、ワイヤ３２間の接触が防止
されるもので、同じ電極パッド数の半導体チップに比べ
て素子面積を縮小させることができ、高性能化、低コス
ト化を図ることができるものである。次に、図６に、本
発明の第２実施例の部分内部構成図を示す。図中、第１
実施例と同一の構成部分には同一の符号を付して説明を
省略する。
されるもので、同じ電極パッド数の半導体チップに比べ
て素子面積を縮小させることができ、高性能化、低コス
ト化を図ることができるものである。次に、図６に、本
発明の第２実施例の部分内部構成図を示す。図中、第１
実施例と同一の構成部分には同一の符号を付して説明を
省略する。
【００３３】図６に示す半導体装置２１ｃは、第２の絶
縁層２５上に位置されるインナリード２７の長リード２
７ｂのうち、同一の役割を有する長リード２７ｂ1 同士
を連結部２７ｂ2 で一体連続状態に形成したもので、他
の構成は図２と同様である。例えば、長リード２７ｂ1
を電源とし、導電領域２２ａ，２２ｂを接地とすること
で、単層の基板３０で２つの電源系の領域を確保するこ
とができる。
縁層２５上に位置されるインナリード２７の長リード２
７ｂのうち、同一の役割を有する長リード２７ｂ1 同士
を連結部２７ｂ2 で一体連続状態に形成したもので、他
の構成は図２と同様である。例えば、長リード２７ｂ1
を電源とし、導電領域２２ａ，２２ｂを接地とすること
で、単層の基板３０で２つの電源系の領域を確保するこ
とができる。
【００３４】これにより、耐ノイズ性が向上され、電気
特性が向上される。勿論、第１実施例のようにファイン
ピッチ化、低コスト化をも図ることができるものであ
る。また、図７に、第２実施例の他の実施例の構成図を
示す。図７（Ａ）は一部切截の部分構成図であり、図７
（Ｂ）はワイヤボンディング部分の断面図である。
特性が向上される。勿論、第１実施例のようにファイン
ピッチ化、低コスト化をも図ることができるものであ
る。また、図７に、第２実施例の他の実施例の構成図を
示す。図７（Ａ）は一部切截の部分構成図であり、図７
（Ｂ）はワイヤボンディング部分の断面図である。
【００３５】図７（Ａ），（Ｂ）に示す半導体装置２１
D は、半導体チップ３１A で周縁に沿って２列に電極パ
ッド３１ａ1 ，３１ａ2 を配列させ、当該電極パッド３
１ａ 1 ，３１ａ2 と長リード２７ｂ，長リード２７ｂ1
の連結部２７ｂ2 ，パターン２４及び導電領域２３ａの
ボンディング位置が遠隔同士及び近接同士で、すなわ
ち、遠くなるほどワイヤ３２のループ高さを高くさせて
ワイヤボンディングさせたものである。
D は、半導体チップ３１A で周縁に沿って２列に電極パ
ッド３１ａ1 ，３１ａ2 を配列させ、当該電極パッド３
１ａ 1 ，３１ａ2 と長リード２７ｂ，長リード２７ｂ1
の連結部２７ｂ2 ，パターン２４及び導電領域２３ａの
ボンディング位置が遠隔同士及び近接同士で、すなわ
ち、遠くなるほどワイヤ３２のループ高さを高くさせて
ワイヤボンディングさせたものである。
【００３６】これによれば、図５と同様に、ワイヤ３２
間の接触が防止されるもので、同じ電極パッド数の半導
体チップに比べて素子面積を縮小させることができ、高
性能化、低コスト化を図ることができるものである。
間の接触が防止されるもので、同じ電極パッド数の半導
体チップに比べて素子面積を縮小させることができ、高
性能化、低コスト化を図ることができるものである。
【００３７】
【発明の効果】以上のように請求項１，２及び６の発明
によれば、基板上に半導体チップが搭載されると共に、
短リードをパターンと接続固定すると共に、長リードを
絶縁層上に位置させて電極パッドと電気的接続を行うこ
とにより、半導体チップと接続を行う長リードとパター
ンとが絶縁層で分離されてそれぞれにおいて最小ピッチ
で形成可能となり、半導体チップの高性能化に応じて単
層の基板でリードのファインピッチ化を図ることができ
る。
によれば、基板上に半導体チップが搭載されると共に、
短リードをパターンと接続固定すると共に、長リードを
絶縁層上に位置させて電極パッドと電気的接続を行うこ
とにより、半導体チップと接続を行う長リードとパター
ンとが絶縁層で分離されてそれぞれにおいて最小ピッチ
で形成可能となり、半導体チップの高性能化に応じて単
層の基板でリードのファインピッチ化を図ることができ
る。
【００３８】請求項３及び４の発明によれば、長リード
のうち同一役割の長リードの先端を絶縁層上で一体連続
状態させ、導電領域を導電金属部材を露出させて形成さ
せることにより、一体連続部分と導電領域部分で２系統
の電源系を形成させることが可能となり、多層基板と同
等の電気特性、熱特性が低コストで得ることができる。
のうち同一役割の長リードの先端を絶縁層上で一体連続
状態させ、導電領域を導電金属部材を露出させて形成さ
せることにより、一体連続部分と導電領域部分で２系統
の電源系を形成させることが可能となり、多層基板と同
等の電気特性、熱特性が低コストで得ることができる。
【００３９】請求項５の発明によれば、半導体チップの
の電極パッドを二列配置として長リード及びパターンに
対して対向距離で遠隔同士及び近接同士でループ高さを
異ならせてワイヤボンディングさせることにより、ワイ
ヤ接触を防止して電極パッド及び長リード、パターンの
配置密度が向上されてファインピッチ化が図られ、半導
体チップの小型化による高性能、低コスト化を図ること
ができる。
の電極パッドを二列配置として長リード及びパターンに
対して対向距離で遠隔同士及び近接同士でループ高さを
異ならせてワイヤボンディングさせることにより、ワイ
ヤ接触を防止して電極パッド及び長リード、パターンの
配置密度が向上されてファインピッチ化が図られ、半導
体チップの小型化による高性能、低コスト化を図ること
ができる。
【図１】本発明の第１実施例の断面構成図である。
【図２】図１の一部切截の内部構成図である。
【図３】本発明の組立工程説明図である。
【図４】図３の基板及びリードフレームの製造説明図で
ある。
ある。
【図５】第１実施例の他の実施例の説明図である。
【図６】本発明の第２実施例の部分内部構成図である。
【図７】第２実施例の他の実施例の説明図である。
【図８】従来の半導体装置の内部構成図である。
２１A 〜２１D 半導体装置 ２２ ベース ２２ａ，２２ｂ 導電領域 ２３ 第１の絶縁層 ２４ パターン ２５ 第２の絶縁層 ２６ リードフレーム ２７ インナリード ２７ａ 短リード ２７ｂ，２７ｂ1 長リード ２７ｂ2 連結部 ２８ アウタリード ３０ 基板 ３１，３１A 半導体チップ ３１ａ 電極パッド ３２ ワイヤ ３３ パッケージ
Claims (6)
- 【請求項１】 所定数の電極パッドが形成される半導体
チップが搭載され、該電極パッドと周囲に配置された導
体部とで電気的接続が行われてパッケージングされる半
導体装置において、 ベース上に前記半導体チップを搭載する搭載領域、並び
に前記導体部の一部を構成する所定数の導電領域及び所
定数のパターンが形成されたパターン領域が形成され、
該パターン領域上に所定幅の絶縁層が形成されてなる基
板と、 前記パッケージング後に外部に延出する外部リード及び
内部に位置される内部リードが形成され、該内部リード
のうち先端から前記半導体チップまでの距離の長い所定
数の短リードと距離の短い所定数の長リードが形成され
てなり、該短リードが前記パターン上に接続されると共
に、該長リードが前記絶縁層上に位置されて前記導体部
の一部を構成してなるリードフレームと、 を有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の短リードのうち、所定の
短リードが前記導電領域と同電位の領域に接続されてな
ることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２において、前記長リード
のうち、同一役割の該長リードの先端が前記絶縁層上で
一体連続状態で形成されてなることを特徴とする半導体
装置。 - 【請求項４】 請求項１記載の基板におけるベースは導
電金属部材で形成され、前記導電領域が該ベースを露出
させて形成されてなることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４の何れか一項において、前
記電極パッドが前記半導体チップの縁部に沿って二列に
配置され、前記パターン及び前記長リードに対して対向
距離の遠隔同士及び近接同士で異なるループ高さでワイ
ヤボンディングされてなることを特徴とする半導体装
置。 - 【請求項６】 ベース上に少なくともチップ搭載領域、
パターンが形成されたパターン領域、導電領域及び該パ
ターン領域上に形成された絶縁層が形成された単層の基
板上に、リードフレームにおける内部リードのうち半導
体チップに対して距離の長い所定数の短リードが少なく
とも該パターンに接続固定され、距離の短い所定数の長
リードが該絶縁層上に位置させると共に、所定数の電極
パッドが形成された該半導体チップが搭載される工程
と、 該電極パッドと、該長リード及び該導電領域との電気的
接続を行う工程と、 該基板及び該内部リードを覆うパッケージングを行う工
程と、 前記リードフレームのパッケージング後に外部に延出さ
れる外部リードを所定形状に加工する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24435694A JPH08111495A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24435694A JPH08111495A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111495A true JPH08111495A (ja) | 1996-04-30 |
Family
ID=17117486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24435694A Withdrawn JPH08111495A (ja) | 1994-10-07 | 1994-10-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8786110B2 (en) | 2010-09-24 | 2014-07-22 | J-Devices Corporation | Semiconductor device and manufacturing method thereof |
| US8901754B2 (en) | 2010-06-22 | 2014-12-02 | J-Devices Corporation | Semiconductor device and manufacturing method thereof |
-
1994
- 1994-10-07 JP JP24435694A patent/JPH08111495A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8901754B2 (en) | 2010-06-22 | 2014-12-02 | J-Devices Corporation | Semiconductor device and manufacturing method thereof |
| US8786110B2 (en) | 2010-09-24 | 2014-07-22 | J-Devices Corporation | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |