KR20160084344A - 반도체 장치 및 그 제조 방법 - Google Patents

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히사카즈 마루타니
야스나리 이와미
도모시게 치카이
도모코 다카하시
오사무 야마가타
신고 미츠기
소코 친
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Abstract

본 발명은, 반도체 소자 상에 형성되는 배선의 접속성의 제품 수율을 향상하고, 지지판에 반도체 소자를 마운트 할 때에 고정밀도가 요구되지 않는 반도체 장치 및 그 제조 방법을 제공한다.
반도체 장치에 대해, 지지판과 지지판 상에 재치되고, 복수의 제1 전극이 형성된 회로 소자면을 갖는 반도체 소자와 반도체 소자의 회로 소자면을 피복하고, 복수의 제1 전극을 노출하는 복수의 제1 개구를 갖는 제1 절연층과, 지지판의 상부와 제1 절연층이 형성된 반도체 소자의 측부를 피복하는 제2 절연층과, 제1 절연층 및 제2 절연층의 상부에 접하여 형성되고, 복수의 제1 전극과 전기적으로 접속되는 배선층을 구비하는 것을 특징으로 한다. 본 발명과 관련되는 반도체 장치의 제조 방법에 의하면, 열적 스트레스에 의한 지지판의 휘어짐을 경감하여 배선의 접속성의 제품 수율을 향상시키고, 개구 형성시에 요구되는 고도의 반도체 소자의 마운트 정밀도가 불필요해지는 반도체 장치를 제조할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치에 관한 것으로, 특히 지지판 상에 재치(裁置)된 반도체 소자를 수지 봉지(封止)하는 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 수지 봉지 구조를 갖는 반도체 장치의 제조 방법으로는, 지지판에 개편(個片)화 한 반도체 소자를 재치한 후, 각 반도체 소자 상과 지지판 상에 절연성 수지를 도포하여 절연층을 형성하고, 반도체 소자의 회로면 상에 형성된 전극부 상의 수지를 제거하여 개구부를 형성하는 방법이 이용되어 왔다.
이러한 종래의 반도체 장치의 제조 방법의 일례로서, 특허 문헌 1을 예시한다. 특허 문헌 1에는, 복수의 개편화 된 다이를 베이스로 접착한 후, 베이스 상의 복수의 다이 사이를 절연성 수지 등으로 구성되는 제1 재료층에 의해 충전하고, 복수의 다이 상 및 제1 재료층 상에 제2 재료층을 형성하고, 복수의 다이의 전극 패드 상의 제2 재료층을 부분적으로 에칭하여 개구를 형성하는 예가 기재되어 있다.
특허 문헌 1 : 일본특허공개 2005-167191호 공보
하지만, 이러한 제조 방법에 의하면, 절연성 수지를 도포하는 제조 공정에서의 열적 스트레스에 의해, 지지판과 반도체 소자와의 접착면에서 CTE(열팽창율)의 차이로 인한 지지판의 휘어짐이 발생하고, 그 후에 절연성 수지 상에 형성되는 배선 접속부의 개구 위치 정밀도가 저하하는 문제가 있었다. 또한, 근래의 반도체 소자 사이즈의 축소화에 동반하여, 반도체 소자 회로면 상에 전극부를 노출하는 미세한 개구를 형성하기 위해서는, 개편화 된 반도체 소자를 지지판에 재치할 때에 고도의 마운트 정밀도가 요구되고, 이러한 개구 형성의 곤란성에 의해 반도체 장치 제조의 제품 수율이 저하한다고 하는 문제도 있었다.
본 발명은, 상기 과제를 고려하여 이루어진 것으로, 지지판의 휘어짐에 의한 영향을 경감하여 개구 위치 정밀도를 향상시키고, 개구 형성시에 요구되는 고도의 반도체 소자의 마운트 정밀도를 필요로 하지 않는 반도체 장치의 제조 방법을 실현하고, 반도체 장치 제조에서의 제품 수율을 향상시키는 것을 목적으로 한다.
본 발명의 일실시 형태와 관련되는 반도체 장치는, 지지판과, 지지판 상에 재치되고, 복수의 제1 전극이 형성된 회로 소자면을 갖는 반도체 소자와, 반도체 소자의 회로 소자면을 피복하고, 복수의 제1 전극을 노출하는 복수의 제1 개구를 갖는 제1 절연층과, 지지판의 상부와 제1 절연층이 형성된 반도체 소자의 측부를 피복하는 제2 절연층과, 제1 절연층 및 제2 절연층의 상부에 접하여 형성되고, 복수의 제1 전극과 전기적으로 접속되는 배선층을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일실시 형태와 관련되는 반도체 장치는, 배선층 상에 형성되고, 배선층의 일부를 노출하는 복수의 제2 개구를 갖는 제3 절연층을 구비하여도 무방하다.
또한, 본 발명의 일실시 형태와 관련되는 반도체 장치의 제조 방법은, 복수의 제1 전극을 포함한 회로 소자면을 각각 갖는 복수의 반도체 소자를 반도체 기판 상에 형성하고, 복수의 반도체 소자가 형성된 반도체 기판 상에 제1 절연층을 형성하고, 제1 절연층의 일부를 제거하여 복수의 반도체 소자의 복수의 제1 전극을 노출하는 복수의 제1 개구를 형성하고, 반도체 기판을 절단하여 복수의 반도체 소자를 개편화하고, 개편화 한 복수의 반도체 소자의 회로 소자면을 위로 하고, 복수의 반도체 소자를 지지판 상에 재치하고, 복수의 반도체 소자의 각 측부와 지지판 상을 피복하는 제2 절연층을 형성하고, 제1 절연층 및 상기 제 2 절연층의 상부에 접하여 복수의 반도체 소자의 복수의 제1 전극과 전기적으로 접속되는 배선층을 형성하는 것을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일실시 형태와 관련되는 반도체 장치의 제조 방법은, 배선층의 상부에 제3 절연층을 형성하고, 제3 절연층의 일부를 제거하여 상기 배선층의 일부인 복수의 제2 전극을 노출하는 복수의 제2 개구를 형성하고, 제3 절연층에 형성한 복수의 제2 개구에 복수의 제2 전극과 전기적으로 접속하는 복수의 외부 접속용 전극을 형성하고, 지지판을 절단하여 복수의 반도체 소자를 개편화하는 것을 포함한 방법이라도 무방하다.
또한, 본 발명의 일실시 형태와 관련되는 적층형 반도체 장치는, 반도체 장치 상에 형성되고, 배선층의 일부 또는 복수의 제2 전극을 노출하는 복수의 제3 개구를 갖는 제4 절연층과, 제4 절연층을 통해 상기 반도체 장치 상에 적층되는 다른 반도체 장치와, 제4 절연층의 복수의 제3 개구 내에 형성되고, 반도체 장치의 배선층 또는 복수의 제2 전극부와 다른 반도체 장치의 배선층을 전기적으로 접속하는 복수의 도전층과, 반도체 장치와 제4 절연층과의 사이에 형성되고, 적어도 반도체 장치의 상면의 일부를 피복하는 금속층을 구비하는 것을 특징으로 한다.
또한, 본 발명의 일실시 형태와 관련되는 적층형 반도체 장치는, 반도체 장치와, 반도체 장치 상에 형성되고, 배선층의 일부 또는 복수의 제2 전극을 노출하는 복수의 제3 개구를 갖는 제4 절연층과, 제4 절연층을 통해 반도체 장치 상에 적층되는 다른 반도체 장치와, 제4 절연층의 복수의 제3 개구 내에 형성되고, 반도체 장치의 배선층 또는 복수의 제2 전극부와 다른 반도체 장치의 배선층을 전기적으로 접속하는 복수의 도전층을 구비하는 것이라도 무방하다.
본 발명에 의하면, 수지 봉지 구조를 갖는 반도체 장치에서, 제조 공정에서의 열적 스트레스를 저감하고, 지지판의 휘어짐의 영향을 경감하여 고정밀도의 개구를 가능하게 하고, 또한 개구 형성을 위한 고도의 반도체 소자의 마운트 정밀도가 불필요해지는 것에 의해 반도체 장치의 제조 과정에서의 제품 수율을 향상시킬 수 있다.
도 1에서, (A)는 본 발명의 실시 형태 1과 관련되는 반도체 장치의 개략 구성을 나타내는 평면도이고, (B)는 도 1(A)의 A-A'선에서의 단면도이다.
도 2에서, (A)는 본 발명의 실시 형태 2와 관련되는 반도체 장치의 개략 구성을 나타내는 평면도이고, (B)는 도 2(A)의 B-B'선에서의 단면도이다.
도 3A에서, (A-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (A-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3B에서, (B-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (B-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3C에서 (C-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (C-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3D에서, (D-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (D-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3E에서, (E-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (E-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3F에서, (F-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (F-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3G에서, (G-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (G-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3H에서, (H-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (H-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3I에서, (I-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (I-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 3J에서, (J-1)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 단면도이고, (J-2)는 본 발명과 관련되는 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 4는 본 발명의 실시 형태 3과 관련되는 반도체 장치의 개략 구성을 나타내는 단면도이다.
도 5에서, (A)는 본 발명의 실시 형태 4와 관련되는 반도체 장치의 단면도이고, (B)는 본 발명의 실시 형태 5와 관련되는 반도체 장치의 단면도이며, (C)는 본 발명의 실시 형태 6과 관련되는 반도체 장치의 단면도이다.
이하, 본 발명의 실시 형태를, 도면을 참조하면서 설명한다. 또한, 실시 형태에서, 동일 구성 요소에는 동일 부호를 부여하고, 실시 형태의 사이에서 중복 하는 설명은 생략한다.
(실시 형태 1)
실시 형태 1과 관련되는 본 발명의 반도체 장치에 대해 도면을 참조하여 설명한다.
[반도체 장치의 구성]
도 1(A) 및 도 1(B)는 실시 형태 1과 관련되는 반도체 장치(100)의 개략 구성을 나타내는 도면이다. 도 1(B)는 반도체 장치(100)의 개략 구성을 나타내는 평면도, 도 1(A)는 도 1(B)에 나타내는 A-A'선으로부터 본 반도체 장치(100)의 단면도이다. 도 1(A) 및 도 1(B)에서, 반도체 장치(100)는, 지지판(1)과, 지지판(1) 상에 재치되고, 복수의 제1 전극(5)이 형성된 회로 소자면을 갖는 반도체 소자(3)와, 반도체 소자(3)의 회로 소자면을 피복하고, 복수의 제1 전극(5)을 노출하는 복수의 제1 개구(9)를 갖는 제1 절연층(7)과, 지지판(1)의 상부와 제1 절연층(7)이 형성된 반도체 소자(3)의 측부를 피복하는 제2 절연층(17)과, 제1 절연층(7) 및 제2 절연층(17)의 상부에 접하여 형성되고, 복수의 제1 전극(5)과 전기적으로 접속되는 배선층(20)을 구비한다.
실시 형태 1과 관련되는 반도체 장치(100)의 지지판(1)은, 수지 또는 금속으로 구성되는 것이라도 무방하다. 이 지지판(1)의 형상 및 크기는 특별히 제한되지 않는다. 예컨대, 지지판(1)의 형상은, 구형 또는 원형이라도 무방하다. 지지판(1)의 재료로서는, 예컨대 수지 등의 유기계 재료나 평판 가공할 수 있는 금속(예컨대 SUS, Cu, Al등)이 적합하지만, 유리나 실리콘 등을 이용하여도 무방하다.
실시 형태 1과 관련되는 반도체 장치(100)의 반도체 소자(3)는, 그 표면에 소자 회로면을 갖는다. 반도체 소자(3)는, 예컨대 두께 50 ㎛ 정도의 것이라도 무방하지만, 반도체 소자(3)의 두께는 100 ㎛ 이하로 한다. 반도체 소자(3)는 지지판(1) 상에 접착제(도시하지 않음) 등을 통해 지지판(1)에 고착되고 있다. 접착제의 재료로서는, 예컨대 엑폭시계의 필름이나 페이스트 재료를 이용하여도 무방하지만, 그 외의 재료이라도 반도체 소자(3)를 지지판(1)에 고착할 수 있는 재료이라면 충분하다.
반도체 소자(3) 상에 형성되는 제1 절연층(7)의 재료로서는, 예컨대 엑폭시계 수지, 또는 폴리이미드계 수지 등을 이용하여 무방하지만, 이들에 한정하는 것은 아니고, 반도체 소자(3) 상의 회로면을 보호하여 절연성을 갖는 재료이면 충분하다. 제1 절연층(7)의 두께는 5㎛~20㎛ 정도이고, 예컨대 10㎛이라도 무방하다. 제1 절연층(7)에 개구를 시행할 수 있는 두께이면, 20㎛ 이상의 두께를 가져도 무방하지만, 일반적으로는 제1 절연층(7)의 두께는 30 ㎛ 이하이다.
반도체 소자(3)의 사이 및 지지판(1) 상에 형성되는 제2 절연층(17)의 높이와 제1 절연층(7)의 높이와의 관계에 대해서는 특별히 상관하지 않는다. 제2 절연층(17)의 재료로서는 제1 절연층(7)의 재료로서 열거한 재료를 이용하여도 무방하다. 또한, 제2 절연층(17)의 재료는 제1 절연층(7)의 재료와 동일하여도 무방하고, 다른 재료를 이용하여도 무방하다.
배선층(20)은, 반도체 소자(3) 상에 형성된 복수의 제1 전극(5)에 전기적으로 접속되고 있다. 배선층(20)의 재료로서는, 예컨대 Cu, 은 등을 이용하여도 무방하지만, 이들로 한정되는 것은 아니고, 도전성을 갖는 것이면 그 외의 재료이라도 무방하다. 또한, 반도체 소자(3) 상에 형성되는 배선 구조도 도 1(B)에 나타내는 구조로 한정되는 것은 아니고, 예컨대 복수의 배선이 반도체 소자(3) 상에 형성된 공통의 외부 접속 단자인 볼 랜드에 접속되도록 하는 배선 구조이라도 무방하다.
본 발명의 실시 형태 1에 의하면, 반도체 소자 상에 제1 절연층을 형성하는 공정이 지지판 상에서는 시행되지 않기 때문에, 지지판 상에서 제1 절연층과 제2 절연층을 형성하는 종래의 제조 방법과 비교하면, 제1 절연층 형성 공정에서 발생하는 열응력의 영향을 받지 않고, 해당 공정에서는 지지판의 휘어짐의 영향을 경감할 수 있기 때문에, 고정밀도로 개구를 형성할 수 있다. 그 결과, 반도체 소자 상의 전극부를 고밀도화하여 접속 핀수를 향상하는 것도 가능하다. 게다가 본 발명의 실시 형태 1에 의하면, 반도체 소자(3) 상의 제1 절연층(7)과 복수의 반도체 소자(3) 사이의 제2 절연층(17)을 별도 공정으로 제조하여 각 절연층의 높이를 컨트롤 하는 것에 의해 절연층 상호의 단차에 의한 배선의 절단 등을 방지할 수 있고, 접속 신뢰성이 있는 배선층(20)을 제조할 수 있는 효과를 얻을 수 있다.
(실시 형태 2)
실시 형태 2와 관련되는 본 발명의 반도체 장치(200)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 2는, 상술의 실시 형태 1과 관련되는 반도체 장치(100) 상에, 복수의 제2 개구(19)를 더 갖는 제3 절연층(27)이 형성되는 예를 설명하는 것이다.
도 2는 실시 형태 2와 관련되는 반도체 장치(200)의 개략 구성을 나타내는 단면도이다. 또한, 실시 형태 2와 관련되는 반도체 장치(200)는, 복수의 제2 개구(19)를 갖는 제3 절연층(27)이 형성되는 것에 특징이 있고, 그 외의 구성은 실시 형태 1에서 설명한 구성과 동일하기 때문에, 그 외의 구성에 관한 설명은 생략한다.
도 2(A)에 도시한 바와 같이, 실시 형태 2와 관련되는 반도체 장치(200)는, 배선층(20) 상에 복수의 제2 개구(19)를 갖는 제3 절연층(27)이 형성되는 것을 특징으로 한다. 제3 절연층(27)의 재료는 제1 절연층(7)의 재료로서 열거한 재료를 이용하여도 무방하다. 또한, 제3 절연층(27)의 재료는 제1 절연층(7)의 재료 또는 제2 절연층(17)의 재료와 모두 동일하여도 무방하고, 일부 만이 동일하여도 무방하며, 각각 다른 재료를 이용하여도 무방하다.
그 외의 구성 및 제조 방법은 실시 형태 1과 동일하다. 본 발명의 실시 형태 2에 의하면, 제3 절연층(27)에 의해 배선층(20)이 보호됨과 동시에, 외부 전극을 확보하는 것이 가능해지고, 반도체 장치와 외부 장치와의 접속이 가능하게 된다고 하는 효과를 얻을 수 있다.
(실시 형태 3)
실시 형태 3과 관련되는 본 발명의 반도체 장치(300)의 구조 및 제조 방법에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 3은, 상술의 실시 형태 2와 관련되는 반도체 장치(200)에서, 제2 전극(15)을 노출하는 복수의 제2 개구(19)를 갖는 제3 절연층(27) 상에 외부 접속용 전극(30)이 형성되고, 더욱이 각각의 반도체 장치(300)에 개편화 된 예를 설명하는 것이다.
도 3J(J-1) 및 도 3J(J-2)는 실시 형태 3과 관련되는 반도체 장치(300)의 개략 구성을 나타내는 단면도 및 평면도이다. 또한, 실시 형태 3과 관련되는 반도체 장치(300)는, 상술의 실시 형태 2와 관련되는 반도체 장치(200)에서, 제2 전극을 노출하는 복수의 제2 개구를 갖는 제3 절연층(27) 상에 외부 접속용 전극(30)이 형성되고, 게다가 각각의 반도체 장치에 개편화 되는 것에 특징이 있고, 그 외의 구성은 실시 형태 2에서 설명한 구성과 동일하기 때문에, 그 외의 구성에 관한 설명은 생략한다.
도 3J(J-1)에 도시한 바와 같이, 실시 형태 3과 관련되는 반도체 장치(300)는, 상술의 실시 형태 2와 관련되는 반도체 장치(200)에서, 제2 전극(15)(도 3H(H-1) 참조)을 노출하는 복수의 제2 개구(19)를 갖는 제3 절연층(27) 상에 외부 접속용 전극(30)이 형성되고, 게다가 각각의 반도체 장치(300)에 개편화 되는 것을 특징으로 한다. 외부 접속용 전극(30)의 재료는, 도 3I(I-1) 및 도 3I(I-2)에 나타내는 것 같은 땜납 볼이라도 무방하지만, 이에 한정되는 것은 아니고, 도전성의 구조물이고 제2 전극(15)에 전기적으로 접속되는 구조물이면 다른 형상 또는 재료로 구성되는 것이라도 무방하다.
[반도체 장치의 제조 방법]
실시 형태 3과 관계되는 반도체 장치(300)의 제조 방법을 도면을 참조하면서 설명한다. 도 3A(A-1)로부터 도 3J(J-2)에, 각각 실시 형태 3에 관한 본 발명의 반도체 장치(300)의 각 제조 과정을 도시한다. 또한, 실시 형태 3과 관련되는 반도체 장치(300)을 제조하는 과정에서 본건 발명의 실시 형태 1 및 실시 형태 2와 관련되는 반도체 장치(100, 200)를 각각 제조하기 때문에, 이를 조합하여 실시 형태 1 및 실시 형태 2와 관련되는 반도체 장치를 제조하는 방법에 대해서도 여기서 설명한다.
우선, 도 3A(A-1)에 도시한 바와 같이, 실리콘 또는 화합물 반도체 등으로 구성되는 반도체 회로 및 복수의 제1 전극(5)이 형성된 반도체 기판(13)(반도체 웨이퍼)의 상면 전체에, 제1 절연층(7)의 재료가 되는 수지 등을 도포한다. 수지 등을 도포하는 방법은, 예컨대 스핀 코트법, 인쇄법, 잉크젯법, 투여법 등을 이용하여도 무방하지만, 이러한 방법으로 한정하는 것은 아니고, 제1 절연층(7)이 일정한 두께를 가지도록 컨트롤 할 수 있는 방법이면 다른 도포 방법이라도 무방하다. 다음으로 도 3B(B-1)에 도시한 바와 같이, 반도체 기판(13) 상면에 도포된 제1 절연층(7) 중, 복수의 제1 전극(5) 상부 만을 제거하는 것에 의해, 복수의 제1 개구(9)를 형성한다. 이러한 제1 개구(9)를 갖는 제1 절연층(7)의 생성 방법으로서는, 예컨대 감광성의 수지를 복수의 제1 전극(5) 위를 포함한 반도체 기판(13) 상면 전체에 도포한 후, 포토리소그래피 기술을 이용하여 복수의 제1 전극(5) 위를 부분적으로 노광하여 개구하는 방법을 이용하여도 무방하다. 무엇보다, 제1 절연층(7)을 반도체 기판(13) 상면 전체에 형성한 후에 복수의 제1 개구(9)를 형성하는 방법은 이러한 포토리소그래피 기술에 의한 방법으로 한정되는 것은 아니고, 제1 절연층(7) 상에 개구를 형성할 수 있는 방법이면 다른 방법이라도 무방하다.
도 3A(A-1) 및 도 3B(B-1)에는, 최초로 제1 절연층(7)을 복수의 제1 전극(5) 위를 포함한 반도체 기판(13) 상면 전체에 도포한 후, 제1 전극(5) 위를 노출하는 복수의 제1 개구(9)를 형성하는 제조 공정을 도시하고 있지만, 복수의 제1 개구(9)를 갖는 제1 절연층(7)의 형성 방법은, 이러한 제조 공정으로 한정되는 것은 아니다. 다른 제1 개구(9)의 형성 방법으로는, 예컨대 제1 절연층(7)을 반도체 기판(13) 상에 생성할 때에, 미리 복수의 제1 전극(5) 상부를 제외한 반도체 기판(13) 상면에만 제1 절연층(7)의 재료가 되는 수지 등을 도포하고, 그 후 복수의 제1 전극(5) 상부를 제외한 반도체 기판(13) 상면에 도포된 수지 등을 포스트베이크(post bake)하여 복수의 제1 전극(5) 상에 복수의 제1 개구(9)를 갖는 제1 절연층(7)을 생성하여도 무방하다.
도 3C(C-1) 및 도 3C(C-2)에 도시한 바와 같이, 반도체 기판(13) 상에 복수의 제1 개구(9)를 갖는 제1 절연층(7)을 형성한 후에, 각각의 반도체 소자(3) 마다 반도체 기판(13)을 다이서(dicer) 또는 슬라이서(slicer)를 이용하여 개편화 한다.
다음으로, 도 3D(D-1) 및 도 3D(D-2)에 도시한 바와 같이, 개편화 한 반도체 소자(3)를 지지판(1) 상에 탑재한다. 개편화 한 반도체 소자(3)는, 지지판(1) 상에 접착제 등을 통해 거의 등간격으로 고착된다.
그리고, 도 3E(E-1) 및 도 3E(E-2)에 도시한 바와 같이, 지지판(1) 상에 재치된 복수의 반도체 소자(3)의 사이를 충전하고, 지지판(1) 상면을 덮는 제2 절연층(17)을 형성한다. 제2 절연층(17)의 형성 방법은, 예컨대 스핀 코트법, 인쇄법, 잉크젯법, 투여법 등을 이용하여도 무방하지만, 이러한 방법으로 한정하는 것은 아니고, 제2 절연층(17)이 일정한 두께를 가지도록 컨트롤 할 수 있는 방법이면 다른 도포 방법이라도 무방하다. 또한, 제2 절연층(17)의 제조 방법은 상기 제1 절연층(7)의 제조 방법과 같은 방법이라도 무방하고, 다른 방법이라도 무방하다.
더욱이, 도 3F(F-1) 및 도 3F(F-2)에 도시한 바와 같이, 제1 절연층(7) 및 제2 절연층(17)의 상부 및 복수의 제1 전극(5) 상에 배선층(20)이 형성된다. 이 배선층(20)은, 예컨대 도금, 인쇄, 또는 잉크젯 방법에 따라 형성되어도 무방하다. 배선층(20)은 반도체 소자(3) 상의 복수의 제1 전극(5)과 전기적으로 접속된다. 이상의 제조 공정에 의해, 실시 형태 1과 관련되는 본 발명의 반도체 장치(100)가 형성된다.
다음으로, 도 3G(G-1) 및 도 3G(G-2)에 도시한 바와 같이, 배선층(20) 상을 포함한 지지판(1)의 상면 전체에 제3 절연층(27)의 재료가 되는 수지 등을 도포한다. 수지 등을 도포하는 방법은, 예컨대 스핀 코트법, 인쇄법, 잉크젯법, 투여법 등을 이용하여도 무방하지만, 이들 방법에 한정하는 것은 아니고, 제3 절연층(27)이 일정한 두께를 가지도록 컨트롤 할 수 있는 방법이면 다른 도포 방법이라도 무방하다. 다음으로 도 3H(H-1)에 도시한 바와 같이, 배선층(20)을 포함한 지지판(1) 상면에 도포된 제3 절연층(27) 중, 상기 배선층(20)의 일부인 복수의 제2 전극(15) 상부 만을 제거하는 것에 의해, 복수의 제2 개구(19)를 형성한다. 이러한 제2 개구(19)를 갖는 제3 절연층(27)의 생성 방법으로서는, 예컨대 감광성의 수지를 배선층(20) 상을 포함한 지지판(1) 상면 전체에 도포한 후, 포토리소그래피 기술을 이용하여 복수의 제2 전극(15) 상을 부분적으로 노광하여 개구하는 방법을 이용하여도 무방하다. 무엇보다, 제3 절연층(27)을 배선층(20)을 포함한 지지판(1) 상면 전체에 형성한 후에 복수의 제2 개구(19)를 형성하는 방법은, 이러한 포토리소그래피 기술에 의한 방법으로 한정되는 것은 아니고, 제3 절연층(27) 상에 개구를 형성할 수 있는 방법이면 다른 방법이라도 무방하다. 이상의 제조 공정에 의해, 실시 형태 2와 관련되는 본 발명의 반도체 장치(200)이 형성된다.
더욱이, 도 3I(I-1) 및 도 3I(I-2)에 도시한 바와 같이, 제3 절연층(27) 상의 복수의 제2 개구(19)에 의해 노출되는 복수의 제2 전극(15) 상에, 각각 외부 접속용 전극(30)을 형성하여도 무방하다. 외부 접속용 전극(30)은, 도 3I(I-1) 및 도 3I(I-2)에 도시한 바와 같은 땜납 볼이라도 무방하지만, 이에 한정되는 것은 아니고, 도전성을 갖는 구조물이며 제2 전극(15)과 전기적으로 접속하는 것이면 다른 형상 또는 재료로 구성되는 것이라도 무방하다. 외부 접속용 전극(30)은, 예컨대 용접법, 도금법, 인쇄용 등에 의해 제2 전극(15) 상에 형성된다.
다음으로, 도 3J(J-1) 및 도 3J(J-2)에 도시한 바와 같이, 지지판(1) 상에서 일괄하여 형성된 복수의 반도체 소자(3)마다, 각각 다이서 또는 슬라이서를 이용하여 절단하고, 각각의 반도체 장치를 제조한다. 반도체 소자(3)를 절단하는 간격은 0.1 ㎜로부터 0.5 ㎜ 정도가 일반적이지만 이에 한정되지 않는다. 이러한 제조 과정에 의해, 실시 형태 3과 관련되는 본 발명의 반도체 장치(300)가 제조된다.
(실시 형태 4)
실시 형태 4와 관련되는 본 발명의 반도체 장치(400)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 4는, 상술의 실시 형태 3과 관련되는 반도체 장치(300)에서, 외부 접속용 전극(40)이 도전성 구조물로 구성되는 구성예를 설명하는 것이다.
도 4는 실시 형태 4와 관련되는 반도체 장치(400)의 개략 구성을 나타내는 단면도이다. 또한, 실시 형태 4와 관련되는 반도체 장치(400)는, 외부 접속용 전극(40)이 도전성 구조물로 구성되는 것에 특징이 있고, 그 외의 구성은 실시 형태 3에서 설명한 구성과 동일하기 때문에, 그 외의 구성이나 반도체 장치(400)의 제조 방법 등에 관한 도시 및 설명은 생략한다.
도 4에 도시한 바와 같이, 실시 형태 4와 관련되는 반도체 장치(400)는, 외부 접속용 전극(40)이 도전성 구조물로 구성되는 것을 특징으로 한다. 본 발명과 관련되는 반도체 장치에 배치되는 외부 접속용 전극(40)의 형상은, 도 3I나 도 3H에 도시한 것 같은 땜납 볼(30)로 한정되는 것은 아니고, 도 4에 도시한 것 같은 원주형의 구조물(40)이라도 무방하다. 또한, 외부 접속용 전극(40)의 형상은, 그 밖에도 기둥 모양, 구상, 돌기 형상, 바늘 형상 등이라도 무방하다. 더욱이, 외부 접속용 전극(40)의 배치 위치는, 외부 접속용 전극(40)이 배선층(20)의 일부인 제2 전극(15)과 전기적으로 접속하고 있는 한, 도 4에 도시한 바와 같이 배선층(20)의 상부이라도 무방하다.
본 발명의 실시 형태 4에 의하면, 외부 접속용 전극(40)으로서 도전성 구조물을 이용 함으로써, 전극 상호 간의 전기적인 접속성이 향상한 반도체 장치를 얻을 수 있다.
(실시 형태 5)
실시 형태 5와 관련되는 본 발명의 반도체 장치(500)에 대해 도면을 참조하여 설명한다. 실시 형태 5와 관련되는 본 발명의 반도체 장치(500)는, 상술의 실시 형태 1에서부터 4와 관련되는 반도체 장치를 복수 개 병렬로 배치 함으로써, 복수의 반도체 소자(3)를 탑재 가능한 멀티 칩 구조의 반도체 장치를 설명하는 것이다.
도 5(A)는 실시 형태 5와 관련되는 반도체 장치(500)의 개략 구성을 나타내는 도면이다. 또한 실시 형태 5와 관련되는 반도체 장치(500)는, 실시 형태 1에서부터 4와 관련되는 반도체 장치를 복수 개 병렬로 배치하는 것에 특징이 있고, 그 외의 구성은 실시 형태 1에서부터 4에서 설명한 구성과 동일하기 때문에, 그 외의 구성이나 반도체 장치의 제조 방법에 관한 설명은 생략한다.
도 5(A)에 도시한 바와 같이, 실시 형태 5와 관련되는 반도체 장치에는 적어도 1개의 반도체 소자(3)가 탑재되고 있다. 도 5(A)에는, 반도체 소자(3)과 함께 다른 반도체 소자(23)가 탑재되고 있는 예를 도시하고 있지만, 실시 형태 5와 관련되는 반도체 장치의 구조는 이에 한정되는 것은 아니고, 예컨대 다른 반도체 소자(23) 대신에 반도체 소자 이외의 전자 부품이나 전극 등의 구조물을 형성한 것이라도 무방하다.
본 발명의 실시 형태 5에 의하면, 복수의 부품을 병렬로 구비하는 멀티 칩 구조의 반도체 장치를 얻을 수 있다.
(실시 형태 6)
실시 형태 6과 관련되는 본 발명의 적층형 반도체 장치(600)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 6은, 상술의 실시 형태 1에서부터 4와 관련되는 반도체 장치를 복수 개 적층하여 배치 함으로써, 복수의 반도체 소자를 탑재 가능하게 하는 구조의 입체, 적층형의 반도체 장치를 설명하는 것이다. 또한, 실시 형태 6과 관련되는 적층형 반도체 장치(600)는, 실시 형태 1에서부터 4와 관련되는 반도체 장치를 복수 개 적층하여 배치 함으로써, 복수의 반도체 소자를 탑재 가능하게 하는 구조의 입체, 적층형의 반도체 장치로 하는 것에 특징이 있고, 그 외의 구성은 실시 형태 1에서부터 4에서 설명한 구성과 동일하기 때문에, 그 외의 구성이나 반도체 장치(600)의 제조 방법 등에 관한 도시 및 설명은 생략한다.
도 5(B)에 도시한 바와 같이, 실시 형태 6과 관련되는 적층형 반도체 장치(600)에는 적어도 1 개의 반도체 소자(3)가 탑재되고 있다. 구체적인 적층 구조에 대해 설명한다. 우선, 실시 형태 1과 관련되는 반도체 장치(100) 상에 제4 절연층(37)이 형성되고, 더욱이 제4 절연층(37)에는 제2 전극(15) 또는 배선층(20)의 다른 일부를 노출하는 복수의 제3 개구(29)가 형성되고 있다. 또한, 이 복수의 제3 개구(29)를 갖는 제4 절연층(37)의 제조 방법으로는, 제1, 제3 절연층(7, 27)과 동일하게, 미리 제3 개구(29) 부분 이외에만 제4 절연층(37)의 재료가 되는 수지 등을 도포한 후, 포스트베이크 하여 복수의 제3 개구(29)를 갖는 제4 절연층(37)을 형성하여도 무방하고, 또는 제3 개구(29) 부분을 포함한 반도체 장치의 상면 전체에 제4 절연층(37)의 재료를 도포한 후, 제3 개구(29) 상의 제4 절연층(37) 만을 부분적으로 제거하여 복수의 제3 개구(29)를 형성하여도 무방하다. 또한, 제4 절연층(37)의 재료로는 제1 내지 제3 절연층(27)의 재료로서 열거한 것을 이용하여도 무방하다. 더욱이 제1 내지 제4 절연층(7, 37)의 각 재료는, 모두 동일하여도 무방하고, 일부만 동일하여도 무방하며, 각각 다른 것이라도 무방하다.
다음으로, 제4 절연층(37) 상에 다른 반도체 소자(23)가 재치되고, 제3 개구(29) 내의 제2 전극(15) 또는 배선층(20)의 다른 일부에 전기적으로 접속되는 도전층(50)이 형성되어 있고, 도전층(50)은 다른 반도체 장치 상의 전극과 전기적으로 접속되고 있다. 또한, 다른 반도체 소자(23)와 제4 절연층(37)과의 사이는 수지 봉지되고 있다. 이 도전층(50)을 제조하는 방법으로는, 예컨대 스루홀 도금 등의 도금법을 이용할 수 있다.
도 5(B)에는, 반도체 소자(3) 상에 다른 반도체 소자(23)가 적층되고 있는 예를 도시하고 있지만, 실시 형태 6과 관련되는 적층형 반도체 장치의 구조는 이에 한정되는 것은 아니고, 예컨대 다른 반도체 소자(23) 대신에 반도체 소자 이외의 전자 부품을 적층하여도 무방하다.
본 발명의 실시 형태 5에 의하면, 복수의 부품을 적층하여 구비하는 적층 구조의 반도체 장치를 얻을 수 있어 실장 면적을 축소화 할 수 있다.
(실시 형태 7)
실시 형태 7과 관련되는 본 발명의 적층형 반도체 장치(700)에 대해 도면을 참조하여 설명한다. 본 발명의 실시 형태 7은, 상술의 실시 형태 6과 관련되는 적층형 반도체 장치에서, 반도체 소자(3)와 절연층(4)와의 사이에 금속층(60)을 구비하는 예를 설명하는 것이다. 또한, 실시 형태 7과 관련되는 적층형 반도체 장치(700)는, 실시 형태 6과 관련되는 적층형 반도체 장치에서, 반도체 소자(3)와 제4 절연층(37)과의 사이에 금속층(60)을 구비하는 것에 특징이 있고, 그 외의 구성은 실시 형태 6에서 설명한 구성과 동일하기 때문에, 그 외의 구성이나 적층형 반도체 장치(700)의 제조 방법 등에 관한 도시 및 설명은 생략한다.
도 5(C)에 도시한 바와 같이, 실시 형태 7과 관련되는 반도체 장치(700)에는 적어도 1개의 반도체 소자(3)가 탑재되고 있다. 구체적인 적층 구조에 대해 설명한다. 우선, 실시 형태 1과 관련되는 반도체 장치(100) 상에 제4 절연층(37)이 형성되고, 더욱이 제4 절연층(37)에는 제2 전극(15) 또는 배선층(20)의 다른 일부를 노출하는 복수의 제3 개구(29)가 형성되고 있는 점은 실시 형태 6과 동일하다.
다음으로, 제3 절연층(27) 상에, 반도체 장치(3)의 상면의 적어도 일부를 피복하는 금속층(60)이 형성된다. 그 위에 다른 반도체 소자(23)가 재치되고, 제3 개구(29) 내의 제2 전극(15) 또는 배선층(20)의 다른 일부와 전기적으로 접속하는 도전층(50)이 형성된다. 이 도전층(50)은 다른 반도체 장치 상의 전극과 전기적으로 접속되고 있다. 또한, 다른 반도체 소자(23)의 상면 및 금속층(60)과, 제3 절연층(27)과의 사이는 수지 봉지되고 있다.
도 5(C)에는, 반도체 소자(3) 상에 금속층(60)을 통해 다른 반도체 소자(23)가 적층되고 있는 예를 도시하고 있지만, 실시 형태 7과 관련되는 적층형 반도체 장치의 구조는 이에 한정되는 것은 아니고, 예컨대 다른 반도체 소자(23) 대신에 반도체 소자 이외의 전자 부품을 적층하는 것이라도 무방하다.
본 발명의 실시 형태 7에 의하면, 복수의 부품을 적층하여 구비하는 적층 구조의 반도체 장치를 얻을 수 있다. 더욱이 봉지 수지 내부에 금속층(60)이 구비되는 것에 의해, 반도체 소자(3)으로부터 발생하는 열을 효과적으로 외부로 방열할 수 있으므로, 우수한 방열 특성을 갖는 적층형 반도체 장치를 얻을 수 있다. 또한, 금속층(60)을 반도체 장치에 접속하는 몇 개의 전극과 전기적으로 접속하도록 형성하는 것에 의해, 금속층(60)에 그라운드 기능을 갖게 할 수 있고, 노이즈 방지 효과를 갖는 반도체 장치를 얻을 수 있다.
본 발명의 일실시 형태와 관련되는 반도체 장치는, 제2 절연층의 높이는 제1 절연층의 높이 이하라도 무방하다.
또한, 본 발명의 일실시 형태와 관련되는 반도체 장치의 제조 방법은, 제2 절연층의 높이는 제1 절연층의 높이 이하이라도 무방하다.
100, 200, 300, 400, 500 반도체 장치
1 지지판
3 반도체 소자
13 반도체 기판
5 제1 전극
7 제1 절연층
9 제1 개구
17 제2 절연층
20 배선층
27 제3 절연층
15 제2 전극
19 제2 개구
30, 40 외부 접속용 전극
600, 700 적층형 반도체 장치
23 다른 반도체 장치
37 제4 절연층
29 제3 개구
50 도전층
60 금속층

Claims (3)

  1. 지지판과,
    복수의 제1 전극을 포함하는 회로 소자면을 각각 갖는 복수의 반도체 소자를 반도체 기판 상에 형성하고, 상기 복수의 반도체 소자가 형성된 반도체 기판의 상면 전체에 수지로 구성되는 절연층 재료를 도포 함으로써 제1 절연층을 형성하고, 상기 제1 절연층의 일부를 제거하여 상기 복수의 반도체 소자의 상기 복수의 제1 전극을 노출하는 복수의 제1 개구를 각각 형성한 후에, 상기 반도체 기판을 절단하여 상기 복수의 반도체 소자를 개편화하고, 개편화 한 상기 복수의 반도체 소자의 상기 회로 소자면을 위로 하여 상기 지지판 상에 재치된, 복수의 반도체 소자와,
    상기 지지판의 상부와 상기 제1 절연층이 형성된 반도체 소자의 측부를 피복하고, 상기 제1 절연층은 피복하지 않는 제2 절연층과,
    상기 제1 절연층 및 제2 절연층의 상부에 접하여 형성되고, 상기 복수의 제1 전극과 제1 개구를 통해 전기적으로 접속되는 복수의 배선으로 구성되는 제1 배선층
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 배선층 상에 형성되고, 상기 제1 배선층의 일부인 복수의 제2 전극을 노출하는 복수의 제2 개구를 갖는 제3 절연층을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 기재한 반도체 장치와,
    상기 반도체 장치 상의 제3 절연층의 제2 개구부의 적어도 하나를 노출하는 제3 개구를 가지고, 상기 제3 절연층 상면을 피복하는 영역에 형성된 금속층과,
    상기 금속층 상에, 상기 제3 개구부를 포함하고 또한 상기 제2 배선층의 일부를 노출하는 제4 개구부를 제거하여 전면(全面)에 형성된 절연체 수지와,
    복수의 제3 전극을 포함하는 회로 소자면을 각각 가지는 복수의 제2 반도체 소자를 제2 반도체 기판 상에 형성하고, 상기 복수의 제2 반도체 소자가 형성된 제2 반도체 기판의 상면 전체에 절연층 재료를 도포 함으로써 제4 절연층을 형성하고, 상기 제4 절연층의 일부를 제거하여 상기 복수의 제2 반도체 소자의 상기 복수의 제3 전극을 노출하는 복수의 제5 개구를 각각 형성하고, 상기 제2 반도체 기판을 절단하여 개편화 한 제2 반도체 소자와,
    상기 개편화 한 제2 반도체 소자는 상기 절연체 수지를 통해 적층되고,
    상기 절연체 수지는 상기 개편화 한 제2 반도체 소자의 측부를 충전하지만 상부는 충전하지 않으며,
    상기 개편화 한 제2 반도체 소자 및 상기 절연체 수지의 상부에 접하여 형성되고, 상기 복수의 제3 전극과 제5 개구를 통해 전기적으로 접속되는 복수의 배선으로 구성되는 제2 배선층과,
    상기 제2, 제3, 제4 개구부 내에 형성되어, 상기 반도체 장치 내에 포함되어 있는 제1 배선층과, 상기 제2 배선층을 전기적으로 접속하는 복수의 도전층과,
    상기 개편화 한 제2 반도체 소자 및 상기 제2 배선층의 상부에 형성되어, 상기 제2 배선층의 일부를 노출하는 복수의 제6 개구를 가지는 제5 절연층
    을 구비하는 것을 특징으로 하는 적층형 반도체 장치.
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