KR20060036881A - 칩-사이즈 패키지 구조체 및 그 제조 방법 - Google Patents

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KR20060036881A
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Abstract

본 발명은 베이스 상에 적절하고 종래의 웨이퍼 상의 다이의 거리보다 다이 간의 거리가 더 넓게 양호한 다이를 장착(pick and place)하는 단계를 포함한다. 상기 칩 사이즈 패키지 제조 방법은 웨이퍼 상의 다이를 분리하고 상기 다이를 베이스 상에 장착하고 상기 베이스 상의 다이 간의 공간으로 베이스 상의 재료층을 채우는 단계를 포함한다. 제1 개구를 구비한 유전체층은 다이의 전도성 라인의 일부가 노출되도록 패터닝된다. 전도성 재료는 제1 개구로 그리고 유전체층 상에 채워진다. 이어서, 제2 재료층은 전도성 재료를 노출시키도록 제2 개구를 구비하도록 형성되고 다음으로 상기 제2 개구 상에 솔더 볼을 용접한다.

Description

칩-사이즈 패키지 구조체 및 그 제조 방법{Chip-Size Package Structure and Method of the Same}
도 1은 본 발명에 따라 표준 다이를 새로운 베이스 상에 장착(pick and place)한 것을 도시한 개략도이고;
도 2는 본 발명에 따라 베이스 상에 복수의 다이로부터 양호한 다이를 선택하여 접착한 것을 도시한 측면 개략도이고;
도 3은 본 발명에 따라 베이스 상의 복수의 다이 간 공간을 채우기 위해 베이스 상에 제1 재료층을 형성한 것을 도시한 측면 개략도이고;
도 4는 본 발명에 따라 제1 전도성 라인 상에 제2 개구를 형성하기 위해 제2 유전체층의 일부분을 제거한 것을 도시한 측면 개략도이고;
도 5는 본 발명에 따라 제1 전도성 라인과 각각 연결되는 제2 전도성 라인을 형성한 것을 도시한 측면 개략도이고;
도 6은 본 발명에 따라 제2 전도성 라인 상에 제3 개구를 구비한 제2 재료층을 형성한 것을 도시한 측면 개략도이고;
도 7은 본 발명에 따라 제3 개구 상에 솔더 볼을 형성한 것을 도시한 측면 개략도이다.
본 발명은 반도체용 패키지에 관한 것으로, 더 상세하게는 칩-사이즈 패키지에 관한 것이다.
반도체 기술은 매우 급속히 발전하고 있고, 특히 반도체 다이(semiconductor dice)는 소형화되는 경향이 있다. 그러나, 반도체 다이의 기능에 대한 요구사항들이 다양성에 반하는 경향을 갖는다. 즉, 반도체 다이는 더 작은 영역에 더 많은 I/O 패드를 보유하여, 핀의 밀도가 신속히 높아져야 한다. 이는 반도체 다이의 패키징을 더 어렵게 하고 양품률을 떨어뜨린다.
패키지 구조체의 주 목적은 외부 손상으로부터 다이를 보호하는 것이다. 또한, 다이에 의해 발생되는 열은 다이의 작동을 보장하기 위해 패키지 구조체를 통해 효과적으로 발산되어야 한다.
초기의 리드 프레임(lead frame) 패키지 기술은 그 핀의 밀도가 너무 높아 개선된 반도체 다이에는 더이상 적절하지 않다. 따라서, BGA(Ball Grid Array)의 새로운 패키지 기술이 개선된 반도체 다이의 패키징의 요구 사항을 만족시키도록 발전되어 왔다. BGA 기술은 구형 단자가 리드 프레임 패키지 보다 더 짧은 피치를 갖고 상기 구형 단자가 손상을 입거나 변형되지 않는 이점을 갖는다. 게다가, 더 짧은 신호 전송 거리는 동작 주파수를 더 빠른 효율성의 요구에 맞도록 높이는 데 도움이 된다. 예를 들어, 미국 특허 제5,629,835(Mahulikar 등)는 BGA 패키지를 공개하고; 미국 특허 제5,239,198은 그 위에 전도성 트레이스(conductive traces)의 패턴을 갖는 FR4 기판이 PCB 상에 실장되는 다른 패키지를 공개하고; 대만 특허 제177,766은 본 발명의 발명자에 의한, 팬 아웃 타입 WLP를 공개한다.
대부분의 패키지 기술은 웨이퍼 상의 다이를 각각의 다이로 분리하고 다음으로 각각의 개별 다이를 각각 패키지하고 테스트한다. "웨이퍼 레벨 패키지(WLP)"로 불리는, 또다른 패키지 기술은 다이를 각각의 다이로 분리하기 전에 웨이퍼 상의 다이를 패키지 할 수 있다. 상기 WLP 기술은, 단축된 생산 사이클 시간, 비용 절감, 및 언더필(under-fill) 또는 몰딩(molding)의 불요와 같은 몇가지 장점을 갖는다.
전술된 바와 같이, 다이의 사이즈는 매우 작고, I/O 패드는 종래에 다이의 표면에 형성되었다. 그러므로, 패드의 수가 제한되고 패드 간의 너무 짧은 피치(pitch)가 신호 커플링 또는 신호 간섭의 문제를 야기한다. 솔더는 또한 패드 간 너무 짧은 피치로 인해 쉽게 솔더 브릿지(solder bridge)를 형성한다. 게다가, 다이의 사이즈는 점차적으로 소형화되어 있고 다이의 패키지된 IC는 몇몇 패키지 기술(칩 사이즈 패키지 등)에 의한 표준 사이즈를 갖고 있지 않으나, 몇몇 고정된 사이즈의 다이 또는 패키지용의 테스트 장비, 패키지 장비 등이 계속 사용될 수 없다. 또한, 상호접속의 성능 불량 및 다이의 고 접촉저항 및 베이스의 불량 열전도체가 다이의 기능 감소 및 장애를 초래할 것이다.
그러므로, 본 발명은 종래 기술이 갖는 상기 문제점들을 고려하여 창출된 것으로, 본 발명의 목적은 칩 사이즈 패키지 구조체 및 그 제조 방법을 제공하는 것 이다.
본 발명의 또다른 목적은 금속을 갖는 실리콘 백사이드로 인해 양호한 열전도체에 도달하는 칩 사이즈 패키지 구조체를 제공하는 것이다.
본 발명의 또다른 목적은 칩 사이즈 패키지 구조체의 접촉저항을 감소시키는 것이다.
본 발명의 또다른 목적은 패키지 구조체의 비용을 절감하는 것이다.
본 발명의 또다른 목적은 패키지 구조체의 양품률 및 신뢰성을 향상시키는 것이다.
본 발명의 또다른 목적은 초박형의 패키지 두께(400㎛ 이하)를 갖는 패키지 구조체를 제공하는 것이다.
전술한 바와 같이, 본 발명은 칩 사이즈 패키지 공정을 제공한다. 먼저, 제1 접촉 전도층이 그 위에 형성된 패드를 갖는 복수의 다이를 구비하는 처리된 실리콘 웨이퍼 상에 형성된다. 제1 광감제층이 상기 제1 접촉 전도층 상에 형성된다. 다음으로, 상기 제1 감광제층이 제1 접촉 전도층 상에 패터닝된다. 상기 제1 접촉 전도층은 패드를 커버하는 제1 전도성 라인이 형성되도록 에칭된다. 잔류한 제1 광감제층이 제거된다. 다음으로, 제1 유전체층이 제1 전도성 라인 및 처리된 실리콘 웨이퍼 상에 형성된다. 제1 유전체층은 제1 전도성 라인 상에 제1 개구를 형성하기 위해 포토/에칭 패터닝된다. 이후, 처리된 실리콘 웨이퍼가 복수의 다이를 분리하기 위해 다이싱된다. 복수의 다이로부터 양호한 다이가 선택되고 베이스 상에 접착된 다. 양호한 다이 및 베이스가 경화된다. 다음으로, 제1 재료층이 베이스 상에 형성되어 베이스 상의 복수의 다이간의 간격을 채운다. 제1 재료층이 경화된다. 제2 유전체층이 제1 재료층 상에 형성되어 제1 전도성 라인 상의 제1 개구를 채운다. 제2 유전체층의 일부분이 제거되어 제1 전도성 라인 상에 제2 개구를 형성하며, 여기서 제2 개구는 제1 개구와 실질적으로 동일하다. 제2 접촉 전도층이 제2 유전체층 상에 형성되어 제1 전도성 라인 상의 제2 개구를 채운다. 제2 광감제층이 제1 전도성 라인과 연결되는 제2 전도성 라인을 형성하도록 형성된다. 제2 재료층이 제2 전도성 라인 및 제2 유전체층 상에 형성된다. 제2 광감제층은 제2 전도성 라인이 형성되도록 제거된다. 다음으로, 제2 재료층은 제2 전도성 라인 상에 제3 개구를 형성하도록 포토/에칭 패터닝된다. 다음으로, 솔더 볼(solder ball)은 제3 개구 상에 용접된다. 마지막으로, 베이스는 단일 칩 사이즈 패키지를 형성하도록 컷팅된다.
본 발명은 또한 칩 사이즈 패키지 구조체를 제공한다. 상기 패키지 구조체는 베이스, 다이, 제1 전도성 라인, 제1 유전체층, 제1 재료층, 제2 유전체층, 제2 전도성 라인, 제2 재료층 및 솔더 볼을 포함한다. 상기 패드를 갖는 다이는 베이스에 접착된다. 제1 전도성 라인은 다이 상에 형성되어 패드를 커버한다. 제1 유전체층은 다이 및 제1 전도성 라인 상에 형성되고, 제1 유전체층은 제1 전도성 라인 상에 제1 개구를 구비한다. 제1 재료층은 베이스상에 형성되고 베이스 상의 다이를 제외한 공간에 채워진다. 제2 유전체층은 제1 유전체층 및 제1 재료층 상에 형성되고, 제2 유전체층은 제1 전도성 라인 상에 제2 개구를 형성하며, 여기서 제2 개구는 제1 개구와 실질적으로 동일하다. 제2 전도성 라인은 제1 개구 및 제2 개구 상에 형 성되어 각각 제1 전도성 라인과 전기적으로 연결된다. 제2 재료층은 제2 전도성 라인 및 제2 유전체층 상에 형성되고, 제2 재료층은 제2 전도성 라인 상에 제3 개구를 구비한다. 솔더 볼은 제3 개구 상에 용접되고, 각각 제2 전도성 라인과 전기적으로 연결된다. 제1 유전체층 및 제1 재료층은 실질적으로 동일한 레벨에 있다.
본 발명의 몇가지 예시적인 실시예가 이하 상세하게 설명될 것이다. 그러나, 본 발명이 이하 기술되는 실시예 외에 넓은 범위의 다른 실시예로도 실시될 수 있고, 본 발명의 범위가 청구항에서 열거된 바에 특별히 제한되지 않음을 인지해야 할 것이다.
그리고, 상이한 요소들의 구성성분들은 일정한 비례로 도시되지 않았다. 관련된 구성성분들의 일부 수치는 과장되었고 의미없는 부분은 본 발명의 더 명확한 설명 및 이해를 제공하고자 도시되지 않았다.
본 발명은 웨이퍼 상에 적절하고 본래의 다이간 거리보다 더 넓은 거리를 획득하고자 추가 베이스 상에 표준 다이를 장착(pick and place)하는 단계를 포함한다. 그러므로, 패키지 구조체는 다이의 사이즈보다 더 큰 사이즈의 볼 어레이를 갖기 때문에 볼간의 짧은 피치 문제를 피할 수 있다. 상기 방법은 웨이퍼 상에 적절하고 본래의 다이간 거리보다 더 넓은 거리를 획득하고자 베이스 상에 표준의 양호한 다이를 장착하는 단계를 포함한다. 칩 사이즈 패키지 제조 방법은 웨이퍼 상의 다이를 분리하고 베이스 상에 상기 다이를 장착하고 베이스 상의 다이간 공간으로 베이스 상의 제1 재료층을 채우는 단계들을 포함한다. 제1 개구를 갖는 유전체층은 다이의 전도성 라인의 일부가 노출되도록 패터닝 된다. 전도성 재료는 제1 개구로 그리고 유전체층 상에 채워진다. 이어서, 제2 재료층은 전도성 재료를 노출시키는 제2 개구를 구비하도록 형성되고 다음으로 제2 개구 상에 솔더 볼을 용접한다.
본 발명의 상세한 공정을 이하 설명하겠다.
다이를 구비한 처리된 실리콘 웨이퍼는 베이스 상에 놓여지고 다음으로 처리된 실리콘 웨이퍼의 두께는 50-300㎛의 두께 범위를 갖도록 백 래핑(back lapping)에 의해 감소된다. 전술된 두께를 갖는 상기 처리된 실리콘 웨이퍼는 쉽게 절삭(saw)되어 웨이퍼 상의 다이가 개별적인 다이로 분리된다. 상기 백 래핑 단계는 상기 처리된 실리콘 웨이퍼가 백 래핑없이 절삭되기에 단단하지 않다면 생략될 수 있다. 유전체층(보호층)은 다이가 손상되지 않도록 보호하기 위해 절삭 전에 상기 처리된 실리콘 웨이퍼 상에 선택적으로 형성된다.
웨이퍼 상의 각각의 개별적으로 분리된 다이(110a)를 테스트하고, 웨이퍼 상의 테스트된 다이로부터 표준의 양호한 다이를 선택한다. 도 1에서 보여지는 바와 같이, 표준의 양호한 다이(110a)는 두개의 인접한 다이 간의 거리가 더 멀도록 추가 베이스(100) 상에 장착되고 양호한 열전도도를 갖는 UV 경화 타입 및/또는 열 경화 타입 접착 재료(미도시)로 베이스(100) 상에 접착된다. 접착 재료는 베이스(100) 상에 코팅된다. 다이(110a)가 접착 재료 상에 놓여질 때, 접착 재료는 UV 광 또는 열에 의해 경화된다. 베이스(100) 상의 두개의 인접한 다이 간의 거리는 다음 단계에서 전개된 볼 어레이를 형성하기에 충분한 공간을 갖도록 넓게 배치된다. 따라서, 본 발명은, 다이의 사이즈가 소형화된다 하더라도, 신호 커플링 및 신호 간섭의 문제를 회피하도록 이상화되고 최적화된 볼 피치를 유지하고 I/O 포트(볼)의 수를 증가시킬 수 있다. 베이스(100)의 재료는 유리, 실리콘, 세라믹, 크리스탈 재료, 금속 등 일 수 있고 원형 또는 장방형의 모양일 수도 있다. 본 발명에서, 다이의 수는 제한되지 않는다. 3개 이상의 다이가 본 발명에 의해 동일한 패키지 구조체로 패키지될 수 있다. 본 발명의 접착 재료는 바람직하게는 양호한 열 전도성 재료이고, 그래서 다이(110a) 및 베이스(100) 사이의 온도 차이로부터 초래되는 문제들(스트레스 등)이 회피될 수 있다.
이하의 설명 및 대응 도면은 본 발명을 보다 명확하게 이해하고 단순화하기 위하여 단일 다이에 대해 이루어진다.
도 2의 결과를 얻기 전에, 웨이퍼 상에 잔류 물질이 남지 않도록 처리된 웨이퍼의 표면을 깨끗이 하기 위해 플라즈마 에칭(RIE)이 선택적으로 사용될 수 있다. 다음으로, 제1 접촉 전도층(103)이 내부에 형성되는 패드(102)와 함께 웨이퍼 상에 형성된다. 제1 감광제층이 제1 접촉 전도층(103) 상에 형성된다. 제1 접촉 전도층은 예를 들어, CVD, PVD, 스퍼터(sputter), 및 전기도금과 같은, 물리적 방법, 화학적 방법, 또는 그 조합에 의해 형성될 수 있다. 제1 접촉 전도층(103)은 Al 또는 Ti, Cu, 및 그 조합을 포함한다. 제1 접촉 전도층(103)의 두께는 바람직하게는 1~2㎛이다. 다음으로, 제1 광감제층(미도시)이 제1 접촉 전도층(103) 상에 패터닝된다. 제1 접촉 전도층(103)은 패드(102)를 커버하는 제1 전도성 라인을 형성하도록 에칭된다. 잔류한 제1 광감제층이 제거된다. 다음으로, 제1 유전체층(104)이 제1 전도성 라인(103) 및 다이(101) 상에 형성된다. 제1 유전체층(104)은 BCB, SINR, 및 그 조합을 포함한다. 제1 유전체층(104)의 두께는 바람직하게는 2~5㎛이다. 제1 유전체층(104)은 제1 전도성 라인 상에 제1 개구를 형성하도록 포토/에칭된다. 제1 전도성 라인 및 제1 유전체층의 형성 후에, 양호한 다이 및 웨이퍼가 경화된다. 웨이퍼의 백 래핑은 다이를 분리하는 단계 전에 약 50~300㎛의 소정 두께를 성취하기 위해 선택적으로 사용될 수 있다. 도 1에서 도시된 바와 같이, 도 1에서 양호한 다이가 베이스(100) 상에 장착된다. 상기 단계들이 수행된 후에, 도 2의 결과가 성취된다.
도 2는 본 발명에 따라 베이스(100) 상에 복수의 다이로부터 양호한 다이(101)를 선택하고 접착한 것을 도시한 측면 개략도이다. 전술된 바와 같이, 제1 전도성 라인(103)은 패드(102)를 커버하기 위해 다이(101) 상에 형성된다. 제1 유전체층(104)은 다이(101) 및 제1 전도성 라인(103) 상에 형성되고, 제1 유전체층(104)은 제1 전도성 라인(103) 상에 제1 개구(105)를 구비한다. 패드(102)를 구비한 다이(101)는 양호한 열 전도도를 갖는 UV 경화 타입 및/또는 열 경화 타입 접착 재료(101a)로 베이스(100)에 접착된다. 제1 개구(105)를 구비한 제1 유전체층(104)은 제1 전도성 라인(103) 및 제1 유전체층의 포토리소그라피(photolithography) 방법을 사용하여 처리된 실리콘 웨이퍼 상에 형성된다. 양호한 다이(101)는 처리된 실리콘 웨이퍼를 절삭함으로써 형성된다. 양호한 다이(101)는 베이스(100) 상에 접착된다. 다음으로, 양호한 다이(101) 및 베이스(100)는 경화된다. 베이스(100)는 금속 또는 유리를 포함하며, 여기서 금속은 Fe, Co, Ni, 및 그 조합, 예를 들어 그 두께가 바람직하게는 약 200~300㎛인 합금 42(alloy 42)를 포함한다. 유리가 사용된다면, 유리의 두께는 바람직하게는 약 200~400㎛이다.
도 3은 본 발명에 따라 베이스(100) 상의 복수의 다이(101) 간의 공간을 채우기 위해 베이스(100) 상에 제1 재료층을 형성한 것을 도시한 측면 개략도이다. 제1 재료층(106)은 복수의 다이(101) 간의 공간(스크라이브 라인(scribe line))을 채우기 위해 베이스(100) 상에 형성되고, 제1 재료층(106)의 표면 및 제1 유전체층(104)의 표면은 실질적으로 동일한 레벨에 있다. 제1 재료층(106)의 재료는 UV 경화 타입 또는 열 경화 타입 재료일 수 있다. 다음으로, 제1 재료층(106)은 UV 또는 열에 의해 경화된다. 제1 재료층(106)은 스크린 베큠 프린팅 방법(screen vacuum printing method) 또는 포토리소그라피 방법에 의해 형성될 수 있다. 제1 재료층(106)은 온도 등으로 인한 스트레스를 감소시키는 버퍼층으로서 기능한다. 제1 재료층(106)은 스크린 베큠 프린팅 방법 또는 포토리소그라피 방법 등에 의해 형성되는 실리콘 고무, 에폭시, 수지, SINR, PI 또는 BCB와 같은, UV 및/또는 열 경화 재료일 수 있다. 제1 재료층의 두께는 다이의 두께와 동일하다.
도 4에서 보여지는 바와 같이, 제2 유전체층(107)은 제1 전도성 라인(103) 상의 제1 개구(105)를 채우기 위해 제1 재료층(106) 상에 형성된다. 다음으로, 제2 유전체층(107)의 일부분은 제1 전도성 라인(103) 상에 제2 개구(108)를 형성하기 위해 제거되며, 제2 개구(108)는 제1 개구(105)와 실질적으로 동일하다. 제2 유전체층은 바람직하게는 프린팅 또는 코팅 방법에 의해 형성되는 SINR, BCB, 실리콘 고무이고, 제2 유전체층의 두께는 바람직하게는 약 2~8㎛이다. 제2 유전체층의 일부분을 제거하는 단계는 레이저 트리밍 방법(laser trimming method) 또는 포토리소그라피 방법에 의해 수행된다. 다음으로, 플라즈마 에칭(RIE)이 제1 전도성 라인 (103) 상에 잔류 재료가 없도록 하기 위해 개구(108)를 통해 제2 절연층(107)의 일부분을 제거하는 단계 후에 제1 전도성 라인(103)의 표면을 깨끗이 하기 위해 선택적으로 사용될 수 있다. 다음으로, Cu 화학적 도금 또는 Ti/Cu 스퍼터링이 제1 전도성 라인(103)의 표면 상에 얇은 금속층(미도시)을 형성하는데 선택적으로 사용될 수 있다.
다음으로, 제2 광감제층(미도시)이 제2 유전체층(107) 및 제1 전도성 라인(103) 상에 형성된다. 제2 광감제층은 얇은 금속층(미도시) 상에 패터닝된다. 제2 접촉 전도층은 제1 전도성 라인(103) 상의 제2 개구(108)를 채우기 위해 제2 유전체층(107) 상에 형성된다. 제2 접촉 전도층(109)은 전기 도금에 의해 형성될 수 있다. 제2 접촉 전도층(109)은 Ni, Cu, Au, 및 그 조합을 포함한다. 제2 접촉 전도층(109)의 두께는 바람직하게는 12~18㎛이다. 다음으로, 제2 광감제층은 도 5에서 보이는 바와 같이, 제1 전도성 라인(103)과 연결되는 제2 전도성 라인(109)을 형성하기 위해 제거된다.
도 6을 참조하면, 제2 재료층은 제2 전도성 라인(109) 및 제2 유전체층(107) 상에 형성된다. 제2 재료층(110)은 프린팅 또는 코팅 방법에 의해 형성된다. 제2 재료층(110)은 약 20~25㎛의 두께를 갖고 솔더 마스크 (에폭시), SINR, BCB의 상업적으로 명칭되는 재료, 및 그 조합을 포함한다. 다음으로, 제2 재료층(110)은 제2 재료층(110)에 제3 개구(111)를 형성하기 위해 포토/에칭됨으로써 제2 전도성 라인(109)이 노출된다. 이어서, 플라즈마 에칭(RIE)이 제2 전도성 라인(109)의 표면을 깨긋이 하기 위해 선택적으로 사용될 수 있다.
도 7을 참조하면, 솔더 볼(112)은 스텐실 프린팅 방법(stencil printing method)에 의해 솔더 개구(111) 상에 위치된다. 다음으로, 솔더 볼(112)은 IR 리플로우 방법(IR re-flow method)에 의해 제2 전도성 라인의 표면과 함께 연결된다.
다음으로, 처리된 베이스(100)는 제3 개구(111) 상에 솔더 볼(112)을 용접하는 단계 후에 FT(Final Testing) 및 BI(Burn In)를 위해 몇개의 칩 사이즈 다이 편들로 컷팅될 수 있다. 이어서, 레이저 마킹(laser marking) 단계는 상기 FT(Final Testing) 단계 후에 행해질 수도 있다.
마지막으로, 전술된 구조체를 갖는 패키지된 베이스(100)는 단일 칩 사이즈 패키지를 형성하기 위해 절삭 라인(미도시)을 따라 절삭된다.
또한, 칩 사이즈 패키지를 트레이로 장착하는 단계는 단일 칩 사이즈 패키지를 형성하기 위해 패키지된 베이스(100)를 컷팅하는 단계 후에 SMT(Surface Mounting Technique) 공정을 위해 이루어질 수 있다.
특정 실시예가 도시되고 설명되었지만, 본 발명의 기술분야 전문가에게는 첨부되는 청구항의 범위를 벗어나지 않고 다양한 변경이 가능함은 명백하다.
따라서, 본 발명에 따르면, 전술된 패키지 구조체는 금속을 갖는 실리콘 백사이드로 인해 양호한 열 전도체에 도달할 수 있는 초박형 패키지 두께(400㎛ 이하)의 칩 사이즈 패키지 구조체를 제공할 수 있다. 그러므로, 본 발명은 양품률, 신뢰성을 높일 수 있고 패키지 구조체의 접촉저항을 감소시킬 수 있다. 또한, 본 발명의 상기 칩 사이즈 패키지 구조체는 패키지 구조체의 비용을 절감할 수 있다.

Claims (15)

  1. 웨이퍼 상의 다이를 분리하는 단계;
    베이스 상에 상기 다이를 장착(pick and place)하는 단계;
    상기 베이스 상의 상기 다이 간의 공간으로 상기 베이스 상에 제1 재료층을 채우는 단계;
    상기 다이의 전도성 라인의 일부분을 노출시키는 제1 개구를 형성하도록 유전체층을 패터닝하는 단계;
    상기 제1 개구로 그리고 상기 유전체층 상에 전도성 재료를 채우고 패터닝하는 단계;
    상기 전도성 재료를 노출시키는 제2 개구를 형성하도록 제2 재료층을 패터닝하는 단계; 및
    상기 제2 개구 상에 솔더 볼을 용접하는 단계를 포함하는 칩 사이즈 패키지 제조 방법.
  2. 제1항에 있어서, 상기 다이를 분리하는 단계 전에 RIE 방법에 의해 상기 웨이퍼의 표면을 클리닝하는 단계를 더 포함하고, 상기 전도성 재료를 형성하는 단계 후에 상기 전도성 재료의 표면을 클리닝하는 단계를 더 포함하는 칩 사이즈 패키지 제조 방법.
  3. 제1항에 있어서, 상기 다이의 상기 전도성 라인은 CVD, PVD, 스퍼터 또는 전기 도금에 의해 형성되며, 상기 다이의 상기 전도성 라인이 Al을 포함하고, 상기 다이의 상기 전도성 라인이 Ti, Cu, 및 그 조합을 포함하고, 상기 다이의 상기 전도성 라인의 두께가 1~2㎛인 칩 사이즈 패키지 제조 방법.
  4. 제1항에 있어서, 상기 전도성 재료는 Cu, Ni, Au를 포함하고, 약 12~18㎛의 두께를 갖으며, 상기 다이의 상기 전도성 라인 상에 제2 유전체층을 더 포함하며, 상기 제2 유전체층은 BCB, SINR, 또는 실리콘 고무를 포함하고, 약 2~8㎛의 두께를 갖는 칩 사이즈 패키지 제조 방법.
  5. 제1항에 있어서, 상기 제1 재료층 및 제2 재료층의 재료는 UV 경화 타입 재료 또는 열 경화 타입 재료를 포함하며, 상기 제1 재료층은 실리콘 고무, 에폭시, 수지(resin), SINR 또는 BCB를 포함하고, 베큠 프린팅 방법 및/또는 포토리소그라피 방법에 의해 형성되며, 상기 제2 재료층은 SINR, BCB 또는 솔더 마스크 (에폭시)를 포함하고, 약 20~25㎛의 두께를 갖고, 프린팅 또는 코팅 방법에 의해 형성되 는 칩 사이즈 패키지 제조 방법.
  6. 제1항에 있어서, 상기 분리 단계 전에 상기 웨이퍼를 백 래핑하는 단계를 더 포함하며, 상기 웨이퍼가 약 50~300㎛의 두께가 되도록 백 래핑되고, 상기 베이스는 금속, 합금 42 또는 유리를 포함하며, 상기 금속이 Fe, Co, Ni, 및 그 조합을 포함하고, 상기 금속의 두께가 약 200~300㎛이고, 상기 유리의 두께가 약 200~400㎛인 칩 사이즈 패키지 제조 방법.
  7. 제1항에 있어서, 상기 유전체층은 BCB, SINR, PI, 실리콘 고무이고, 약 2~8㎛의 두께를 갖고, 프린팅 또는 스핀 코팅 방법에 의해 형성되고, 상기 제1 개구는 레이저 트리밍 방법 또는 포토리소그라피 방법에 의해 형성되는 칩 사이즈 패키지 제조 방법.
  8. 제1항에 있어서, 상기 제1 개구를 형성하는 단계 이후에 상기 다이의 상기 전도성 라인의 표면을 클리닝하는 단계를 더 포함하고, 상기 전도성 라인의 표면을 클리닝하는 단계 이후에 Cu 화학 도금 또는 Ti/Cu 또는 Al 스퍼터링을 수행하는 단계를 더 포함하는 칩 사이즈 패키지 제조 방법.
  9. 제1항에 있어서, 상기 제2 개구에 상기 솔더 볼을 용접하는 단계 이후에 FT(Final Testing) 및 BI(Burn In)를 위해 상기 베이스를 몇개의 칩 사이즈 다이 편들로 컷팅하는 단계를 더 포함하고, 상기 FT(Final Testing) 단계 이후에 레이저 마킹하는 단계를 더 포함하는 칩 사이즈 패키지 제조 방법.
  10. 제9항에 있어서, 단일 칩 사이즈 패키지를 형성하기 위해 상기 베이스를 컷팅하는 단계 이후에:
    상기 다이를 칩 사이즈 패키지로 컷팅하는 단계; 및
    상기 칩 사이즈 패키지를 SMT(Surface Mounting Technique) 공정을 위해 트레이로 장착(pick and place)하는 단계를 더 포함하는 칩 사이즈 패키지 제조 방법.
  11. 제1항에 있어서, 상기 솔더 볼을 용접하는 단계는:
    상기 솔더 볼을 스텐실 프린팅 방법에 의해 상기 제2 개구에 위치시키는 단계; 및
    상기 솔더 볼을 IR 리플로우에 의해 상기 전도성 재료의 표면과 연결시키는 단계를 포함하는 칩 사이즈 패키지 제조 방법.
  12. 베이스;
    상기 베이스에 접착된 패드를 구비한 다이;
    상기 패드를 커버하도록 상기 다이 상에 형성된 제1 전도성 라인;
    상기 다이 및 상기 제1 전도성 라인 상에 형성되고, 상기 제1 전도성 라인 상에 제1 개구를 구비하는 제1 유전체층;
    상기 베이스 상에 형성되고 상기 베이스 상의 상기 다이 간의 공간에 채워지는 제1 재료층;
    상기 제1 유전체층 및 상기 제1 재료층 상에 형성되고, 상기 제1 전도성 라인 상에 제2 개구를 구비하는 제2 유전체층;
    상기 제1 개구 및 상기 제2 개구 상에 형성되어 상기 제1 전도성 라인과 각각 전기적으로 연결되는 제2 전도성 라인;
    상기 제2 전도성 라인 및 상기 제2 유전체층 상에 형성되고, 상기 제2 전도성 라인 상에 제3 개구를 구비하는 제2 재료층; 및
    상기 제3 개구 상에 용접되고 상기 제2 전도성 라인 각각과 전기적으로 연결되는 솔더 볼을 포함하는 칩 사이즈 패키지 구조체.
  13. 제12항에 있어서, 상기 제1 유전체층 및 상기 제1 재료층의 표면은 실질적으로 동일한 레벨이고, 상기 다이는 처리된 베이스를 절삭함으로써 형성되고, 상기 처리된 베이스의 두께가 약 200~400㎛가 되도록 백 래핑되는 칩 사이즈 패키지 구조체.
  14. 제12항에 있어서, 상기 제1 재료층 및 상기 제2 재료층의 재료는 UV 경화 타입 재료 또는 열 경화 타입 재료를 포함하며, 상기 제1 재료층이 실리콘 고무, SINR, BCB 또는 에폭시를 포함하고, 상기 제2 재료층이 SINR, BCB, 솔더 마스크 (에폭시)를 포함하고, 상기 제1 전도성 라인은 Al, Ti, Cu, 및 그 조합을 포함하고, 상기 제2 전도성 라인은 Ti, Ni, Cu, Au, 및 그 조합을 포함하는 칩 사이즈 패키지 구조체.
  15. 제12항에 있어서, 상기 베이스는 금속, 합금 42(42Ni58Fe) 또는 유리를 포함 하며, 상기 금속이 Fe, Co, Ni, 및 그 조합을 포함하고, 상기 금속의 두께가 약 200~300㎛이고, 상기 제1 유전체층은 BCB, SINR, PI 또는 실리콘 고무를 포함하고, 상기 제2 유전체층은 실리콘 고무, SINR, BCB인 칩 사이즈 패키지 구조체.
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