KR100446429B1 - 번인 테스트 장치 및 그 제조 방법과 이를 이용한 반도체칩 번인 테스트 방법 - Google Patents

Abstract

본 발명은 웨이퍼 레벨에서 반도체 칩을 번인 테스트할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 반도체 칩을 제조하여 패키징한 후에 번인 테스트를 수행하는 종래 방법과는 달리, 웨이퍼 레벨의 반도체 칩의 각 패드에 범프를 형성하고, 반도체 칩을 착탈 자유롭게 고정 탑재 가능한 배치 구조와 테스트 보드로의 삽입 구조를 갖는 번인 테스트 장치를 제작하며, 이 제작된 번인 테스트 장치에 웨이퍼 레벨의 반도체 칩들을 전기적으로 접속시켜 고정 탑재한 후 웨이퍼 레벨에서 번인 테스트를 수행함으로써, 불필요한 패키징에 기인하는 패키징 공정 시간의 낭비와 재료의 낭비를 효과적으로 방지할 수 있는 것이다.

Description

번인 테스트 장치 및 그 제조 방법과 이를 이용한 반도체 칩 번인 테스트 방법{BOARD FOR BURN-IN TEST APPARATUS AND FABRICATION METHOD THEREOF, METHOD FOR TESTING SEMICONDUCTOR CHIP BY USING IT}

본 발명은 반도체 칩에 관한 것으로, 더욱 상세하게는 제작이 완성된 반도체 칩을 웨이퍼 레벨 상태에서 번인(burn-in) 테스트하는데 적합한 반도체 칩 번인 테스트 장치 및 그 제조 방법과 이를 이용한 반도체 칩 번인 테스트 방법에 관한 것이다.

잘 알려진 바와 같이, 수많은 공정들을 통해 웨이퍼 상에 제작되는 반도체 칩들은 그 제조 완료 후에 양품 여부를 판별하기 위해 여러 가지 테스트, 예를 들면 AC, DC, 번인 테스트 등을 받게 되는데, 이와 같이 각종 테스트를 통해 양품으로 판별된 반도체 칩만이 특정 용도로의 사용을 위해 출하된다.

이를 위하여, 종래에는 완성된 반도체 칩들에 대해 AC 및 DC 테스트를 행한 후에 양품으로 판별된 반도체 칩만을 골라 패키징을 하고, 이와 같이 패키징된 반도체 칩에 대해 다시 번인(burn-in) 테스트를 수행하여 최종적으로 양품의 반도체 칩만을 분류하고 있다.

여기에서, 패키징이라 함은 여러 가지 공정(증착 공정, 식각 공정, 패터닝 공정 등)을 수행하여 웨이퍼 레벨의 반도체 칩을 패키징(멀티칩 패키징, 칩 스케일 패키징 등)하는 것을 의미하며, 이러한 패키징 공정 중에는 여러 가지 요인으로 인해 양품의 반도체 칩에 불량 등이 발생할 수 있다.

따라서, 웨이퍼 레벨의 반도체 칩을 먼저 패키징한 후에 번인 테스트를 하는 종래 방법의 경우, 패키징 후에 번인 테스트를 하기 때문에, 불량으로 판별된 반도체 칩을 불필요하게 패키징하는 결과가 초래된다는 문제가 있으며, 이러한 문제는 결국 패키징을 위한 공정 시간의 낭비와 재료의 낭비를 초래하게 되어 반도체 칩의 가격을 상승시키는 요인으로 작용하고 있는 실정이다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 웨이퍼 레벨에서 반도체 칩을 번인 테스트할 수 있는 번인 테스트 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 웨이퍼 레벨에서 반도체 칩을 번인 테스트할 수 있는 반도체 칩 번인 테스트 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트 장치에 있어서, 기판; 상기 기판의 일측 면에 소정 두께로 형성되며, 전기적으로 서로 절연되는 다수의 전극; 상기 각 전극과 기판의 상, 하부를 관통하는 형태로 형성된 다수의 비아홀; 상기 기판의 타측 면에 형성되고, 대응하는 비아홀을 둘러싸면서 그 측면의 일부를 매립하는 형태로 대응하는 각 전극에 연결되도록 형성되며, 번인 테스트시에 웨이퍼 레벨 반도체 칩의 대응하는 각 패드 측에 전기적으로 각각 고정 접속되는 다수의 전극 라인; 및 상기 각 비아홀에 고정 삽입되는 다수의 금속핀으로 이루어진 번인 테스트 장치를 제공한다.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트 장치를 제조하는 방법에 있어서, 기판의 일측 면에 임의의 패턴을 갖는 다수의 전극을 형성하는 과정; 상기 각 전극과 기판의 상, 하부를 관통하는 형태로 다수의 비아홀을 형성하는 과정; 상기 기판의 타측 면에 임의의 패턴으로 형성되고, 대응하는 비아홀들을 둘러싸면서 그 측면의 일부를 매립하는 형태로 대응하는 각 전극에 연결되며, 번인 테스트시에 웨이퍼 레벨 반도체 칩의 대응하는 각 패드 측에 전기적으로 각각 고정 접속되는 다수의 전극 라인을 형성하는 과정; 및 상기 각 비아홀에 금속핀을 각각 고정 삽입시키는 과정으로 이루어진 번인 테스트 장치 제조 방법을 제공한다.

상기 목적을 달성하기 위한 또 다른 관점에 따른 본 발명은, 번인 테스트 장치를 이용하여 웨이퍼 레벨에서 반도체 칩을 번인 테스트하는 방법에 있어서, 다수의 각 패드 상에 범프가 각각 형성된 반도체 칩을 준비하는 과정; 기판의 일측 면에 임의의 패턴을 갖는 다수의 전극을 형성하는 과정; 상기 각 전극과 기판의 상, 하부를 관통하는 형태로 다수의 비아홀을 형성하는 과정; 상기 기판의 타측 면에 임의의 패턴으로 형성되며, 대응하는 비아홀들을 둘러싸면서 그 측면의 일부를 매립하는 형태로 대응하는 각 전극에 연결되도록 다수의 전극 라인을 형성하는 과정; 상기 각 비아홀에 금속핀을 각각 고정 삽입되는 하는 과정; 상기 각 전극 라인의 상부에 접착제를 형성하는 과정; 웨이퍼 레벨 반도체 칩의 각 범프와 대응하는 각 전극 라인간을 플립칩 본딩하여 상기 반도체 칩을 기판 상에 탑재시키는 과정; 상기 각 금속핀을 번인 테스트용 보드내 대응하는 수납측에 삽입하여 상기 기판을 상기 테스트용 보드에 탑재한 후 번인 테스트를 수행하는 과정; 및 상기 테스트용 보드로부터 상기 기판을 떼어낸 후 임의의 공정 조건에서의 격리 공정을 수행하여, 상기 각 범프와 대응하는 각 전극 라인간을 격리시키는 과정으로 이루어진 반도체 칩 번인 테스트 방법을 제공한다.

도 1은 본 발명의 바람직한 실시 예에 따른 반도체 칩 번인 테스트를 위해 각 패드에 범프가 형성된 반도체 칩을 번인 테스트 장치에 부착한 일 예를 도시한 단면도,

도 2a 내지 2d는 본 발명에 따라 반도체 칩에 범프를 형성하는 과정을 도시한 공정 순서도,

도 3a 내지 3e는 본 발명의 바람직한 실시 예에 따라 번인 테스트 장치를 제조하는 과정을 도시한 공정 순서도,

도 4a는 도 3b에 도시된 단면의 일부 절결 평면도,

도 4b는 도 3c에 도시된 단면의 일부 절결 평면도.

<도면의 주요부분에 대한 부호의 설명>

102 : 반도체 칩 104 : 패드

106 : 보호막 108 : 하부 메탈층

112 : 범프 202 : 기판

204 : 전극 206 : 비아홀

208 : 전극 라인 210 : 금속핀

212 : 접착제

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.

본 발명의 핵심 기술요지는, 반도체 칩을 제조하여 패키징한 후에 번인 테스트를 수행하는 종래 방법과는 달리, 웨이퍼 레벨에서 번인 테스트를 수행할 수 있도록 웨이퍼 레벨의 반도체 칩의 각 패드에 범프를 형성하고, 반도체 칩을 착탈 자유롭게 고정 탑재 가능한 배치 구조와 테스트 보드로의 삽입 구조를 갖는 번인 테스트 장치를 제작하며, 이 제작된 번인 테스트 장치에 웨이퍼 레벨의 반도체 칩들을 전기적으로 접속시켜 고정 탑재한 후 웨이퍼 레벨에서 번인 테스트를 수행한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.

도 1은 본 발명의 바람직한 실시 예에 따른 반도체 칩 번인 테스트를 위해 각 패드에 범프가 형성된 반도체 칩을 번인 테스트 장치에 부착한 일 예를 도시한 단면도이다.

도 1을 참조하면, 본 발명에 따라 웨이퍼 레벨에서 번인 테스트를 수행하기 위해서는 반도체 칩(102)에 형성된 각 패드(104) 상에 범프(112)를 형성해야 하며, 각 패드(104)와 범프(112) 사이에는 적어도 두 층(예를 들면, 시드층과 확산 장벽층)으로 된 하부 메탈층(108)이 형성된다. 동 도면에서의 미설명 참조번호 106은 보호막을 의미한다.

여기에서, 하부 메탈층(108)을 이루는 시드층으로는, 예를 들면 Cu 등이 사용될 수 있고, 확산 장벽층으로는, 예를 들면 Ni 등이 사용될 수 있으며, 그 두께는 대략 2000Å 내지 0.00254㎝ 정도가 바람직하다.

또한, 범프(112)의 모양은 원형 또는 사각형이 바람직하고, 그 높이는 대략 10㎛ 내지 0.01016㎝ 정도가 바람직하며, 그 크기는 모양이 사각형일 때 대략 20㎛×20㎛ 내지 150㎛×150㎛ 정도가 바람직하다.

다시, 도 1을 참조하면, 번인 테스트를 위해 각 패드(104)에 하부 메탈층(108) 및 범프(112)가 형성된 반도체 칩(102)이 접착제(212)를 통해 착탈 자유롭게 부착되는 본 발명에 따른 번인 테스트 장치는 기판(202)의 하부면에 다수의 전극(204)이 형성되고, 각 전극(204)의 대략 중심 부분을 경유하는 형태로 기판(202)의 상부면과 관통하는 비아홀(206)이 각각 형성되어 있으며, 기판(202)의 상부면에는 비아홀(206)들을 둘러싸는 형태로 전극 라인(208)들이 형성되어 있다. 또한, 각 비아홀(206)의 측면에는 전극 라인(208)을 형성할 때 함께 형성된 전극 물질이 형성되어 있다. 여기에서, 기판(202)의 재료로는 FR4, FR5 또는 BT 수지 등이 사용될 수 있으며, 그 두께는 0.7mm 내지 3mm 정도가 바람직하다.

또한, 각 전극(204)을 관통하여 형성된 비아홀(206)에는 일정한 홀 지름과 길이를 갖는 금속핀(210)들이 삽입되며, 금속핀(210)의 열팽창계수는 전극(204)의 열팽창계수보다 크게 하는 것이 바람직한데, 이것은 후속하는 공정을 수행하는 중에 금속핀이 비아홀로부터 빠지는 것을 방지하기 위해서이다.

여기에서, 접착제(212)로는 적절한 솔벤트를 함유하고 있으면서 접착성을 갖는 수지 계통, 예를 들면 에폭시나 폴리이미드 계열의 폴리머를 사용할 수 있으며, 접착제(212)는 150℃ 이상의 열처리 공정에서 격리, 즉 각 범프(112)와 전극 라인(208)간을 격리시킨다. 이때, 접착제(212)의 두께는 반도체 칩(102) 상에 형성된 범프(112) 높이의 1/3 내지 2/3 정도가 바람직하다.

한편, 각 전극(204)의 성분으로는 Ta, Cr 또는 Co 등을 사용할 수 있으며, 그 모양은 원형 또는 사각형이고, 그 두께는 0.00508㎝ 내지 0.01016㎝ 정도가 바람직하며, 그 크기는 원형일 때 지름이 0.00254㎝ 내지 0.01016㎝ 정도가 바람직하고 사각형일 때 0.00254㎝ ×0.00254㎝ 내지 0.01016㎝ ×0.01016㎝ 정도가 바람직하다.

또한, 각 전극 라인(208)의 성분으로는 Cu, Ni, W, Ti 또는 W/Ti 등을 사용할 수 있는데, Cu일 때 두께는 10㎛ 내지 0.01016㎝, 선폭은 20㎛ 내지 0.02032㎝ 정도가 바람직하고, Ni일 때 두께는 5㎛ 내지 0.00508㎝, 선폭은 60㎛ 내지 0.02134㎝ 정도가 바람직하며, W, Ti 또는 W/Ti일 때 두께는 5㎛ 내지 0.00508㎝, 선폭은 65㎛ 내지 0.02184㎝ 정도가 바람직하다.

더욱이, 각 비아홀(206)에 삽입되는 금속핀(210)은 전기적 특성이 좋고 강도가 크며 직경이 0.01016㎝ 내지 2mm 정도인 것이 바람직하다. 이때, 각 비아홀(206)의 직경은 대략 0.01524㎝ 내지 2.5mm 정도가 바람직하다.

다음에, 상술한 바와 같이 번인 테스트 장치로의 탑재를 위해 반도체 칩에 범프를 형성하는 과정과 번인 테스트 장치를 제조하는 과정에 대하여 설명한다.

먼저, 본 발명에 따른 번인 테스트를 위해 반도체 칩에 범프를 형성하는 고정에 대하여 설명한다.

도 2a 내지 2d는 본 발명에 따라 반도체 칩에 범프를 형성하는 과정을 도시한 공정 순서도이다.

도 2a를 참조하면, 내측 일부에 다수의 패드(104)가 형성되고 그 이외의 상부 영역이 보호막(106)으로 피복된 반도체 칩(102) 상에 스퍼터링, 이베퍼레이션 등의 방법을 이용하여 소정 두께의 시드 물질(107a)과 확산 장벽 물질(107b)을 순차 적층한다. 여기에서, 시드 물질(107a)로는 Cu 등이 사용될 수 있고, 확산 장벽 물질(107b)로는 Ni 등이 사용될 수 있으며, 그 두께는 대략 2000Å 내지 0.00254㎝ 정도가 바람직하다.

다음에, 확산 장벽 물질(107b)의 상부 전면에 걸쳐 포토레지스트를 도포한 후 노광 및 현상 공정을 수행함으로써, 일 예로서 도 2b에 도시된 바와 같이, 확산 장벽 물질(107b)의 상부 일부를 노출시키는 패턴 마스크(110)를 형성한다.

이어서, 패턴 마스크(110)를 식각 장벽층으로 이용하는 식각 공정을 통해 확산 장벽 물질(107b)과 시드 물질(107a)을 순차 제거하여 보호막(106)의 상부 일부를 노출시킨 후 패턴 마스크(110)를 제거함으로써, 일 예로서 도 2c에 도시된 바와 같이, 시드층(107a1), 확산 장벽층(107b1)으로 된 하부 메탈층(108), 즉 임의의 패턴을 가지며 전기적으로 서로 절연되는 다수의 하부 메탈층(108)을 각 패드(104)상에 형성한다.

마지막으로, 웨이퍼 범핑 공정을 수행하여, 일 예로서 도 2d에 도시된 바와 같이, 각 확산 장벽층(107b1)의 상부에 소정 두께의 범프(112)를 각각 형성함으로써, 번인 테스트를 위한 반도체 칩의 가공을 완료한다. 여기에서, 범프(112)의 모양으로는 원형 또는 사각형이 바람직하고, 그 높이는 대략 10㎛ 내지 0.01016㎝ 정도가 바람직하며, 그 크기는 모양이 사각형일 때 대략 20㎛×20㎛ 내지 150㎛×150㎛ 정도가 바람직하다.

따라서, 상술한 바와 같은 공정을 통해 가공된 반도체 칩은 본 발명의 번인 테스트 장치에 탑재하여 번인 테스트를 수행할 수 있게 된다.

다음에, 본 발명에 따른 번인 테스트 장치를 제조하는 과정에 대하여 설명한다.

도 3a 내지 3e는 본 발명의 바람직한 실시 예에 따라 번인 테스트 장치를 제조하는 과정을 도시한 공정 순서도이다.

도 3a를 참조하면, 기판(202)의 하부면에 다수의 전극(204)을 각각 형성하고, 이어서, 일 예로서 도 3b에 도시된 바와 같이, 각 전극(204)의 소정 부분에 전극(204)과 기판(202)을 상, 하부에서 관통하는 형태로 비아홀(206)을 각각 형성, 즉 그 평면도를 보여주는 도 4a에 도시된 바와 같이, 각 전극(204)의 대략 중앙 부분과 기판(202)을 관통하는 비아홀(206)을 각각 형성한다.

여기에서, 전극(204)으로는 Ta, Cr 또는 Co 등을 사용할 수 있고, 그 모양은 원형 또는 사각형, 그 두께는 0.00508㎝ 내지 0.01016㎝ 정도, 그 크기는 원형일 때 지름이 0.00254㎝ 내지 0.01016㎝ 정도, 사각형일 때 0.00254㎝ ×0.00254㎝ 내지 0.01016㎝ ×0.01016㎝ 정도가 바람직하며, 각 비아홀(206)은 대략 0.01524㎝ 내지 2.5mm 정도의 직경을 갖는 것이 바람직하다.

다음에, 스퍼터링, 이베퍼레이션 등의 증착 공정과 식각 공정 등을 수행함으로써, 일 예로서 도 3c에 도시된 바와 같이, 기판(202)의 상부면에 다수의 전극 라인(208)을 형성한다. 이때, 비아홀(206)의 측면에 전극 물질이 동시에 형성됨으로써 각 전극 라인(208)과 대응하는 각 전극(204)이 전기적으로 연결된다. 즉, 그 평면도를 보여주는 도 4b에 도시된 바와 같이, 각 전극 라인(208)은 각 비아홀(206)을 포획하는 형태로 각각 형성된다.

여기에서, 각 전극 라인(208)으로는 Cu, Ni, W, Ti 또는 W/Ti 등이 사용될 수 있는데, Cu일 때 두께는 10㎛ 내지 0.01016㎝, 선폭은 20㎛ 내지 0.02032㎝ 정도가 바람직하고, Ni일 때 두께는 5㎛ 내지 0.00508㎝, 선폭은 60㎛ 내지 0.02134㎝ 정도가 바람직하며, W, Ti 또는 W/Ti일 때 두께는 5㎛ 내지 0.00508㎝, 선폭은 65㎛ 내지 0.02184㎝ 정도가 바람직하다.

이어서, 일 예로서 도 3d에 도시된 바와 같이, 전기적 특성이 좋고 강도가 크며 직경이 0.01016㎝ 내지 2mm 정도인 금속핀(210)을 각 비아홀(206)에 삽입한다. 이때, 후속하는 공정을 수행하는 중에 금속핀(210)이 비아홀로(206)부터 빠지는 것을 방지하기 위해서는 금속핀(210)의 열팽창계수를 전극(204)의 열팽창계수보다 크게 하는 것이 바람직하다.

마지막으로, 스크린 프린팅 등의 방법을 이용하여, 일 예로서 도 3e에 도시된 바와 같이, 각 전극 라인(208)의 상부에 적절한 솔벤트를 함유하고 있으면서 접착성을 갖는 수지 계통, 예를 들면 에폭시나 폴리이미드 계열의 폴리머 등과 같은 접착제(212)를 형성함으로써, 번인 테스트 장치의 제조를 완료한다. 이때, 사용되는 접착제(212)는 150℃ 이상의 열처리 공정에서 격리, 즉 반도체 칩(102) 상에 형성된 각 범프(112)와 기판(202) 상에 형성된 전극 라인(208)간을 격리시키며, 그 두께는 반도체 칩(102) 상에 형성된 범프(112) 높이의 1/3 내지 2/3 정도가 바람직하다.

다음에, 상술한 바와 같은 일련의 과정들을 통해 제조한 번인 테스트 장치를 이용하여 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하는 과정에 대하여 설명한다.

먼저, 플립칩 본딩 공정을 수행하여 반도체 칩(102)의 각 패드(104) 상에 하부 메탈층(108)과 범프(112)가 각각 형성된 반도체 칩(102)을 기판(202) 상에 접착, 즉 접착제(212)를 이용하여 각 범프(112)와 대응하는 전극 라인(208)간을 접착시킨다. 이때, 플립칩 본딩 공정은 반도체 칩 상에 형성된 범프를 원하는 위치에 정렬시킨 후 소정의 압력을 갖는 공정 조건하에서 수행되는데, 이러한 플립칩 본딩 공정을 통해 대응하는 전극 라인과 범프간이 전기적으로 접속되며, 이러한 플립칩 본딩 기법은 이 기술분야에 이미 널리 알려진 공지기술이다.다음에, 상기한 바와 같은 공정을 통해 반도체 칩(102)이 접착된 번인 테스트 장치의 하부면에 형성된 금속핀(210)들을 번인 테스트 보드(도시 생략)내 대응하는 핀 수납측에 삽입한 후 번인 테스트 과정을 수행하여 반도체 칩의 양품, 불량품 여부를 판별한다. 이때, 본 발명에서는 번인 테스트뿐만 아니라 ac, dc 및 기타 기능 테스트를 함께 실행할 수 있음은 물론이다.

이어서, 번인 테스트와 기타 기능 테스트가 종료되면, 번인 테스트 장치를번인 테스트 보드로부터 뽑은 후 150℃ 이상의 온도 조건에서 소정시간 동안 열처리 공정(분리 공정)을 수행하여, 기판(202) 상에 접착된 반도체 칩(102)을 떼어냄으로써, 번인 테스트 및 기타 기능 테스트 공정을 완료한다.

이후, 양품으로 판별된 반도체 칩을 분류하여 패키지 공정을 수행함으로써, 양품의 각 반도체 칩이 멀티칩 패키지, 멀티칩 모듈, 스택칩 패키지, 범프 칩 등으로 사용될 것이다.

즉, 본 발명에서는, 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행한 후에 그 양품 여부를 판별하고, 양품으로 판별된 반도체 칩들만을 골라 패키지 공정을 하게 된다.

이상 설명한 바와 같이 본 발명에 따르면, 반도체 칩을 제조하여 패키징한 후에 번인 테스트를 수행하는 종래 방법과는 달리, 웨이퍼 레벨의 반도체 칩의 각 패드에 범프를 형성하고, 반도체 칩을 착탈 자유롭게 고정 탑재 가능한 배치 구조와 테스트 보드로의 삽입 구조를 갖는 번인 테스트 장치를 제작하며, 이 제작된 번인 테스트 장치에 웨이퍼 레벨의 반도체 칩들을 전기적으로 접속시켜 고정 탑재한 후 웨이퍼 레벨에서 번인 테스트를 수행함으로써, 불필요한 패키징에 기인하는 패키징 공정 시간의 낭비와 재료의 낭비를 효과적으로 방지할 수 있다.

Claims (35)

1. 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트 장치에 있어서,

   기판;

   상기 기판의 일측 면에 소정 두께로 형성되며, 전기적으로 서로 절연되는 다수의 전극;

   상기 각 전극과 기판의 상, 하부를 관통하는 형태로 형성된 다수의 비아홀;

   상기 기판의 타측 면에 형성되고, 대응하는 비아홀을 둘러싸면서 그 측면의 일부를 매립하는 형태로 대응하는 각 전극에 연결되도록 형성되며, 번인 테스트시에 웨이퍼 레벨 반도체 칩의 대응하는 각 패드 측에 전기적으로 각각 고정 접속되는 다수의 전극 라인; 및

   상기 각 비아홀에 고정 삽입되는 다수의 금속핀으로 이루어진 번인 테스트 장치.
2. 제 1 항에 있어서, 상기 기판은, FR4, FR5 또는 BT 수지인 것을 특징으로 하는 번인 테스트 장치.
3. 제 2 항에 있어서, 상기 기판의 두께 범위는, 0.7mm 내지 3mm인 것을 특징으로 하는 번인 테스트 장치.
4. 제 1 항에 있어서, 상기 각 전극의 성분은 Ta, Cr 또는 Co인 것을 특징으로 하는 번인 테스트 장치.
5. 제 4 항에 있어서, 상기 각 전극의 모양은 원형 또는 사각형이고, 그 두께 범위는 0.00508㎝ 내지 0.01016㎝ 인 것을 특징으로 하는 번인 테스트 장치.
6. 제 5 항에 있어서, 상기 각 전극이 원형일 때 지름 범위가 0.00254㎝ 내지 0.01016㎝인 것을 특징으로 하는 번인 테스트 장치.
7. 제 5 항에 있어서, 상기 각 전극이 사각형일 때 그 크기 범위가 0.00254㎝ ×0.00254㎝ 내지 0.01016㎝ ×0.01016㎝ 것을 특징으로 하는 번인 테스트 장치.
8. 제 1 항에 있어서, 상기 각 비아홀의 직경 범위는, 0.01524㎝ 내지 2.5mm인 것을 특징으로 하는 번인 테스트 장치.
9. 제 1 항에 있어서, 상기 각 전극 라인은, Cu, Ni, W, Ti, W/Ti 중 어느 하나인 것을 특징으로 하는 번인 테스트 장치.
10. 제 9 항에 있어서, 상기 각 전극 라인이 Cu일 때 그 두께 범위는 10㎛ 내지 0.01016㎝ 이고, 그 선폭 범위는 50㎛ 내지 0.02032㎝ 인 것을 특징으로 하는 번인 테스트 장치.
11. 제 9 항에 있어서, 상기 각 전극 라인이 Ni일 때 그 두께 범위는 5㎛ 내지 0.00508㎝ 이고, 그 선폭 범위는 60㎛ 내지 0.02134㎝ 인 것을 특징으로 하는 번인 테스트 장치.
12. 제 9 항에 있어서, 상기 각 전극 라인이 W, TI 또는 W/Ti일 때 그 두께 범위는 5㎛ 내지 0.00508㎝ 이고, 그 선폭 범위는 65㎛ 내지 0.02184㎝ 인 것을 특징으로 하는 번인 테스트 장치.
13. 제 1 항에 있어서, 상기 각 금속핀의 직경 범위는, 0.01016㎝ 내지 2㎜인 것을 특징으로 하는 번인 테스트 장치.
14. 웨이퍼 레벨에서 반도체 칩의 번인 테스트를 수행하기 위한 번인 테스트 장치를 제조하는 방법에 있어서,

    기판의 일측 면에 임의의 패턴을 갖는 다수의 전극을 형성하는 과정;

    상기 각 전극과 기판의 상, 하부를 관통하는 형태로 다수의 비아홀을 형성하는 과정;

    상기 기판의 타측 면에 임의의 패턴으로 형성되고, 대응하는 비아홀들을 둘러싸면서 그 측면의 일부를 매립하는 형태로 대응하는 각 전극에 연결되며, 번인 테스트시에 웨이퍼 레벨 반도체 칩의 대응하는 각 패드 측에 전기적으로 각각 고정 접속되는 다수의 전극 라인을 형성하는 과정; 및

    상기 각 비아홀에 금속핀을 각각 고정 삽입시키는 과정으로 이루어진 번인 테스트 장치 제조 방법.
15. 제 14 항에 있어서, 상기 기판은, FR4, FR5 또는 BT 수지인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
16. 제 15 항에 있어서, 상기 기판의 두께 범위는, 0.7mm 내지 3mm인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
17. 제 16 항에 있어서, 상기 각 전극의 성분은 Ta, Cr 또는 Co인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
18. 제 17 항에 있어서, 상기 각 전극의 모양은 원형 또는 사각형이고, 그 두께 범위는 0.00508㎝ 내지 0.01016㎝ 인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
19. 제 18 항에 있어서, 상기 각 전극이 원형일 때 지름 범위가 0.00254㎝ 내지 0.01016㎝ 인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
20. 제 18 항에 있어서, 상기 각 전극이 사각형일 때 그 크기 범위가 0.00254㎝ ×0.00254㎝ 내지 0.01016㎝ × 0.01016㎝ 인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
21. 제 14 항에 있어서, 상기 각 비아홀의 직경 범위는, 0.01524㎝ 내지 2.5mm인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
22. 제 14 항에 있어서, 상기 각 전극 라인은, Cu, Ni, W, Ti, W/Ti 중 어느 하나인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
23. 제 22 항에 있어서, 상기 각 전극 라인이 Cu일 때 그 두께 범위는 10㎛ 내지 0.01016㎝ 이고, 그 선폭 범위는 50㎛ 내지 0.02032㎝ 인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
24. 제 22 항에 있어서, 상기 각 전극 라인이 Ni일 때 그 두께 범위는 5㎛ 내지 0.00508㎝ 이고, 그 선폭 범위는 60㎛ 내지 0.02134㎝ 인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
25. 제 22 항에 있어서, 상기 각 전극 라인이 W, TI 또는 W/Ti일 때 그 두께 범위는 5㎛ 내지 0.00508㎝ 이고, 그 선폭 범위는 65㎛ 내지 0.02184㎝ 인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
26. 제 14 항에 있어서, 상기 각 금속핀의 직경 범위는, 0.01016㎝ 내지 2mm인 것을 특징으로 하는 번인 테스트 장치 제조 방법.
27. 번인 테스트 장치를 이용하여 웨이퍼 레벨에서 반도체 칩을 번인 테스트하는 방법에 있어서,

    다수의 각 패드 상에 범프가 각각 형성된 반도체 칩을 준비하는 과정;

    기판의 일측 면에 임의의 패턴을 갖는 다수의 전극을 형성하는 과정;

    상기 각 전극과 기판의 상, 하부를 관통하는 형태로 다수의 비아홀을 형성하는 과정;

    상기 기판의 타측 면에 임의의 패턴으로 형성되며, 대응하는 비아홀들을 둘러싸면서 그 측면의 일부를 매립하는 형태로 대응하는 각 전극에 연결되도록 다수의 전극 라인을 형성하는 과정;

    상기 각 비아홀에 금속핀을 각각 고정 삽입되는 하는 과정;

    상기 각 전극 라인의 상부에 접착제를 형성하는 과정;

    웨이퍼 레벨 반도체 칩의 각 범프와 대응하는 각 전극 라인간을 플립칩 본딩하여 상기 반도체 칩을 기판 상에 탑재시키는 과정;

    상기 각 금속핀을 번인 테스트용 보드내 대응하는 수납측에 삽입하여 상기 기판을 상기 테스트용 보드에 탑재한 후 번인 테스트를 수행하는 과정; 및

    상기 테스트용 보드로부터 상기 기판을 떼어낸 후 임의의 공정 조건에서의 격리 공정을 수행하여, 상기 각 범프와 대응하는 각 전극 라인간을 격리시키는 과정으로 이루어진 반도체 칩 번인 테스트 방법.
28. 제 27 항에 있어서, 상기 반도체 칩 준비 과정은:

    상기 다수의 패드가 형성되고 패드 이외의 상부 영역이 보호막으로 피복된 상기 반도체 칩 상에 하부 메탈 물질을 형성하는 과정;

    패턴 마스크를 이용하는 패터닝 공정을 수행하여 상기 하부 메탈 물질을 선택적으로 제거함으로써, 상기 각 패드 상에 하부 메탈층을 각각 형성하는 과정; 및

    범핑 공정을 수행하여 상기 각 하부 메탈층에 범프를 각각 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
29. 제 28 항에 있어서, 상기 하부 메탈층은, 서로 다른 성분의 두 층으로 형성된 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
30. 제 29 항에 있어서, 상기 하부 메탈층의 두께 범위는, 2000Å 내지 0.00254㎝ 인 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
31. 제 27 항에 있어서, 상기 각 범프의 모양은 원형 또는 사각형인 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
32. 제 31 항에 있어서, 상기 각 범프의 높이 범위는, 10㎛ 내지 0.01016㎝ 인 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
33. 제 27 항에 있어서, 상기 접착제의 성분은, 에폭시 또는 폴리이미드 수지인 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
34. 제 33 항에 있어서, 상기 접착제의 높이 범위는, 상기 범프 높이의 1/3 내지 2/3인 것을 특징으로 하는 반도체 칩 번인 테스트 방법.
35. 제 33 항에 있어서, 상기 격리 공정은, 150℃ 이상의 온도 조건에서 수행되는 것을 특징으로 하는 반도체 칩 번인 테스트 방법.