JPH07111993B2 - 電子チップの非破壊電気検査方法 - Google Patents

電子チップの非破壊電気検査方法

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JPH07111993B2
JPH07111993B2 JP3055542A JP5554291A JPH07111993B2 JP H07111993 B2 JPH07111993 B2 JP H07111993B2 JP 3055542 A JP3055542 A JP 3055542A JP 5554291 A JP5554291 A JP 5554291A JP H07111993 B2 JPH07111993 B2 JP H07111993B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電子チップの検査に
関し、特に回路化された基板に装着する前の非破壊チッ
プ・バーンインに関する。
【０００２】
【従来の技術及びその課題】従来のチップは、ウェハ・
レベルで検査され、“良”チップは後に各種のパッケー
ジに配線される。このようにパッケージ化されたチップ
の初期故障をなくすために、電気的、環境的な応力が系
統だった方法でチップにかけられる。こうした“バーン
イン”検査のパラメータは、通常の使用時に予想される
電力や温度よりも高いが、弱いパーツが故障を起こすよ
うなレベルに設定される。実際にこの方法で得られる良
チップは、熟成チップ・プログラムで９０ないし１００
％であり、０ないし１０％の不良チップが除外されて、
実際のマシンでのフィールド故障が少なくなる。
【０００３】従来のバーンインにはいくつか方法がある
が、ほとんどの場合、パッケージ化されたデバイスがプ
ロセスにかけられる。たとえばチップが最終アセンブリ
として永久的に装着され、バーンインが行われて検査さ
れる。検査時に不良とされたパーツは、他のアセンブリ
から取り出されたバーンイン済みチップと交換する必要
がある。このアセンブリは後にスクラップにされる。別
の方法では、パッケージ化されたデバイスが検査ボード
のコネクタに挿入され、ボードがバーンイン・オーブン
内に置かれる。そこで合格デバイスがボードに装着され
て最終アセンブリが形成される。
【０００４】チップを破壊せずに検査する試みがある。
たとえばチップのメラタージと接触させて検査するため
の複数のプローブを持つ治具が用いられる。Bryらによ
るIBMTechnical Disclosure Bulletin (TDV)、Vol. 2
2、No. 4、9/79、p. 1476 は、検査対象のチップと基板
との接合を必要としない検査治具について述べている。
検査プローブと検査対象のチップの電気端子とを接触さ
せるために、接合ではなく機械的な力が用いられる。Ch
iouらによるIBM TDV、Vol. 9、No. 8、1/67、p.1051
は、チップ接合パッドの局所加熱を扱う。絶縁基板上の
金パッドに、高熱（３７０℃）、高圧をかけてシリコン
・デバイスが接合される。シリコン・デバイスを選択的
に除去・交換するために、パッドは、金とシリコンの共
晶温度を超える温度まで局所的に加熱される。チップは
この後、機械的せん断または他の方法（チップ上のハン
ダ・バンプに損傷を与えやすい）で取り除く必要があ
る。チップを取り除く方法については、Formichelliら
によるTDV、Vol. 25、No. 9、2/84、p. 4780、Wardによ
るTDV、Vol 19、No. 7、12/76、p. 2476、 及びAngelon
eによるTDV、Vol. 19、No. 7、12/76、p.2477で説明さ
れている。
【０００５】上記の方法はいすれも、ハンダ・バンプの
整合性、再加工の容易さ、及び生産性の面からいくつか
欠点がある。たとえば、チップがバーンインの後で破損
し、最終アセンブリに追加された場合は、パッドが破損
したときの応力によるチップ・パッド接合部とＣ４バン
プのクラックから、チップが最終アセンブリに用いられ
るときの信頼性が問題になる。
【０００６】直接チップ装着（ＤＣＡ）法は、第１レベ
ル・パッケージのコストをなくすものである。またＤＣ
Ａチップは、密度を上げてパッケージ化でき、アセンブ
リを小型化できる。ＤＣＡアセンブリの使用効果を高め
るためには、装着するデバイスをバーンインにかけなけ
ればならないが、これはチップ・レベルで行うのが望ま
しい。
【０００７】バーンイン検査は特に、こうした多チップ
・モジュール用途に望まれる。多チップ・モジュールの
総歩留まりは、個々のチップの歩留まり（Ｙ）とチップ
数（Ｎ）の関数である。多チップ・モジュールの歩留ま
りは、チップ歩留まり（Ｙ）自体をＮ回乗算して求めら
れる。アセンブリ・プロセスの前にチップの不具合が検
出されれば、最終廃棄物が少なくなり総歩留まりが向上
する。
【０００８】
【課題を解決するための手段】この発明は、破壊的では
なく、相互接続を室温で行い、バーンイン検査が可能な
ようにパッドがバーンイン温度で導電性を保つ、チップ
・バーンイン方法を提供することによって、上述のよう
な従来技術の問題を克服するものである。
【０００９】この発明は、検査するチップ上のハンダ・
バンプと、検査媒体として用いられ回路化された基板上
の接点パッドとの間に形成された液体金属ジョイントを
用いてチップを基板に装着する方法を対象としている。
接触すると共晶混合物を形成する金属対が選択される。
実施例では、この金属対の一方が、チップ上のハンダ・
バンプに被着される。もう一方の金属は検査カード・パ
ッド上に被着される。金属の温度を共晶溶融温度以上に
まで上げることで、２つの金属の接合部で共晶物質が形
成されるときにチップのセルフ・センタリングが起こ
り、検査の間この状態が維持される。共晶体は、室温で
液体であり、個々の金属成分は室温で固体であるのが理
想である。共晶物質の液相は、検査が終わるまで維持さ
れる。その後チップは検査ボードから除去され、固体化
が起こる前に、共晶物質の残留物がチップから取り除か
れる。
【００１０】この発明には、他のチップ・バーンイン法
にみられるアラインメントの問題を少なくし、Ｃ４クラ
ックの発生しやすさを抑えるというメリットがある。
【００１１】
【実施例】図１、図２とあわせて本発明について詳述す
る。
【００１２】図１は、複数のハンダ・バンプ４が配置さ
れ、実施例に示したハンダ・バンプ制御コラプス・チッ
プ接続がＣ４(Controlled Collapse Chip Connection)
であるメモリ・チップなどの単一チップ２を示す。
【００１３】図２は、複数の電気パッド８がチップ２上
のＣ４バンプを補足する形で配置された検査回路を示
す。
【００１４】図３は電子チップ２の概略図である。バー
ンイン検査を行うには、チップ２を、回路化された基板
６に装着する必要がある。基板６は図では一部しか示し
ていない。電気的接触は、Ｃ４バンプ４（図では１つ）
と基板６上の導電パッド８との間で起こる。
【００１５】図４は、この発明に従ってメタライゼイシ
ョンが行われた後の図１のチップと基板を示す。金属１
０、１２は各々、Ｃ４バンプ６と導電パッド８に被着さ
れる。従来からの被着方法はいずれも、金属１０、１２
を各々Ｃ４バンプ６、導電パッド８に被着するのに利用
できる。当業者には明らかなように、たとえば、マスク
を通した蒸着や化学的気相成長（ＣＶＤ）は、金属１
０、１２を被着するために容易に実施できるプロセスで
ある。
【００１６】金属１０、１２は、室温２５℃またはこれ
をわずかに超える温度で導電性を示す共晶物質を形成す
る物質から選択される。この実施例では、金属１０はガ
リウム、金属１２はインジウムである。ガリウムとイン
ジウムが室温及び低圧で接触すると、それらの界面で液
体共晶が生成される。実際問題として重要なのは、生成
された共晶物質の融点を、デバイスをバーンインする温
度よりも低くする（一般には１２５℃）ということだけ
である。共晶融点としては１０℃ないし３０℃の範囲が
理想的である。
【００１７】ガリウム／インジウム共晶は、きわめて低
い圧力下、約２５℃で即座に形成されて液相にとどまる
ことが観察されている。
【００１８】一般に、金属１０（ガリウム）は比較的薄
く被覆される（約０．０２５４ｍｍが望ましい）。金属
１２（インジウム）は約０．０２５４ｍｍないし０．０
７６２ｍｍの厚みに被着される。ジョイントに小量のガ
リウムがあれば、融点が永久液体金属を形成する程度に
なる前に検査カードを数回繰り返し使用しやすい。
【００１９】得られる物質を図５に示した（１６）。共
晶物質１６は、チップ２のバーンイン検査が行われてい
る間、液相にとどまる。
【００２０】バーンイン検査を終わると、チップ２は基
板６から除去される。共晶物質１６では隔離が起こる。
Ｃ４バンプ４やメタライズされたパッド８に残った共晶
物質は、空気圧などによって除去できる。
【００２１】図６は、基板６と単一電気パッド８で、ハ
ンダ・ダム２０を電気接点パッド８の両面に付加した状
態を示す。当業者には明らかなように、各接点パッド８
（図２に示したものなど）をハンダ・ダム２０で取り囲
むこともできる。
【００２２】回路カードは、ポリマ材の保護膜が、金属
パッドとのハンダ接点が設けられる保護膜上の窓を除い
て、カードを覆うように設計するのが通例である。ここ
では、ポリマ膜の窓の壁面をハンダ・ダムと呼ぶ。
【００２３】ハンダ・ダム２０に適した物質は、温度安
定性の高いエポキシやポリイミドなどのポリマ層であ
る。ハンダ・ダム２０は、液体共晶物質１６を保持する
ように働く。通常バーンインは、温度が上昇したとき、
約１２５℃で起こることに注意されたい。共晶物質１６
の溶融温度は１０ないし３０℃の範囲である。したがっ
て、加熱したオーブン内でバーンイン検査を行えば、物
質１６が溶融する。ハンダ・ダムは、溶融金属の流れを
止める保持バイヤを成す。
【００２４】図７ないし図９は、この発明の別の実施例
を示す。図７の共晶物質１６は、図３とあわせて説明し
たように、金属１０、１２を基板６上の電気接点パッド
８に順に被着した結果形成される。
【００２５】図８では、加熱によって、金属１０、１２
から液体共晶物質１６が形成される。
【００２６】図９は、共晶物質１６との接触を検査する
際のチップ２上のＣ４バンプを示す。
【００２７】ハンダ・バンプが一定のパターンで配置さ
れたチップのバーンインを行うこの発明のプロセスは、
次のステップで実施するのが望ましい。
【００２８】パッドがチップのハンダ・バンプで覆われ
る面積に合うようにカードを作製する。これにより、チ
ップがカードに載置されたときに電気的接続が得られ
る。これは、バーンイン・プロセスの間チップを電気的
に活性化させなければならないために必要である。
【００２９】カード・パッドには第１金属（インジウム
など）が被着される。これは、物理蒸着プロセスで行わ
れる。これにより（ａ）は、真空中で、圧力に依存する
その気化点以上に加熱される。たとえば大気圧（１気圧
／約０．１０１３Ｐａ）の場合、インジウムの気化点は
２０００℃である。この蒸着は、所望の厚みが得られる
まで続けられる。実験では、アセンブリで典型的な許容
差には０．０５０８ｍｍの金属で対応できることが確認
されている。
【００３０】チップのバンプには、適当なマスク（通常
は、チップ底辺の面積に合う開口を持つポリイミド）を
通して第２の金属（ガリウムなど）が被着される。この
被着プロセスは、（ｂ）をその気化点（ガリウムの場合
１気圧で２２３７℃）以上に加熱することによって行え
る。このプロセスは、所望の厚み（通常は約０．０２５
４ｍｍ）が得られるまで続けられる。この厚みがあれ
ば、ガリウムが実質上すべて消費されて共晶界面が形成
される。
【００３１】チップはパッド上に置かれ、これによって
２つの金属が接触する。温度は、対流加熱によって適当
なバーンイン温度（メモリの場合は通常１２５℃）まで
上げられる。これにより２つの金属の界面は液体導電共
晶になる。共晶成分はガリウムが約７５．５重量％、イ
ンジウムが約２４．５重量％で、融点は１５．７℃であ
る。
【００３２】バーンイン・プロセスが終わると、共晶は
液相にあって、チップが容易に除去され、余剰物質も洗
浄されパッドから除去される。ここで、検査に合格した
チップは最終パッケージに載置でき、不良チップは棄却
される。
【００３３】このプロセスはジョイントに物理的な応力
を加えることなく行われるので、。共晶が液相にあると
きにチップを除去することで、バンプの損傷が防がれ
る。
【００３４】このプロセスには、３成分（３金属）共晶
金属系を使用することも可能だが、プロセスはいくらか
複雑になる。このような３成分系として、融点が１０．
７℃の６２．５％ Ｇａ、２１．５％ Ｉｎ、１６％
Ｓｎより成る系が挙げられる。またガリウムだけを用い
る単一金属系も可能であるが、融点が室温より４℃高い
という欠点がある。このような条件では、良好な電気接
点が得られないので、バーンインの前に、室温で検査基
板上のチップの前検査を行うことができない。
【００３５】当業者には明らかなように、この実施例に
は固有の実用的メリットがある。図６ないし図９に示し
たように、ハンダ・ダムを設け、共晶物質１６をその全
面に形成した検査基板６は、どのチップ（２）のセット
についても従来の方法で導電性を保てるので、各チップ
２またはそのチップ・セットをバーンイン検査にかける
ときに使用・再使用できる。ただし、検査が終われば、
チップ２は、共晶物質１６との電気検査接点からきわめ
て容易に取り除ける。検査基板６にはバーンインのため
に別のチップ２を載置しながら、検査が終わったチップ
は、結果が良好であれば、上述のように容易に洗浄でき
使用できる。
【００３６】この発明によるチップのバーンインは、チ
ップ・バンプと基板パッドの表面に金属を被着するステ
ップを含む。これによりチップと基板が接触し、金属の
界面において共晶が形成される。検査は、共晶の電気特
性によって完了する。液相では、隔離とその後の洗浄が
容易になる。このジョイントのこの一時的な性質によ
り、検査基板を再使用しやすい。
【００３７】この発明については、特定の実施例とあわ
せて説明したが、当業者には明らかなように、形式と細
部に関する上述の変形例及び他の変形例も、この発明の
要諦と適用範囲から逸脱することなく可能である。
【００３８】
【発明の効果】この発明により、破壊的ではなく、相互
接続を室温で行い、バーンイン検査が可能なようにパッ
ドがバーンイン温度で導電性を保つ、チップ・バーンイ
ン方法が得られる。
【図面の簡単な説明】
【図１】ハンダ・バンプを持つチップの斜視図である。
【図２】検査基板の斜視図である。
【図３】チップのハンダ・バンプと回路化された基板上
の導電パッドの分解図である。
【図４】ハンダ・バンプとパッドのメタライゼイション
後の図１と同じ図である。
【図５】ハンダ・バンプとパッドとの間の共晶の図であ
る。
【図６】ハンダ・ダムを含む検査基板の図である。
【図７】本発明の実施例に従って検査基板上に液体共晶
が形成された図である。
【図８】本発明の実施例に従って検査基板上に液体共晶
が形成された図である。
【図９】溶融保持金属上に載置されたチップの図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギュスタフ・シュロツケ アメリカ合衆国テキサス州、オースティ ン、スパイスウッド・パークウェイ 11101番地 (56)参考文献 特開 平１−215046（ＪＰ，Ａ) 特公 昭52−24390（ＪＰ，Ｂ２)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】回路化された基板に直に装着されるように
    調製された半導体チップの非破壊電気バーンイン検査方
    法であって、 検査対象のチップ上の端子を補足する一定のパターンの
    パッドを、回路化された上記基板に配置するステップ
    と、 各パッドをハンダ・ダムで取り囲むステップと、 相互に接触することによって、バーンイン温度より低い
    融点をもつ共晶を形成する金属対の第１金属を上記チッ
    プの端子に被着するステップと、 上記金属対の第２金属を上記パッドに被着するステップ
    と、 上記金属対の第１及び第２の金属が接触するように、上
    記チップをパッドに配置するステップと、 上記金属が共晶液相に入るように上記検査基板を加熱す
    るステップと、 上記共晶が液体の状態で、バーンイン検査を行うステッ
    プと、 上記共晶が液体の状態で、上記チップを上記パッドから
    除去するステップと、 残留共晶物質を洗浄・除去するステップとを含む、 非破壊電気バーンイン検査方法。
  2. 【請求項２】請求項１に記載の方法であって、 上記第１金属の被着ステップが、チップ上の端子をガリ
    ウムで被覆するステップを含み、 上記第２金属の被着ステップが、パッドをインジウムで
    被覆するステップを含む、 非破壊電気バーンイン検査方法。
  3. 【請求項３】請求項１に記載の方法であって、 上記第１金属の被着ステップが、チップ上の端子をイン
    ジウムで被覆するステップを含み、 上記第２金属の被着ステップが、パッドをガリウムで被
    覆するステップを含む、 非破壊電気バーンイン検査方法。
  4. 【請求項４】検査基板に半導体チップを装着して行う非
    破壊電気検査方法であって、 １．室温で液体共晶を形成する金属対から選択された第
    １金属で上記チップの端子を被覆するステップと、 ２．上記金属対の第２金属で上記基板のパッドを被覆す
    るステップと、 ３．上記チップを上記基板上に配置して、上記第１及び
    第２の金属を接触させ、上記液体共晶による接合を形成
    するステップと、 ４．上記チップの端子及び上記基板のパッドが上記液体
    共晶によって接続されている状態で、上記チップの電気
    的な検査を行うステップと、 ５．上記共晶が液体の状態で、上記チップを上記基板か
    ら除去するステップとを含む、 半導体チップの非破壊
    電気検査方法。
  5. 【請求項５】請求項４に記載の方法であって、ガリウム
    とインジウムより成る金属対を選択するステップをステ
    ップ１の前に含む、半導体チップの非破壊電気検査方
    法。
  6. 【請求項６】請求項４に記載の方法であって、各基板パ
    ッドにハンダ・ダムが設けられていることを特徴とす
    る、半導体チップの非破壊電気検査方法。
  7. 【請求項７】接点バンプを持つ電子デバイスを、回路化
    された基板に破壊を伴わずに一時的に電気的に接合する
    方法であって、 上記電子デバイスの接点バンプと係合するように調製さ
    れた上記基板上の回路内のランドまわりにハンダ・ダム
    を設けるステップと、 上記ダムを設けた上記ランドを約０．０２５４ｍｍない
    し約０．０７６２ｍｍの厚みまでインジウムで被覆する
    ステップと、 インジウムで被覆された上記ランドの上に約０．０２５
    ４ｍｍの厚みまでガリウムを被覆するステップと、 液体共晶を形成するために上記金属を熱にさらすステッ
    プと、 上記接点パッドが上記液体共晶によって上記パッドと電
    気的に接合されるように、上記電子デバイスを該パッド
    に載置するステップとを含む、 電子デバイスの接合方法。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148003A (en) * 1990-11-28 1992-09-15 International Business Machines Corporation Modular test oven
US5154341A (en) * 1990-12-06 1992-10-13 Motorola Inc. Noncollapsing multisolder interconnection
US5233504A (en) * 1990-12-06 1993-08-03 Motorola, Inc. Noncollapsing multisolder interconnection
US5578934A (en) * 1991-06-04 1996-11-26 Micron Technology, Inc. Method and apparatus for testing unpackaged semiconductor dice
US5261155A (en) * 1991-08-12 1993-11-16 International Business Machines Corporation Method for bonding flexible circuit to circuitized substrate to provide electrical connection therebetween using different solders
EP0532215B1 (en) * 1991-09-10 1997-04-16 Fujitsu Limited Electrical connecting method
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
WO1993019487A1 (en) * 1992-03-24 1993-09-30 Unisys Corporation Integrated circuit module having microscopic self-alignment features
US5477160A (en) * 1992-08-12 1995-12-19 Fujitsu Limited Module test card
US5363038A (en) * 1992-08-12 1994-11-08 Fujitsu Limited Method and apparatus for testing an unpopulated chip carrier using a module test card
US5234149A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5406701A (en) * 1992-10-02 1995-04-18 Irvine Sensors Corporation Fabrication of dense parallel solder bump connections
US5859470A (en) * 1992-11-12 1999-01-12 International Business Machines Corporation Interconnection of a carrier substrate and a semiconductor device
WO1994018698A1 (en) * 1993-02-09 1994-08-18 Hans Peter Peloschek METHOD FOR ELECTRICALLY CONDUCTIVE CONNECTING AND MECHANICAL FASTENING OF ICs ON CONDUCTING PATTERNS OF SUBSTRATES AND THE APPLICATION THEREOF
CA2110472C (en) * 1993-03-01 1999-08-10 Anilkumar Chinuprasad Bhatt Method and apparatus for in-situ testing of integrated circuit chips
JPH06302656A (ja) * 1993-04-19 1994-10-28 Toshiba Corp 半導体素子特性評価装置及び該装置を用いる半導体素子特性評価方法
US5456404A (en) * 1993-10-28 1995-10-10 Digital Equipment Corporation Method of testing semiconductor chips with reusable test package
US5677203A (en) * 1993-12-15 1997-10-14 Chip Supply, Inc. Method for providing known good bare semiconductor die
JP3578232B2 (ja) * 1994-04-07 2004-10-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 電気接点形成方法、該電気接点を含むプローブ構造および装置
US5447264A (en) * 1994-07-01 1995-09-05 Mcnc Recessed via apparatus for testing, burn-in, and/or programming of integrated circuit chips, and for placing solder bumps thereon
US5532612A (en) * 1994-07-19 1996-07-02 Liang; Louis H. Methods and apparatus for test and burn-in of integrated circuit devices
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
US5556024A (en) * 1994-09-29 1996-09-17 International Business Machines Corporation Apparatus and method for removing known good die using hot shear process
US5494856A (en) * 1994-10-18 1996-02-27 International Business Machines Corporation Apparatus and method for creating detachable solder connections
US5655703A (en) * 1995-05-25 1997-08-12 International Business Machines Corporation Solder hierarchy for chip attachment to substrates
US5796591A (en) * 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
SE515851C2 (sv) * 1996-06-24 2001-10-15 Bluetronics Ab Metod för att kontrollera och montera elektroniska ytmonteringskomponenter
US5830565A (en) * 1996-11-08 1998-11-03 W. L. Gore & Associates, Inc. High planarity and low thermal coefficient of expansion base for semi-conductor reliability screening
US5966593A (en) * 1996-11-08 1999-10-12 W. L. Gore & Associates, Inc. Method of forming a wafer level contact sheet having a permanent z-axis material
US5886535A (en) * 1996-11-08 1999-03-23 W. L. Gore & Associates, Inc. Wafer level burn-in base unit substrate and assembly
US5766979A (en) * 1996-11-08 1998-06-16 W. L. Gore & Associates, Inc. Wafer level contact sheet and method of assembly
US5966022A (en) * 1996-11-08 1999-10-12 W. L. Gore & Associates, Inc. Wafer level burn-in system
US5909123A (en) * 1996-11-08 1999-06-01 W. L. Gore & Associates, Inc. Method for performing reliability screening and burn-in of semi-conductor wafers
US5896038A (en) * 1996-11-08 1999-04-20 W. L. Gore & Associates, Inc. Method of wafer level burn-in
US6243944B1 (en) * 1997-12-08 2001-06-12 Unisys Corporation Residue-free method of assembling and disassembling a pressed joint with low thermal resistance
US6288559B1 (en) * 1998-03-30 2001-09-11 International Business Machines Corporation Semiconductor testing using electrically conductive adhesives
US6166556A (en) * 1998-05-28 2000-12-26 Motorola, Inc. Method for testing a semiconductor device and semiconductor device tested thereby
US6259266B1 (en) * 1998-10-27 2001-07-10 Apack Technologies Inc. Testing device and method for known good chip
US6337575B1 (en) 1998-12-23 2002-01-08 Micron Technology, Inc. Methods of testing integrated circuitry, methods of forming tester substrates, and circuitry testing substrates
US6376054B1 (en) 1999-02-10 2002-04-23 International Business Machines Corporation Surface metallization structure for multiple chip test and burn-in
JP3205548B2 (ja) * 1999-10-01 2001-09-04 ソニーケミカル株式会社 多層フレキシブル配線板
DE20114544U1 (de) 2000-12-04 2002-02-21 Cascade Microtech Inc Wafersonde
US6710369B1 (en) * 2002-04-18 2004-03-23 Applied Microcircuits Corporation Liquid metal socket system and method
US7057404B2 (en) 2003-05-23 2006-06-06 Sharp Laboratories Of America, Inc. Shielded probe for testing a device under test
US7427868B2 (en) 2003-12-24 2008-09-23 Cascade Microtech, Inc. Active wafer probe
US7420381B2 (en) 2004-09-13 2008-09-02 Cascade Microtech, Inc. Double sided probing structures
KR100601483B1 (ko) * 2004-12-06 2006-07-18 삼성전기주식회사 비아포스트에 의해 층간 전도성이 부여된 병렬적 다층인쇄회로기판 및 그 제조 방법
US7738484B2 (en) * 2004-12-13 2010-06-15 Intel Corporation Method, system, and apparatus for system level initialization
US7734741B2 (en) * 2004-12-13 2010-06-08 Intel Corporation Method, system, and apparatus for dynamic reconfiguration of resources
US7609077B2 (en) * 2006-06-09 2009-10-27 Cascade Microtech, Inc. Differential signal probe with integral balun
US7723999B2 (en) 2006-06-12 2010-05-25 Cascade Microtech, Inc. Calibration structures for differential signal probing
US7403028B2 (en) * 2006-06-12 2008-07-22 Cascade Microtech, Inc. Test structure and probe for differential signals
US7764072B2 (en) 2006-06-12 2010-07-27 Cascade Microtech, Inc. Differential signal probing system
EP3208028B1 (en) * 2016-02-19 2021-04-07 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A method and device for reversibly attaching a phase changing metal to an object

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3141226A (en) * 1961-09-27 1964-07-21 Hughes Aircraft Co Semiconductor electrode attachment
US3436818A (en) * 1965-12-13 1969-04-08 Ibm Method of fabricating a bonded joint
US3646670A (en) * 1968-07-19 1972-03-07 Hitachi Chemical Co Ltd Method for connecting conductors
FR2052245A5 (ja) * 1969-07-31 1971-04-09 Cit Alcatel
US3871014A (en) * 1969-08-14 1975-03-11 Ibm Flip chip module with non-uniform solder wettable areas on the substrate
US3716907A (en) * 1970-11-20 1973-02-20 Harris Intertype Corp Method of fabrication of semiconductor device package
US3811186A (en) * 1972-12-11 1974-05-21 Ibm Method of aligning and attaching circuit devices on a substrate
JPS583908B2 (ja) * 1975-08-20 1983-01-24 マツクス カブシキガイシヤ 渦巻状に巻装された連結釘の包装用トレイ
CA1122856A (en) * 1978-09-20 1982-05-04 Nicholas G. Koopman Process for in-situ modification of solder composition
US4272355A (en) * 1980-02-26 1981-06-09 International Business Machines Corporation Process of bonding sputtering targets to target electrodes
JPS57107501A (en) * 1980-12-25 1982-07-05 Sony Corp Conduction material
JPS6187396A (ja) * 1984-10-05 1986-05-02 株式会社日立製作所 電子回路装置とその製造方法
EP0260490A1 (en) * 1986-08-27 1988-03-23 Kabushiki Kaisha Toshiba Bonding sheet for electronic component and method of bonding electronic component using the same
US4912545A (en) * 1987-09-16 1990-03-27 Irvine Sensors Corporation Bonding of aligned conductive bumps on adjacent surfaces
US4865245A (en) * 1987-09-24 1989-09-12 Santa Barbara Research Center Oxide removal from metallic contact bumps formed on semiconductor devices to improve hybridization cold-welds
JPH01215046A (ja) * 1988-02-24 1989-08-29 Fuji Electric Co Ltd 共晶はんだバンプ電極の試験方法
US4930001A (en) * 1989-03-23 1990-05-29 Hughes Aircraft Company Alloy bonded indium bumps and methods of processing same

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EP0453147A1 (en) 1991-10-23

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