JP3415413B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、単一の回路基板へ
複数の半導体チップを実装し、かつ、該複数の半導体チ
ップのうち所望の半導体チップを実装した状態で、該所
望の半導体チップを検査できる半導体装置及びその製造
方法に関するものである。 【０００２】 【従来の技術】従来の半導体装置においては、１個の半
導体チップが回路基板の上へ実装されて構成される。該
半導体チップが有する一方の面へは、Ａｕバンプからな
る金属突起が形成される。回路基板は、例えばセラミッ
ク等の絶縁基体からなる多層回路基板である。該回路基
板が有する一方の面へは、導電性樹脂を介してＡｕバン
プと接続されるためのチップ用電極が形成される。該チ
ップ用電極は、回路基板が有する多層配線によって、該
回路基板の他方の面へ形成された外部用電極と接続され
る。該外部用電極は、該多層配線とチップ用電極とを介
して、外部から半導体チップへ信号を供給し、かつ、該
半導体チップから外部へ信号を供給するための入出力電
極である。チップ用電極とＡｕバンプとは導電性樹脂に
よって接続され、かつ該導電性樹脂は硬化される。この
ことによって、半導体チップは回路基板へ実装される。
実装された後に、半導体装置を保護するための封止樹脂
が、該半導体チップと回路基板との間隙へ充填され、か
つ硬化される。 【０００３】 【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置によれば、回路基板へ１個の半導体チッ
プを実装する。該１個の半導体チップに、例えばマイコ
ンとＤＲＡＭ等のメモリとを形成する場合には、それぞ
れの素子を統合して１チップ化することを目的とした長
期にわたる開発期間や巨額の開発費用を必要とする。し
たがって、近年強く要望されている半導体装置の多機能
化に対して、対応が困難であるという問題があった。 【０００４】また、このような半導体チップを検査する
場合には、スキャンテストを実行するためのスキャン回
路とスキャンバスとを、該半導体チップに形成する必要
がある。したがって、半導体装置の小型化が図れないと
いう問題があった。 【０００５】本発明は、上記従来の問題に鑑み、単一の
回路基板へ複数の半導体チップを実装し、かつ、所望の
半導体チップを実装した状態で、外部から該所望の半導
体チップを検査できる半導体装置及びその製造方法を提
供することを目的とする。 【０００６】 【課題を解決するための手段】上記従来の課題を解決す
るために、本発明が講じた第１の解決手段は、複数の半
導体チップのうちの１個からなる対象チップが有する金
属突起を、前記回路基板が一方の面において有する電極
の上に配置し、かつ、導電性物質を介して前記金属突起
と前記電極とを接続する工程と、前記金属突起が接続さ
れた前記電極と前記回路基板が他方の面において有する
外部用電極とを接続するための、又は前記金属突起が接
続された前記電極と前記対象チップ以外の残りの半導体
チップが接続されるべき前記電極と前記外部用電極とを
接続するための、前記回路基板が有する内部配線を介し
て、前記外部用電極から受け取った検査入力信号を前記
対象チップへ供給し、かつ、前記対象チップから供給さ
れた検査出力信号を前記外部用電極において受け取るこ
とによって前記対象チップを検査する工程と、前記回路
基板に前記残りの半導体チップを順次実装する工程とを
備えた構成とを備える。 【０００７】この構成によれば、対象チップを回路基板
へ実装した状態において該対象チップを検査した後に、
残りの半導体チップを該回路基板へ順次実装できる。 【０００８】 【０００９】 【００１０】 【発明の実施の形態】本発明に係る半導体装置につい
て、図１（ａ），（ｂ）を参照して説明する。図１
（ａ）は本発明に係る半導体装置の構成を示す平面図で
あり、図１（ｂ）は該半導体装置のＡ−Ａ線断面図であ
る。図１（ａ），（ｂ）において、マイコン１０と、例
えばそれぞれＤＲＡＭから構成された第１のメモリ１１
と第２のメモリ１２とは、回路基板３０の上へそれぞれ
実装された半導体チップである。各半導体チップがそれ
ぞれ有するＡｕバンプ２０は、回路基板３０が有するチ
ップ用電極４０に、導電性樹脂５０を介して接続された
電極である。該Ａｕバンプ２０は、各半導体チップがそ
れぞれ有する一方の面へ形成された金属突起であって、
ボールボンディング法によってそれぞれ形成された基体
部と凸部とを有する。 【００１１】回路基板３０は、マイコン１０と第１のメ
モリ１１と第２のメモリ１２とからなる半導体チップを
実装し、該実装された半導体チップのそれぞれに対して
半導体装置の外部から受取った信号を供給し、かつ、該
実装された半導体チップからそれぞれ受取った信号を外
部へ供給するための基板である。回路基板３０は、例え
ば、アルミナ、ガラスセラミック等の無機材料、ガラス
エポキシ基板等の複合材料、又はアラミド繊維等を加工
した有機材料からなる絶縁性基体から構成される。回路
基板３０がアルミナ等のセラミックからなる場合には、
その板厚を０．２ｍｍ以上０．５ｍｍ以下にする。板厚
を０．５ｍｍ以下にすることによって、半導体装置がプ
リント基板へ実装された状態において、温度サイクル等
の負荷によりプリント基板と半導体装置が有するセラミ
ックからなる回路基板との熱膨張率の差による熱応力
を、半導体装置全体によって吸収することが可能にな
る。したがって、外部用電極の接続部に対してせん断応
力が集中して印加されることを抑制できる。セラミック
からなる回路基板の板厚を決定する目的で、耐ヒートサ
イクル性を評価した。１辺が１７ｍｍの正方形であっ
て、かつ、０．４ｍｍ、０．７ｍｍ、及び１．０ｍｍの
板厚をそれぞれ有するセラミックからなる回路基板（各
５サンプル）に半導体チップを実装した後に、−４０℃
（３０分）と１００℃（３０分）との間においてヒート
サイクルテストを行なった。半導体チップと回路基板と
の間の接続抵抗値を１００サイクル毎に測定して、該接
続抵抗値が初期値から１０％以上上昇した場合を不良と
判定した。その結果、板厚１．０ｍｍの場合には１００
サイクル後に、板厚０．７ｍｍの場合には４００サイク
ル後に、板厚０．４ｍｍの場合には５００サイクル後に
それぞれ不良が発生した。この評価結果に基づいて、セ
ラミックからなる回路基板が有する板厚の上限値を、
０．５ｍｍに決定した。一方、板厚を０．２ｍｍ以上に
することによって、セラミックを焼成する際に発生する
反りを抑制できる。 【００１２】チップ用電極４０は、外部用電極６０Ａ，
６０Ｂ，６０Ｃ，…から受取った信号をそれぞれ対応す
るＡｕバンプ２０に供給し、かつ、該対応するＡｕバン
プ２０からそれぞれ受取った信号を外部用電極６０Ａ，
６０Ｂ，６０Ｃ，…へ供給するための電極である。導電
性樹脂５０は、Ａｕバンプ２０とチップ用電極４０とを
接続するための導電性物質である。該導電性樹脂５０
は、例えば、バインダーとしてエポキシ樹脂を、かつ導
体フィラーとしてＡｇＰｄ合金、Ａｇ等よりなる粒子を
使用する。 【００１３】外部用電極６０Ａ，６０Ｂ，６０Ｃ，…
は、Ａｕバンプ２０と導電性樹脂５０とチップ用電極４
０と内部配線７０Ａ，７０Ｂ，７０Ｃ，…とをそれぞれ
介して、第１のメモリ１１から受け取った信号を半導体
装置の外部へ供給し、かつ、外部から受け取った信号を
該第１のメモリ１１へ供給するための電極である。外部
用電極６０Ａ，６０Ｂ，６０Ｃ，…は、メタライズ金属
層によって形成され、かつ、回路基板３０におけるチッ
プ用電極４０が形成されていない面へ格子状に配置され
る。該外部用電極同士の間隔は、プリント基板への実装
を困難にしないように０．５ｍｍ以上とし、かつ、半導
体装置の小型化に支障が生じないように１．０ｍｍ以下
とすることが望ましい。 【００１４】内部配線７０Ａは、回路基板３０の内部に
おいて、チップ用電極４０のうちの１個と外部用電極６
０Ａとを接続するための配線である。内部配線７０Ｂ
は、回路基板３０の内部において、通常動作時にはマイ
コン１０から第１のメモリ１１へ所定の信号を供給する
ための配線であって、かつ、外部用電極６０Ｂに接続さ
れた配線である。内部配線７０Ｃは、回路基板３０の内
部において、通常動作時には第１のメモリ１１からマイ
コン１０へ所定の信号を供給するための配線であって、
かつ、外部用電極６０Ｃに接続された配線である。マイ
コン１０と第１のメモリ１１との間において入出力され
るべき信号の経路については、それぞれ配線を分岐させ
て、外部用電極に接続させるための内部配線を設ける。
マイコン１０と第２のメモリ１２との間において入出力
されるべき信号の経路についても、同様の内部配線を設
ける。 【００１５】封止樹脂８０は、マイコン１０と第１のメ
モリ１１と第２のメモリ１２とからなる半導体チップを
すべて回路基板３０へ実装した後に、該実装された各半
導体チップと該回路基板３０との間隙へ充填され、かつ
硬化されることによって半導体装置を保護するための保
護樹脂である。 【００１６】本実施形態に係る半導体装置の製造方法
を、図２（ａ）〜（ｄ）を参照して説明する。図２
（ａ）〜（ｄ）は、図１に示された半導体装置の工程フ
ロー図である。まず、図２（ａ）において、マイコン１
０と第１のメモリ１１とがそれぞれ有するＡｕバンプ２
０へ、導電性樹脂５０を供給する。この場合には、一定
の厚みに塗布された導電性樹脂に、それぞれＡｕバンプ
２０を設けたマイコン１０と第１のメモリ１１とを、適
当な治工具を使用してそれぞれ押し当てた後に引き上げ
る、いわゆる転写法を使用する。このことによって、Ａ
ｕバンプ２０の凸部のみに、所定の厚さの導電性樹脂５
０を付着させる。 【００１７】次に、図２（ｂ）において、該Ａｕバンプ
２０と回路基板３０が有するチップ用電極４０とを対向
させて、第１のメモリ１１と回路基板３０とを位置合わ
せした後に、該第１のメモリ１１を回路基板３０へ圧接
する。更に、例えば１００℃の温度において１時間加熱
することによって、導電性樹脂５０を熱硬化させる。こ
のことによって、第１のメモリ１１を回路基板３０へ実
装する。導電性樹脂５０を使用するので、Ａｕバンプ２
０の高さが不均一なことによって該Ａｕバンプ２０とチ
ップ用電極４０とが接触せずに間隙が生じる場合におい
ても、その間隙に導電性樹脂５０が充填される。したが
って、Ａｕバンプ２０とチップ用電極４０との間におけ
るコンタクト不良を抑制できる。 【００１８】続いて、第１のメモリ１１に対する検査を
実行する。通常動作時においてマイコンから第１のメモ
リ１１へ供給されるべき信号に代えて、外部から外部用
電極６０Ｂへ検査入力信号を供給する。該検査入力信号
は、内部配線７０Ｂを介して第１のメモリ１１へ供給さ
れる。第１のメモリ１１は、該供給された検査入力信号
に応じて動作し、かつ、動作した結果である検査出力信
号を内部配線７０Ｃを介して外部用電極６０Ｃへ供給す
る。外部用電極６０Ｃから受け取った検査出力信号を調
べることによって、第１のメモリ１１に対する検査を実
行できる。この場合には、検査対象である対象チップは
第１のメモリ１１であり、該対象チップ以外の残りの半
導体チップはマイコン１０と図示されていない第２のメ
モリとである。 【００１９】また、異なるプロセスに基づいて設計され
た半導体チップが混在する場合には、検査する工程にお
いて、必要な半導体チップのみに対して更にスクリーニ
ングを実行できる。例えば、マイコン１０は既に確立さ
れたプロセスに基づいて設計され、かつ第１のメモリ１
１はまだ確立されていないプロセスに基づいて設計され
た場合には、該第１のメモリ１１を回路基板３０へ実装
した状態で、外部から所定の信号を該第１のメモリ１１
へ供給する。このことによって、第１のメモリ１１のみ
に対して、例えばバーンインによるスクリーニングを実
行できる。 【００２０】続いて、図示されていない第２のメモリに
対する検査を実行する。図２（ａ），（ｂ）に示された
手順と同様にして、第２のメモリを回路基板３０へ実装
した後に、外部から検査入力信号を供給し、かつ検査出
力信号を調べることによって該第２のメモリを検査す
る。この場合には、対象チップは第２のメモリであり、
残りの半導体チップはマイコン１０である。以上の検査
において第１のメモリ１１又は第２のメモリに不良が発
生した場合には、以降の工程に進めることなく不良解析
を行なう。 【００２１】次に、図２（ｃ）において、図２（ｂ）に
示された手順と同様にして、マイコン１０を回路基板３
０へ実装する。次に、図２（ｄ）において、マイコン１
０、第１のメモリ１１、及び図示されていない第２のメ
モリからなる半導体チップと、回路基板３０とのそれぞ
れの間隙に、該回路基板３０の外周側から封止樹脂８０
を注入する。この場合には、注入ノズルを使用して、各
半導体チップにおける回路基板３０の外周側の一方向か
ら間隙に封止樹脂８０を注入して充填し、その後に各半
導体チップの周辺端部を封止する。更に、所定の温度に
よって該封止樹脂８０を硬化させて樹脂モールドする。
このことによって、各半導体チップと回路基板３０との
間隙に気泡が残ることなく高い機密性を有する封止がで
きるので、高い信頼性を有する半導体装置を実現でき
る。 【００２２】なお、以上の説明においては、各半導体チ
ップへ形成された電極としてＡｕバンプを使用した。こ
れに限らず、半導体チップへ形成された金属突起であれ
ば使用できることはいうまでもない。 【００２３】以上説明したように、本発明によれば、回
路基板３０へマイコン１０と第１のメモリ１１と第２の
メモリ１２とを実装する。したがって、１チップ化のた
めの開発期間及び開発費用が不要になるので、半導体装
置に対する多機能化の要求に短期間かつ低コストで対応
できる。また、回路基板３０へ第１のメモリ１１を実装
した状態において、通常動作時にマイコン１０と第１の
メモリ１１との間で入出力されるべき信号に代えて、半
導体装置の外部と該第１のメモリ１１との間で検査入力
信号と検査出力信号とをそれぞれ入出力する。このこと
によって、検査の対象チップである第１のメモリ１１の
みに対して、検査又はスクリーニングを実行できる。し
たがって、多機能化を目的として複数の半導体チップを
実装する半導体装置において、対象チップに対して適切
な検査又はスクリーニングを実行することによって、品
質を容易に確認でき、かつ、潜在的な欠陥を有する半導
体チップが後工程へ流出することを防止できる。また、
検査又はスクリーニングに際して、半導体装置の外部と
対象チップとの間で検査入力信号と検査出力信号とをそ
れぞれ入出力するので、該対象チップにはバウンダリー
スキャン回路とスキャンバスとを設ける必要がない。し
たがって、対象チップが有するチップ面積を小さくする
ことができるので、半導体装置の小型化を図ることがで
きる。 【００２４】 【発明の効果】本発明に係る半導体装置によれば、半導
体装置に対する多機能化の要求に応じた複数の半導体チ
ップを回路基板へ実装することによって、該多機能化の
要求に対して容易に対応できる。 【００２５】また、多機能化を目的として複数の半導体
チップを実装する半導体装置において、検査を実施した
い半導体チップである対象チップに対して、適切な検査
又はスクリーニングを実行できる。このことによって、
対象チップの品質を容易に確認でき、かつ、潜在的な欠
陥を有する半導体チップが後工程へ流出することを防止
できる。したがって、多機能を有し、かつ安定した品質
を有する半導体装置を実現できる。 【００２６】また、対象チップにはバウンダリースキャ
ン回路とスキャンバスとを設ける必要がないので、対象
チップのチップ面積を小さくすることができる。したが
って、半導体装置の小型化を図ることができる。
複数の半導体チップを実装し、かつ、該複数の半導体チ
ップのうち所望の半導体チップを実装した状態で、該所
望の半導体チップを検査できる半導体装置及びその製造
方法に関するものである。 【０００２】 【従来の技術】従来の半導体装置においては、１個の半
導体チップが回路基板の上へ実装されて構成される。該
半導体チップが有する一方の面へは、Ａｕバンプからな
る金属突起が形成される。回路基板は、例えばセラミッ
ク等の絶縁基体からなる多層回路基板である。該回路基
板が有する一方の面へは、導電性樹脂を介してＡｕバン
プと接続されるためのチップ用電極が形成される。該チ
ップ用電極は、回路基板が有する多層配線によって、該
回路基板の他方の面へ形成された外部用電極と接続され
る。該外部用電極は、該多層配線とチップ用電極とを介
して、外部から半導体チップへ信号を供給し、かつ、該
半導体チップから外部へ信号を供給するための入出力電
極である。チップ用電極とＡｕバンプとは導電性樹脂に
よって接続され、かつ該導電性樹脂は硬化される。この
ことによって、半導体チップは回路基板へ実装される。
実装された後に、半導体装置を保護するための封止樹脂
が、該半導体チップと回路基板との間隙へ充填され、か
つ硬化される。 【０００３】 【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置によれば、回路基板へ１個の半導体チッ
プを実装する。該１個の半導体チップに、例えばマイコ
ンとＤＲＡＭ等のメモリとを形成する場合には、それぞ
れの素子を統合して１チップ化することを目的とした長
期にわたる開発期間や巨額の開発費用を必要とする。し
たがって、近年強く要望されている半導体装置の多機能
化に対して、対応が困難であるという問題があった。 【０００４】また、このような半導体チップを検査する
場合には、スキャンテストを実行するためのスキャン回
路とスキャンバスとを、該半導体チップに形成する必要
がある。したがって、半導体装置の小型化が図れないと
いう問題があった。 【０００５】本発明は、上記従来の問題に鑑み、単一の
回路基板へ複数の半導体チップを実装し、かつ、所望の
半導体チップを実装した状態で、外部から該所望の半導
体チップを検査できる半導体装置及びその製造方法を提
供することを目的とする。 【０００６】 【課題を解決するための手段】上記従来の課題を解決す
るために、本発明が講じた第１の解決手段は、複数の半
導体チップのうちの１個からなる対象チップが有する金
属突起を、前記回路基板が一方の面において有する電極
の上に配置し、かつ、導電性物質を介して前記金属突起
と前記電極とを接続する工程と、前記金属突起が接続さ
れた前記電極と前記回路基板が他方の面において有する
外部用電極とを接続するための、又は前記金属突起が接
続された前記電極と前記対象チップ以外の残りの半導体
チップが接続されるべき前記電極と前記外部用電極とを
接続するための、前記回路基板が有する内部配線を介し
て、前記外部用電極から受け取った検査入力信号を前記
対象チップへ供給し、かつ、前記対象チップから供給さ
れた検査出力信号を前記外部用電極において受け取るこ
とによって前記対象チップを検査する工程と、前記回路
基板に前記残りの半導体チップを順次実装する工程とを
備えた構成とを備える。 【０００７】この構成によれば、対象チップを回路基板
へ実装した状態において該対象チップを検査した後に、
残りの半導体チップを該回路基板へ順次実装できる。 【０００８】 【０００９】 【００１０】 【発明の実施の形態】本発明に係る半導体装置につい
て、図１（ａ），（ｂ）を参照して説明する。図１
（ａ）は本発明に係る半導体装置の構成を示す平面図で
あり、図１（ｂ）は該半導体装置のＡ−Ａ線断面図であ
る。図１（ａ），（ｂ）において、マイコン１０と、例
えばそれぞれＤＲＡＭから構成された第１のメモリ１１
と第２のメモリ１２とは、回路基板３０の上へそれぞれ
実装された半導体チップである。各半導体チップがそれ
ぞれ有するＡｕバンプ２０は、回路基板３０が有するチ
ップ用電極４０に、導電性樹脂５０を介して接続された
電極である。該Ａｕバンプ２０は、各半導体チップがそ
れぞれ有する一方の面へ形成された金属突起であって、
ボールボンディング法によってそれぞれ形成された基体
部と凸部とを有する。 【００１１】回路基板３０は、マイコン１０と第１のメ
モリ１１と第２のメモリ１２とからなる半導体チップを
実装し、該実装された半導体チップのそれぞれに対して
半導体装置の外部から受取った信号を供給し、かつ、該
実装された半導体チップからそれぞれ受取った信号を外
部へ供給するための基板である。回路基板３０は、例え
ば、アルミナ、ガラスセラミック等の無機材料、ガラス
エポキシ基板等の複合材料、又はアラミド繊維等を加工
した有機材料からなる絶縁性基体から構成される。回路
基板３０がアルミナ等のセラミックからなる場合には、
その板厚を０．２ｍｍ以上０．５ｍｍ以下にする。板厚
を０．５ｍｍ以下にすることによって、半導体装置がプ
リント基板へ実装された状態において、温度サイクル等
の負荷によりプリント基板と半導体装置が有するセラミ
ックからなる回路基板との熱膨張率の差による熱応力
を、半導体装置全体によって吸収することが可能にな
る。したがって、外部用電極の接続部に対してせん断応
力が集中して印加されることを抑制できる。セラミック
からなる回路基板の板厚を決定する目的で、耐ヒートサ
イクル性を評価した。１辺が１７ｍｍの正方形であっ
て、かつ、０．４ｍｍ、０．７ｍｍ、及び１．０ｍｍの
板厚をそれぞれ有するセラミックからなる回路基板（各
５サンプル）に半導体チップを実装した後に、−４０℃
（３０分）と１００℃（３０分）との間においてヒート
サイクルテストを行なった。半導体チップと回路基板と
の間の接続抵抗値を１００サイクル毎に測定して、該接
続抵抗値が初期値から１０％以上上昇した場合を不良と
判定した。その結果、板厚１．０ｍｍの場合には１００
サイクル後に、板厚０．７ｍｍの場合には４００サイク
ル後に、板厚０．４ｍｍの場合には５００サイクル後に
それぞれ不良が発生した。この評価結果に基づいて、セ
ラミックからなる回路基板が有する板厚の上限値を、
０．５ｍｍに決定した。一方、板厚を０．２ｍｍ以上に
することによって、セラミックを焼成する際に発生する
反りを抑制できる。 【００１２】チップ用電極４０は、外部用電極６０Ａ，
６０Ｂ，６０Ｃ，…から受取った信号をそれぞれ対応す
るＡｕバンプ２０に供給し、かつ、該対応するＡｕバン
プ２０からそれぞれ受取った信号を外部用電極６０Ａ，
６０Ｂ，６０Ｃ，…へ供給するための電極である。導電
性樹脂５０は、Ａｕバンプ２０とチップ用電極４０とを
接続するための導電性物質である。該導電性樹脂５０
は、例えば、バインダーとしてエポキシ樹脂を、かつ導
体フィラーとしてＡｇＰｄ合金、Ａｇ等よりなる粒子を
使用する。 【００１３】外部用電極６０Ａ，６０Ｂ，６０Ｃ，…
は、Ａｕバンプ２０と導電性樹脂５０とチップ用電極４
０と内部配線７０Ａ，７０Ｂ，７０Ｃ，…とをそれぞれ
介して、第１のメモリ１１から受け取った信号を半導体
装置の外部へ供給し、かつ、外部から受け取った信号を
該第１のメモリ１１へ供給するための電極である。外部
用電極６０Ａ，６０Ｂ，６０Ｃ，…は、メタライズ金属
層によって形成され、かつ、回路基板３０におけるチッ
プ用電極４０が形成されていない面へ格子状に配置され
る。該外部用電極同士の間隔は、プリント基板への実装
を困難にしないように０．５ｍｍ以上とし、かつ、半導
体装置の小型化に支障が生じないように１．０ｍｍ以下
とすることが望ましい。 【００１４】内部配線７０Ａは、回路基板３０の内部に
おいて、チップ用電極４０のうちの１個と外部用電極６
０Ａとを接続するための配線である。内部配線７０Ｂ
は、回路基板３０の内部において、通常動作時にはマイ
コン１０から第１のメモリ１１へ所定の信号を供給する
ための配線であって、かつ、外部用電極６０Ｂに接続さ
れた配線である。内部配線７０Ｃは、回路基板３０の内
部において、通常動作時には第１のメモリ１１からマイ
コン１０へ所定の信号を供給するための配線であって、
かつ、外部用電極６０Ｃに接続された配線である。マイ
コン１０と第１のメモリ１１との間において入出力され
るべき信号の経路については、それぞれ配線を分岐させ
て、外部用電極に接続させるための内部配線を設ける。
マイコン１０と第２のメモリ１２との間において入出力
されるべき信号の経路についても、同様の内部配線を設
ける。 【００１５】封止樹脂８０は、マイコン１０と第１のメ
モリ１１と第２のメモリ１２とからなる半導体チップを
すべて回路基板３０へ実装した後に、該実装された各半
導体チップと該回路基板３０との間隙へ充填され、かつ
硬化されることによって半導体装置を保護するための保
護樹脂である。 【００１６】本実施形態に係る半導体装置の製造方法
を、図２（ａ）〜（ｄ）を参照して説明する。図２
（ａ）〜（ｄ）は、図１に示された半導体装置の工程フ
ロー図である。まず、図２（ａ）において、マイコン１
０と第１のメモリ１１とがそれぞれ有するＡｕバンプ２
０へ、導電性樹脂５０を供給する。この場合には、一定
の厚みに塗布された導電性樹脂に、それぞれＡｕバンプ
２０を設けたマイコン１０と第１のメモリ１１とを、適
当な治工具を使用してそれぞれ押し当てた後に引き上げ
る、いわゆる転写法を使用する。このことによって、Ａ
ｕバンプ２０の凸部のみに、所定の厚さの導電性樹脂５
０を付着させる。 【００１７】次に、図２（ｂ）において、該Ａｕバンプ
２０と回路基板３０が有するチップ用電極４０とを対向
させて、第１のメモリ１１と回路基板３０とを位置合わ
せした後に、該第１のメモリ１１を回路基板３０へ圧接
する。更に、例えば１００℃の温度において１時間加熱
することによって、導電性樹脂５０を熱硬化させる。こ
のことによって、第１のメモリ１１を回路基板３０へ実
装する。導電性樹脂５０を使用するので、Ａｕバンプ２
０の高さが不均一なことによって該Ａｕバンプ２０とチ
ップ用電極４０とが接触せずに間隙が生じる場合におい
ても、その間隙に導電性樹脂５０が充填される。したが
って、Ａｕバンプ２０とチップ用電極４０との間におけ
るコンタクト不良を抑制できる。 【００１８】続いて、第１のメモリ１１に対する検査を
実行する。通常動作時においてマイコンから第１のメモ
リ１１へ供給されるべき信号に代えて、外部から外部用
電極６０Ｂへ検査入力信号を供給する。該検査入力信号
は、内部配線７０Ｂを介して第１のメモリ１１へ供給さ
れる。第１のメモリ１１は、該供給された検査入力信号
に応じて動作し、かつ、動作した結果である検査出力信
号を内部配線７０Ｃを介して外部用電極６０Ｃへ供給す
る。外部用電極６０Ｃから受け取った検査出力信号を調
べることによって、第１のメモリ１１に対する検査を実
行できる。この場合には、検査対象である対象チップは
第１のメモリ１１であり、該対象チップ以外の残りの半
導体チップはマイコン１０と図示されていない第２のメ
モリとである。 【００１９】また、異なるプロセスに基づいて設計され
た半導体チップが混在する場合には、検査する工程にお
いて、必要な半導体チップのみに対して更にスクリーニ
ングを実行できる。例えば、マイコン１０は既に確立さ
れたプロセスに基づいて設計され、かつ第１のメモリ１
１はまだ確立されていないプロセスに基づいて設計され
た場合には、該第１のメモリ１１を回路基板３０へ実装
した状態で、外部から所定の信号を該第１のメモリ１１
へ供給する。このことによって、第１のメモリ１１のみ
に対して、例えばバーンインによるスクリーニングを実
行できる。 【００２０】続いて、図示されていない第２のメモリに
対する検査を実行する。図２（ａ），（ｂ）に示された
手順と同様にして、第２のメモリを回路基板３０へ実装
した後に、外部から検査入力信号を供給し、かつ検査出
力信号を調べることによって該第２のメモリを検査す
る。この場合には、対象チップは第２のメモリであり、
残りの半導体チップはマイコン１０である。以上の検査
において第１のメモリ１１又は第２のメモリに不良が発
生した場合には、以降の工程に進めることなく不良解析
を行なう。 【００２１】次に、図２（ｃ）において、図２（ｂ）に
示された手順と同様にして、マイコン１０を回路基板３
０へ実装する。次に、図２（ｄ）において、マイコン１
０、第１のメモリ１１、及び図示されていない第２のメ
モリからなる半導体チップと、回路基板３０とのそれぞ
れの間隙に、該回路基板３０の外周側から封止樹脂８０
を注入する。この場合には、注入ノズルを使用して、各
半導体チップにおける回路基板３０の外周側の一方向か
ら間隙に封止樹脂８０を注入して充填し、その後に各半
導体チップの周辺端部を封止する。更に、所定の温度に
よって該封止樹脂８０を硬化させて樹脂モールドする。
このことによって、各半導体チップと回路基板３０との
間隙に気泡が残ることなく高い機密性を有する封止がで
きるので、高い信頼性を有する半導体装置を実現でき
る。 【００２２】なお、以上の説明においては、各半導体チ
ップへ形成された電極としてＡｕバンプを使用した。こ
れに限らず、半導体チップへ形成された金属突起であれ
ば使用できることはいうまでもない。 【００２３】以上説明したように、本発明によれば、回
路基板３０へマイコン１０と第１のメモリ１１と第２の
メモリ１２とを実装する。したがって、１チップ化のた
めの開発期間及び開発費用が不要になるので、半導体装
置に対する多機能化の要求に短期間かつ低コストで対応
できる。また、回路基板３０へ第１のメモリ１１を実装
した状態において、通常動作時にマイコン１０と第１の
メモリ１１との間で入出力されるべき信号に代えて、半
導体装置の外部と該第１のメモリ１１との間で検査入力
信号と検査出力信号とをそれぞれ入出力する。このこと
によって、検査の対象チップである第１のメモリ１１の
みに対して、検査又はスクリーニングを実行できる。し
たがって、多機能化を目的として複数の半導体チップを
実装する半導体装置において、対象チップに対して適切
な検査又はスクリーニングを実行することによって、品
質を容易に確認でき、かつ、潜在的な欠陥を有する半導
体チップが後工程へ流出することを防止できる。また、
検査又はスクリーニングに際して、半導体装置の外部と
対象チップとの間で検査入力信号と検査出力信号とをそ
れぞれ入出力するので、該対象チップにはバウンダリー
スキャン回路とスキャンバスとを設ける必要がない。し
たがって、対象チップが有するチップ面積を小さくする
ことができるので、半導体装置の小型化を図ることがで
きる。 【００２４】 【発明の効果】本発明に係る半導体装置によれば、半導
体装置に対する多機能化の要求に応じた複数の半導体チ
ップを回路基板へ実装することによって、該多機能化の
要求に対して容易に対応できる。 【００２５】また、多機能化を目的として複数の半導体
チップを実装する半導体装置において、検査を実施した
い半導体チップである対象チップに対して、適切な検査
又はスクリーニングを実行できる。このことによって、
対象チップの品質を容易に確認でき、かつ、潜在的な欠
陥を有する半導体チップが後工程へ流出することを防止
できる。したがって、多機能を有し、かつ安定した品質
を有する半導体装置を実現できる。 【００２６】また、対象チップにはバウンダリースキャ
ン回路とスキャンバスとを設ける必要がないので、対象
チップのチップ面積を小さくすることができる。したが
って、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明に係る半導体装置の構成を示す
平面図、（ｂ）は（ａ）のＡ−Ａ線断面図である。 【図２】（ａ）〜（ｄ）は、図１に示された半導体装置
の工程フロー図である。 【符号の説明】 １０ マイコン（半導体チップ） １１ 第１のメモリ（半導体チップ） １２ 第２のメモリ（半導体チップ） ２０ Ａｕバンプ（第１の電極） ３０ 回路基板 ４０ チップ用電極（第２の電極） ５０ 導電性樹脂（導電性物質） ６０，６１，６２ 外部用電極 ７０，７１，７２ 内部配線 ８０ 封止樹脂
平面図、（ｂ）は（ａ）のＡ−Ａ線断面図である。 【図２】（ａ）〜（ｄ）は、図１に示された半導体装置
の工程フロー図である。 【符号の説明】 １０ マイコン（半導体チップ） １１ 第１のメモリ（半導体チップ） １２ 第２のメモリ（半導体チップ） ２０ Ａｕバンプ（第１の電極） ３０ 回路基板 ４０ チップ用電極（第２の電極） ５０ 導電性樹脂（導電性物質） ６０，６１，６２ 外部用電極 ７０，７１，７２ 内部配線 ８０ 封止樹脂
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−12809（ＪＰ，Ａ)
特開 平６−244241（ＪＰ，Ａ)
特開 平10−104322（ＪＰ，Ａ)
特開 平11−44732（ＪＰ，Ａ)
特開 平１−81333（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 25/00 - 25/18
H01L 23/12
H01L 23/52 - 23/538
H01L 21/60
H01L 21/66
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数の半導体チップのうちの１個からな
る対象チップが有する金属突起を、前記回路基板が一方
の面において有する電極の上に配置し、かつ、導電性物
質を介して前記金属突起と前記電極とを接続する工程
と、 前記金属突起が接続された前記電極と前記回路基板が他
方の面において有する外部用電極とを接続するための、
又は前記金属突起が接続された前記電極と前記対象チッ
プ以外の残りの半導体チップが接続されるべき前記電極
と前記外部用電極とを接続するための、前記回路基板が
有する内部配線を介して、前記外部用電極から受け取っ
た検査入力信号を前記対象チップへ供給し、かつ、前記
対象チップから供給された検査出力信号を前記外部用電
極において受け取ることによって前記対象チップを検査
する工程と、前記回路基板に前記残りの半導体チップを
順次実装する工程とを備える半導体装置の製造方法 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31008397A JP3415413B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31008397A JP3415413B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145375A JPH11145375A (ja) | 1999-05-28 |
| JP3415413B2 true JP3415413B2 (ja) | 2003-06-09 |
Family
ID=18000986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31008397A Expired - Fee Related JP3415413B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415413B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6838766B2 (en) | 2000-03-21 | 2005-01-04 | Sanyo Electric Co., Ltd. | Semiconductor device |
| JP4674852B2 (ja) * | 2005-03-04 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5218319B2 (ja) * | 2009-07-27 | 2013-06-26 | 富士通セミコンダクター株式会社 | 半導体基板 |
| JP5516619B2 (ja) * | 2012-02-27 | 2014-06-11 | イビデン株式会社 | 電子部品の製造方法 |
| JP2016076513A (ja) * | 2014-10-02 | 2016-05-12 | 大日本印刷株式会社 | 電子モジュール |
-
1997
- 1997-11-12 JP JP31008397A patent/JP3415413B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11145375A (ja) | 1999-05-28 |
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