JPH10335520A - 表面実装型電子部品、配線基板、実装基板及び実装方法 - Google Patents
表面実装型電子部品、配線基板、実装基板及び実装方法Info
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- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Abstract
(57)【要約】
【課題】バンプ付ＩＣパツケージ及びプリント配線板の
各指令部の破断検査が煩雑となる問題があつた。 【解決手段】表面実装型電子部品３２の一面４０Ｂ側に
複数のダミー電極４３Ａ〜４３Ｄを設けると共に、一対
のダミー電極４３Ａ〜４３Ｄ間を第１の導通手段５０に
より接続し、かつ他面４０Ａ側にそれぞれ所定のダミー
電極４３Ａ〜４３Ｄと接続された第１及び第２のチエツ
ク用電極４９Ａ、４９Ｂを設ける一方、配線基板３１の
実装面３１Ａに複数のダミーランド６０Ａ〜６０Ｄを形
成し、かつ表面実装型電子部品３２が実装されたとき
に、ダミー電極４３Ａ〜４３Ｄ及び第１の導通手段５０
並びにダミーランド６０Ａ〜６０Ｄと共に表面実装型電
子部品３２の第１及び第２のチエツク用電極４９Ａ、４
９Ｂ間を接続するように、それぞれ配線基板３１の所定
のダミーランド６０Ａ〜６０Ｄ間を第２の導通手段６１
Ａ、６１Ｂにより接続するようにした。
各指令部の破断検査が煩雑となる問題があつた。 【解決手段】表面実装型電子部品３２の一面４０Ｂ側に
複数のダミー電極４３Ａ〜４３Ｄを設けると共に、一対
のダミー電極４３Ａ〜４３Ｄ間を第１の導通手段５０に
より接続し、かつ他面４０Ａ側にそれぞれ所定のダミー
電極４３Ａ〜４３Ｄと接続された第１及び第２のチエツ
ク用電極４９Ａ、４９Ｂを設ける一方、配線基板３１の
実装面３１Ａに複数のダミーランド６０Ａ〜６０Ｄを形
成し、かつ表面実装型電子部品３２が実装されたとき
に、ダミー電極４３Ａ〜４３Ｄ及び第１の導通手段５０
並びにダミーランド６０Ａ〜６０Ｄと共に表面実装型電
子部品３２の第１及び第２のチエツク用電極４９Ａ、４
９Ｂ間を接続するように、それぞれ配線基板３１の所定
のダミーランド６０Ａ〜６０Ｄ間を第２の導通手段６１
Ａ、６１Ｂにより接続するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は表面実装型電子部
品、配線基板、実装基板及び実装方法に関し、例えばＢ
ＧＡ（Ball Grid Array ）やＣＳＰ（Chip Size Packag
e ）のような一面に信号入出力用の複数の電極を有し、
フエースダウンで実装するＩＣ（IntegratedCircuit）
パツケージ、当該ＩＣパツケージを実装する配線基板、
この種のＩＣパツケージがプリント配線板上に実装され
てなる実装基板及びこの種のＩＣパツケージの実装方法
に適用して好適なものである。
品、配線基板、実装基板及び実装方法に関し、例えばＢ
ＧＡ（Ball Grid Array ）やＣＳＰ（Chip Size Packag
e ）のような一面に信号入出力用の複数の電極を有し、
フエースダウンで実装するＩＣ（IntegratedCircuit）
パツケージ、当該ＩＣパツケージを実装する配線基板、
この種のＩＣパツケージがプリント配線板上に実装され
てなる実装基板及びこの種のＩＣパツケージの実装方法
に適用して好適なものである。
【０００２】
【従来の技術】従来、ＩＣパツケージの１つとして、プ
ラスチツクＱＦＰ（Quad Flat Package ）がある。
ラスチツクＱＦＰ（Quad Flat Package ）がある。
【０００３】この種のＩＣパツケージにおいては、図５
に示すように、パツケージ本体部２の各周側面にガルウ
イング状にフオーミングされた複数のリード端子３を所
定ピツチで突出形成することにより構成され、現在では
このＱＦＰ１がＩＣパツケージの主流をしめている。
に示すように、パツケージ本体部２の各周側面にガルウ
イング状にフオーミングされた複数のリード端子３を所
定ピツチで突出形成することにより構成され、現在では
このＱＦＰ１がＩＣパツケージの主流をしめている。
【０００４】しかしながらＱＦＰ１においては、近年の
半導体素子の高集積化及び多ピン化に伴つてリード端子
３の狭ピツチ化が進んでおり、高度な実装技術が必要と
なつてきている。このため近年では、既存の実装技術で
容易に実装できるＩＣパツケージとして、例えばＢＧＡ
やＣＳＰが注目されてきている。
半導体素子の高集積化及び多ピン化に伴つてリード端子
３の狭ピツチ化が進んでおり、高度な実装技術が必要と
なつてきている。このため近年では、既存の実装技術で
容易に実装できるＩＣパツケージとして、例えばＢＧＡ
やＣＳＰが注目されてきている。
【０００５】実際上ＢＧＡにおいては、図６に示すよう
に、配線基板１１の一面１１Ａにワイヤボンデイング法
によりＩＣチツプ１２が実装されると共に、当該ＩＣチ
ツプ１２がエポキシ等の封止樹脂１３により封止され
（又は金属等のキヤツプが被せられ）、かつ配線基板１
１の他面１１Ｂ側に電極１４が1.5 〔mm〕程度のピツチ
でマトリクス状に形成されると共に、これら各電極１４
上に金属ボールでなるバンプ（突起電極）１５が配置さ
れることにより構成されている。
に、配線基板１１の一面１１Ａにワイヤボンデイング法
によりＩＣチツプ１２が実装されると共に、当該ＩＣチ
ツプ１２がエポキシ等の封止樹脂１３により封止され
（又は金属等のキヤツプが被せられ）、かつ配線基板１
１の他面１１Ｂ側に電極１４が1.5 〔mm〕程度のピツチ
でマトリクス状に形成されると共に、これら各電極１４
上に金属ボールでなるバンプ（突起電極）１５が配置さ
れることにより構成されている。
【０００６】この場合各電極１４は、それぞれ配線基板
１１の一面１１Ａに形成された対応する電極１６（それ
ぞれ金材からなる金属線１７を介してＩＣチツプ１２の
対応する電極と導通接続されている）と内層やスルーホ
ールを介して電気的に接続されている。
１１の一面１１Ａに形成された対応する電極１６（それ
ぞれ金材からなる金属線１７を介してＩＣチツプ１２の
対応する電極と導通接続されている）と内層やスルーホ
ールを介して電気的に接続されている。
【０００７】かくしてＢＧＡ１０においては、プリント
配線板の所定位置にフエースダウンで位置決めしてマウ
ントした後、当該プリント配線板の対応する電極上に予
め供給されたはんだ（又はバンプ１５）を加熱溶融する
ようにして、これら各バンプ１５をプリント配線板の対
応する電極とそれぞれ接合することにより実装すること
ができるため、従来の実装技術の範囲内で容易に実装し
得る利点がある。
配線板の所定位置にフエースダウンで位置決めしてマウ
ントした後、当該プリント配線板の対応する電極上に予
め供給されたはんだ（又はバンプ１５）を加熱溶融する
ようにして、これら各バンプ１５をプリント配線板の対
応する電極とそれぞれ接合することにより実装すること
ができるため、従来の実装技術の範囲内で容易に実装し
得る利点がある。
【０００８】一方ＣＳＰは、ＩＣチツプとほぼ同じ大き
さの配線基板又は金属箔を積層したポリイミド等の絶縁
フイルムの一面側にＩＣチツプを例えばフリツプチツプ
法により実装すると共に、配線基板又は絶縁フイルムの
他面側に電極が例えば0.5 〔mm〕ピツチでマトリクス状
に形成され、かつ各電極上にそれぞれバンプが形成され
ており、全体としてほぼＩＣチツプと同等の大きさに構
成されている。従つてこのＣＳＰにおいても、ＢＧＡ１
０と同様に従来の実装技術で容易に実装し得る利点を有
している。
さの配線基板又は金属箔を積層したポリイミド等の絶縁
フイルムの一面側にＩＣチツプを例えばフリツプチツプ
法により実装すると共に、配線基板又は絶縁フイルムの
他面側に電極が例えば0.5 〔mm〕ピツチでマトリクス状
に形成され、かつ各電極上にそれぞれバンプが形成され
ており、全体としてほぼＩＣチツプと同等の大きさに構
成されている。従つてこのＣＳＰにおいても、ＢＧＡ１
０と同様に従来の実装技術で容易に実装し得る利点を有
している。
【０００９】なお図７にＢＧＡ１０やＣＳＰのようなパ
ツケージ本体部２１の裏面２１Ａ側に信号入出力用のバ
ンプ２２が複数設けられたＩＣパツケージ（以下、これ
をバンプ付ＩＣパツケージと呼ぶ）２０の裏面側構成例
を示し、図８にプリント配線板２４にこのようなバンプ
付ＩＣパツケージ２０が複数実装されてなる従来の実装
基板２３の構成例を示す。
ツケージ本体部２１の裏面２１Ａ側に信号入出力用のバ
ンプ２２が複数設けられたＩＣパツケージ（以下、これ
をバンプ付ＩＣパツケージと呼ぶ）２０の裏面側構成例
を示し、図８にプリント配線板２４にこのようなバンプ
付ＩＣパツケージ２０が複数実装されてなる従来の実装
基板２３の構成例を示す。
【００１０】
【発明が解決しようとする課題】ところで、例えばＱＦ
Ｐ１（図５）のように各リード端子がパツケージ本体部
の周側面から突出するＩＣパツケージでは、各リード端
子とプリント配線板の対応する電極との接合部がＩＣパ
ツケージの周囲に露出した状態にあるため、当該接合部
の接合状態（破断の有無）を目視により確認することが
できる。
Ｐ１（図５）のように各リード端子がパツケージ本体部
の周側面から突出するＩＣパツケージでは、各リード端
子とプリント配線板の対応する電極との接合部がＩＣパ
ツケージの周囲に露出した状態にあるため、当該接合部
の接合状態（破断の有無）を目視により確認することが
できる。
【００１１】ところがＢＧＡ１０（図６）やＣＳＰのよ
うなバンプ付ＩＣパツケージでは、上述のようにパツケ
ージ本体部の裏面側に電極及びバンプが形成され、プリ
ント配線板上にフエースダウンで実装するため、実装
後、各バンプとプリント配線板の対応する電極との接合
部がパツケージ本体部により覆われてしまい、これら接
合部の接合状態を目視により確認することが困難とな
る。
うなバンプ付ＩＣパツケージでは、上述のようにパツケ
ージ本体部の裏面側に電極及びバンプが形成され、プリ
ント配線板上にフエースダウンで実装するため、実装
後、各バンプとプリント配線板の対応する電極との接合
部がパツケージ本体部により覆われてしまい、これら接
合部の接合状態を目視により確認することが困難とな
る。
【００１２】このため従来では、このようなバンプ付Ｉ
Ｃパツケージ及びプリント配線板の各接合部の破断検査
を、回路に信号を送つて、１つ１つのＩＣの動作状態を
確認することにより行つており、このためこのような破
断検査作業に多くの時間を必要としたり、破断検査作業
が煩雑となる問題があつた。
Ｃパツケージ及びプリント配線板の各接合部の破断検査
を、回路に信号を送つて、１つ１つのＩＣの動作状態を
確認することにより行つており、このためこのような破
断検査作業に多くの時間を必要としたり、破断検査作業
が煩雑となる問題があつた。
【００１３】またこのような破断検査では、ＩＣテスタ
等の専用の治具や検査装置を必要とするため、コストが
かかる問題もあつた。
等の専用の治具や検査装置を必要とするため、コストが
かかる問題もあつた。
【００１４】本発明は以上の点を考慮してなされたもの
で、破断検査を簡易化させ得る表面実装電子部品、配線
基板、実装基板及び実装方法を提案しようとするもので
ある。
で、破断検査を簡易化させ得る表面実装電子部品、配線
基板、実装基板及び実装方法を提案しようとするもので
ある。
【００１５】
【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、表面実装型電子部品におい
て、一面側に設けられた複数のダミー電極と、それぞれ
異なる一対のダミー電極間を導通接続する単数又は複数
の導通手段と、他面側に設けられ、それぞれ異なる所定
のダミー電極と導通接続された第１及び第２のチエツク
用電極とを設けるようにした。
め第１の発明においては、表面実装型電子部品におい
て、一面側に設けられた複数のダミー電極と、それぞれ
異なる一対のダミー電極間を導通接続する単数又は複数
の導通手段と、他面側に設けられ、それぞれ異なる所定
のダミー電極と導通接続された第１及び第２のチエツク
用電極とを設けるようにした。
【００１６】また第２の発明においては、配線基板にお
いて、表面実装型電子部品の上記複数の電極のうちの複
数のダミー電極にそれぞれ対応させて上記実装面に形成
された複数のダミーランドと、表面実装型電子部品が実
装されたときに、当該表面実装型電子部品の各上記ダミ
ー電極、所定の上記ダミー電極間を導通接続する第１の
導通手段及び上記ダミーランドと共に、上記表面実装型
電子部品の他面側に形成されたそれぞれ所定の上記ダミ
ー電極と導通されてなる第１及び第２のチエツク用電極
間を導通接続する一繋ぎの導電路を形成するように、そ
れぞれ一対の上記ダミーランド間を導通接続する単数又
は複数の第２の導通手段とを設けるようにした。
いて、表面実装型電子部品の上記複数の電極のうちの複
数のダミー電極にそれぞれ対応させて上記実装面に形成
された複数のダミーランドと、表面実装型電子部品が実
装されたときに、当該表面実装型電子部品の各上記ダミ
ー電極、所定の上記ダミー電極間を導通接続する第１の
導通手段及び上記ダミーランドと共に、上記表面実装型
電子部品の他面側に形成されたそれぞれ所定の上記ダミ
ー電極と導通されてなる第１及び第２のチエツク用電極
間を導通接続する一繋ぎの導電路を形成するように、そ
れぞれ一対の上記ダミーランド間を導通接続する単数又
は複数の第２の導通手段とを設けるようにした。
【００１７】さらに第３の発明においては、実装基板に
おいて、表面実装型電子部品に、配線基板との対向面で
なる一面側に設けられた複数のダミー電極と、それぞれ
異なる一対のダミー電極間を導通接続する単数又は複数
の第１の導通手段と、他面側に設けられ、それぞれ異な
る所定のダミー電極と導通接続された第１及び第２のチ
エツク用電極とを設けると共に、配線基板に、表面実装
型電子部品の各ダミー電極にそれぞれ対応させて実装面
に形成された複数のダミーランドと、表面実装型電子部
品が実装されたときに、表面実装型電子部品のダミー電
極及び第１の導通手段並びに配線基板のダミーランドと
共に表面実装型電子部品の第１及び第２のチエツク用電
極間を導通接続する一繋ぎの導電路を形成するように、
それぞれ配線基板の異なる一対のダミーランド間を導通
接続する単数又は複数の第２の導通手段とを設けるよう
にした。
おいて、表面実装型電子部品に、配線基板との対向面で
なる一面側に設けられた複数のダミー電極と、それぞれ
異なる一対のダミー電極間を導通接続する単数又は複数
の第１の導通手段と、他面側に設けられ、それぞれ異な
る所定のダミー電極と導通接続された第１及び第２のチ
エツク用電極とを設けると共に、配線基板に、表面実装
型電子部品の各ダミー電極にそれぞれ対応させて実装面
に形成された複数のダミーランドと、表面実装型電子部
品が実装されたときに、表面実装型電子部品のダミー電
極及び第１の導通手段並びに配線基板のダミーランドと
共に表面実装型電子部品の第１及び第２のチエツク用電
極間を導通接続する一繋ぎの導電路を形成するように、
それぞれ配線基板の異なる一対のダミーランド間を導通
接続する単数又は複数の第２の導通手段とを設けるよう
にした。
【００１８】さらに第４の発明においては、表面実装型
電子部品を配線基板の実装面に実装する実装方法におい
て、表面実装型電子部品の一面側に複数のダミー電極を
設けると共に、一対のダミー電極間を第１の導通手段に
より導通接続し、かつ当該表面実装型電子部品の他面側
にそれぞれ異なる所定のダミー電極と導通接続された第
１及び第２のチエツク用電極を設ける一方、配線基板の
実装面に表面実装型電子部品の各ダミー電極にそれぞれ
対応する複数のダミーランド形成し、かつ表面実装型電
子部品が実装されたときに、表面実装型電子部品のダミ
ー電極及び第１の導通手段並びに配線基板のダミーラン
ドと共に表面実装型電子部品の第１及び第２のチエツク
用電極間を導通接続する一繋ぎの導電路を形成するよう
に、それぞれ配線基板の異なる一対のダミーランド間を
第２の導通手段により導通接続するようにした。
電子部品を配線基板の実装面に実装する実装方法におい
て、表面実装型電子部品の一面側に複数のダミー電極を
設けると共に、一対のダミー電極間を第１の導通手段に
より導通接続し、かつ当該表面実装型電子部品の他面側
にそれぞれ異なる所定のダミー電極と導通接続された第
１及び第２のチエツク用電極を設ける一方、配線基板の
実装面に表面実装型電子部品の各ダミー電極にそれぞれ
対応する複数のダミーランド形成し、かつ表面実装型電
子部品が実装されたときに、表面実装型電子部品のダミ
ー電極及び第１の導通手段並びに配線基板のダミーラン
ドと共に表面実装型電子部品の第１及び第２のチエツク
用電極間を導通接続する一繋ぎの導電路を形成するよう
に、それぞれ配線基板の異なる一対のダミーランド間を
第２の導通手段により導通接続するようにした。
【００１９】この結果第１及び第２の発明においては、
第１の発明の表面実装型電子部品を第２の発明の配線基
板上に実装したときに、表面実装型電子部品の各ダミー
電極及び第１の導通手段と、配線基板のダミーランド及
び第２の導通手段とによつて表面実装型電子部品の第１
及び第２のチエツク用電極間を導通接続する導通路が形
成される。
第１の発明の表面実装型電子部品を第２の発明の配線基
板上に実装したときに、表面実装型電子部品の各ダミー
電極及び第１の導通手段と、配線基板のダミーランド及
び第２の導通手段とによつて表面実装型電子部品の第１
及び第２のチエツク用電極間を導通接続する導通路が形
成される。
【００２０】従つて例えば表面実装型電子部品の各ダミ
ー電極及び配線基板の対応するダミーランド間のいずれ
かが破断している場合には、第１及び第２のチエツク用
電極間の抵抗値が破断していない場合に比べて大きい値
を示すため、第１及び第２のチエツク用電極間の抵抗値
を測定するだけで表面実装型電子部品の各ダミー電極及
び配線基板の対応するダミーランド間のいずれかに破断
が生じているか否かを検査することができ、かくしてこ
れら表面実装型電子部品の各ダミー電極及び配線基板の
対応するダミーランド間をサンプルとして、表面実装型
電子部品及び配線基板間の破断検査を行うことができ
る。
ー電極及び配線基板の対応するダミーランド間のいずれ
かが破断している場合には、第１及び第２のチエツク用
電極間の抵抗値が破断していない場合に比べて大きい値
を示すため、第１及び第２のチエツク用電極間の抵抗値
を測定するだけで表面実装型電子部品の各ダミー電極及
び配線基板の対応するダミーランド間のいずれかに破断
が生じているか否かを検査することができ、かくしてこ
れら表面実装型電子部品の各ダミー電極及び配線基板の
対応するダミーランド間をサンプルとして、表面実装型
電子部品及び配線基板間の破断検査を行うことができ
る。
【００２１】また第３及び第４の発明においても、表面
実装型電子部品の第１及び第２のチエツク用電極間の抵
抗値を測定するだけで表面実装型電子部品の各ダミー電
極及び配線基板の対応するダミーランド間のいずれかに
破断が生じているか否かを検査することができ、かくし
てこれら表面実装型電子部品の各ダミー電極及び配線基
板の対応するダミーランド間をサンプルとして、表面実
装型電子部品及び配線基板間の破断検査を行うことがで
きる。
実装型電子部品の第１及び第２のチエツク用電極間の抵
抗値を測定するだけで表面実装型電子部品の各ダミー電
極及び配線基板の対応するダミーランド間のいずれかに
破断が生じているか否かを検査することができ、かくし
てこれら表面実装型電子部品の各ダミー電極及び配線基
板の対応するダミーランド間をサンプルとして、表面実
装型電子部品及び配線基板間の破断検査を行うことがで
きる。
【００２２】
【発明の実施の形態】以下図面について、本発明の一実
施の形態を詳述する。
施の形態を詳述する。
【００２３】図１において、３０は全体として本実施の
形態による実装基板を示し、所定の配線パターンが形成
されたプリント配線板３１の実装面３１Ａ上に複数のバ
ンプ付ＩＣパツケージ３２が実装されることにより構成
されている。
形態による実装基板を示し、所定の配線パターンが形成
されたプリント配線板３１の実装面３１Ａ上に複数のバ
ンプ付ＩＣパツケージ３２が実装されることにより構成
されている。
【００２４】各バンプ付ＩＣパツケージ３２において
は、それぞれ図２及び図３に示すように、配線基板４０
の一面４０Ａ側にワイヤボンデイング法によりＩＣチツ
プ４１が実装されると共に、当該ＩＣチツプ４１がエポ
キシ等の封止樹脂４２により封止されている。
は、それぞれ図２及び図３に示すように、配線基板４０
の一面４０Ａ側にワイヤボンデイング法によりＩＣチツ
プ４１が実装されると共に、当該ＩＣチツプ４１がエポ
キシ等の封止樹脂４２により封止されている。
【００２５】また配線基板４０の他面４０Ｂ側には電極
４３が当該他面４１Ｂの周端部に沿つて２列に並べて設
けられると共に、これら各電極４３上にそれぞれ導電材
からなるバンプ４４が形成されている。
４３が当該他面４１Ｂの周端部に沿つて２列に並べて設
けられると共に、これら各電極４３上にそれぞれ導電材
からなるバンプ４４が形成されている。
【００２６】このとき各電極４３は、配線基板４０の他
面４０Ｂの各隅部にそれぞれ設けられた４つのダミー電
極４３Ａ〜４３Ｄを除いて、それぞれ配線基板４０の一
面４０Ａに形成された対応する電極４５（それぞれ金材
からなる金属線４６を介してＩＣチツプ４１の対応する
電極と導通接続されている）とスルーホール（図示せ
ず）を介して電気的に接続されている。
面４０Ｂの各隅部にそれぞれ設けられた４つのダミー電
極４３Ａ〜４３Ｄを除いて、それぞれ配線基板４０の一
面４０Ａに形成された対応する電極４５（それぞれ金材
からなる金属線４６を介してＩＣチツプ４１の対応する
電極と導通接続されている）とスルーホール（図示せ
ず）を介して電気的に接続されている。
【００２７】また特に図２（Ａ）及び（Ｂ）において明
らかなように、４つのダミー電極４３Ａ〜４３Ｄのう
ち、隣接する第１及び第２のダミー電極４３Ａ、４３Ｂ
は、それぞれ配線基板４０の他面４０Ｂに形成された対
応する配線パターン４７Ａ、４７Ｂ及びスルーホール４
８Ａ、４８Ｂを順次介して配線基板４０の一面４０Ａに
形成された対応する第１又は第２のチエツク用電極４９
Ａ、４９Ｂと導通接続されると共に、第３及び第４のダ
ミー電極４３Ｃ、４３Ｄは、図３のように配線基板４０
の他面４０Ｂ側に形成された配線ライン５０を介して導
通接続されている。
らかなように、４つのダミー電極４３Ａ〜４３Ｄのう
ち、隣接する第１及び第２のダミー電極４３Ａ、４３Ｂ
は、それぞれ配線基板４０の他面４０Ｂに形成された対
応する配線パターン４７Ａ、４７Ｂ及びスルーホール４
８Ａ、４８Ｂを順次介して配線基板４０の一面４０Ａに
形成された対応する第１又は第２のチエツク用電極４９
Ａ、４９Ｂと導通接続されると共に、第３及び第４のダ
ミー電極４３Ｃ、４３Ｄは、図３のように配線基板４０
の他面４０Ｂ側に形成された配線ライン５０を介して導
通接続されている。
【００２８】一方プリント配線板３１においては、実装
面３１Ａに各バンプ付ＩＣパツケージ３２の各バンプ４
４（電極４３）にそれぞれ対応させてランド６０が形成
されている。
面３１Ａに各バンプ付ＩＣパツケージ３２の各バンプ４
４（電極４３）にそれぞれ対応させてランド６０が形成
されている。
【００２９】この場合これら各ランド６０のうち、バン
プ付ＩＣパツケージ３２（図２及び図３）の第１のダミ
ー電極４３Ａとバンプ４４を介して接合されるランド６
０Ａ（以下、これを第１のダミーランド６０Ａと呼ぶ）
と、当該バンプ付ＩＣパツケージ３２の第３のダミー電
極４３Ｃとバンプ４４を介して接合されるランド６０Ｃ
（以下、これを第３のダミーランド６０Ｃと呼ぶ）は、
配線ライン６１Ａにより導通接続されると共に、バンプ
付ＩＣパツケージ３２の第２のダミー電極４３Ｂとバン
プ４４を介して接合されるランド６０Ｂ（以下、これを
第２のダミーランド６０Ｂと呼ぶ）と、当該バンプ付Ｉ
Ｃパツケージ３２の第４のダミー電極４３Ｄとバンプ４
４を介して接合されるランド６０Ｄ（以下、これを第４
のダミーランド６０Ｄと呼ぶ）は、配線ライン６１Ｂに
より導通接続されている。
プ付ＩＣパツケージ３２（図２及び図３）の第１のダミ
ー電極４３Ａとバンプ４４を介して接合されるランド６
０Ａ（以下、これを第１のダミーランド６０Ａと呼ぶ）
と、当該バンプ付ＩＣパツケージ３２の第３のダミー電
極４３Ｃとバンプ４４を介して接合されるランド６０Ｃ
（以下、これを第３のダミーランド６０Ｃと呼ぶ）は、
配線ライン６１Ａにより導通接続されると共に、バンプ
付ＩＣパツケージ３２の第２のダミー電極４３Ｂとバン
プ４４を介して接合されるランド６０Ｂ（以下、これを
第２のダミーランド６０Ｂと呼ぶ）と、当該バンプ付Ｉ
Ｃパツケージ３２の第４のダミー電極４３Ｄとバンプ４
４を介して接合されるランド６０Ｄ（以下、これを第４
のダミーランド６０Ｄと呼ぶ）は、配線ライン６１Ｂに
より導通接続されている。
【００３０】これによりこのプリント配線板３１におい
ては、上述のバンプ付ＩＣパツケージ３２を実装したと
きに、当該バンプ付ＩＣパツケージ３２の第１及び第２
のチエツク用電極４９Ａ、４９Ｂ（図２）間を、当該バ
ンプ付ＩＣパツケージ３２のスルーホール４８Ａ、配線
パターン４７Ａ、第１のダミー電極４３Ａ及びバンプ４
４と、プリント配線板３１の第１のダミーランド６０
Ａ、配線ライン６１Ａ及び第３のダミーランド６０Ｃ
と、バンプ付ＩＣパツケージ３２のバンプ４４、第３の
ダミー電極４３Ｃ、配線ライン５０、第４のダミー電極
４３Ｃ及びバンプ４４と、プリント配線板３１の第４の
ダミーランド４０Ｄ、配線ライン６１Ｂ及び第２のダミ
ーランド６０Ｂと、バンプ付ＩＣパツケージ３２のバン
プ４４、第２のダミー電極４３Ｂ、配線パターン４７Ｂ
及びスルーホール４８Ｂとを順次介して導通接続するこ
とができるようになされている。
ては、上述のバンプ付ＩＣパツケージ３２を実装したと
きに、当該バンプ付ＩＣパツケージ３２の第１及び第２
のチエツク用電極４９Ａ、４９Ｂ（図２）間を、当該バ
ンプ付ＩＣパツケージ３２のスルーホール４８Ａ、配線
パターン４７Ａ、第１のダミー電極４３Ａ及びバンプ４
４と、プリント配線板３１の第１のダミーランド６０
Ａ、配線ライン６１Ａ及び第３のダミーランド６０Ｃ
と、バンプ付ＩＣパツケージ３２のバンプ４４、第３の
ダミー電極４３Ｃ、配線ライン５０、第４のダミー電極
４３Ｃ及びバンプ４４と、プリント配線板３１の第４の
ダミーランド４０Ｄ、配線ライン６１Ｂ及び第２のダミ
ーランド６０Ｂと、バンプ付ＩＣパツケージ３２のバン
プ４４、第２のダミー電極４３Ｂ、配線パターン４７Ｂ
及びスルーホール４８Ｂとを順次介して導通接続するこ
とができるようになされている。
【００３１】以上の構成においてこの実装基板３０の場
合、バンプ付ＩＣパツケージ３２の第１〜第４のダミー
電極４３Ａ〜４３Ｄ及びプリント配線板３１の対応する
第１〜第４のダミーランド６０Ａ〜６０Ｄ間のいずれも
が破断していない状態でバンプ付ＩＣパツケージ３２が
プリント配線板３１上に実装されている場合、当該バン
プ付ＩＣパツケージ３２の第１及び第２のチエツク用電
極４９Ａ、４９Ｂは、上述のようにバンプ付ＩＣパツケ
ージ３２のスルーホール４８Ａ、配線パターン４７Ａ、
第１のダミー電極４３Ａ及びバンプ４４と、プリント配
線板３１の第１のダミーランド６０Ａ、配線ライン６１
Ａ及び第３のダミーランド６０Ｃと、バンプ付ＩＣパツ
ケージ３２のバンプ４４、第３のダミー電極４３Ｃ、配
線ライン５０、第４のダミー電極４３Ｃ及びバンプ４４
と、プリント配線板３１の第４のダミーランド４０Ｄ、
配線ライン６１Ｂ及び第２のダミーランド６０Ｂと、バ
ンプ付ＩＣパツケージ３２のバンプ４４、第２のダミー
電極４３Ｂ、配線パターン４７Ｂ及びスルーホール４８
Ｂとからなる一繋ぎの導電路によつて導通接続されるた
め、これら第１及び第２のチエツク用電極４９Ａ、４９
Ｂにそれぞれテスタの第１、第２の端子の端子を接触さ
せたときに測定値として所定の抵抗値（以下、これを第
１の抵抗値と呼ぶ）が得られる。
合、バンプ付ＩＣパツケージ３２の第１〜第４のダミー
電極４３Ａ〜４３Ｄ及びプリント配線板３１の対応する
第１〜第４のダミーランド６０Ａ〜６０Ｄ間のいずれも
が破断していない状態でバンプ付ＩＣパツケージ３２が
プリント配線板３１上に実装されている場合、当該バン
プ付ＩＣパツケージ３２の第１及び第２のチエツク用電
極４９Ａ、４９Ｂは、上述のようにバンプ付ＩＣパツケ
ージ３２のスルーホール４８Ａ、配線パターン４７Ａ、
第１のダミー電極４３Ａ及びバンプ４４と、プリント配
線板３１の第１のダミーランド６０Ａ、配線ライン６１
Ａ及び第３のダミーランド６０Ｃと、バンプ付ＩＣパツ
ケージ３２のバンプ４４、第３のダミー電極４３Ｃ、配
線ライン５０、第４のダミー電極４３Ｃ及びバンプ４４
と、プリント配線板３１の第４のダミーランド４０Ｄ、
配線ライン６１Ｂ及び第２のダミーランド６０Ｂと、バ
ンプ付ＩＣパツケージ３２のバンプ４４、第２のダミー
電極４３Ｂ、配線パターン４７Ｂ及びスルーホール４８
Ｂとからなる一繋ぎの導電路によつて導通接続されるた
め、これら第１及び第２のチエツク用電極４９Ａ、４９
Ｂにそれぞれテスタの第１、第２の端子の端子を接触さ
せたときに測定値として所定の抵抗値（以下、これを第
１の抵抗値と呼ぶ）が得られる。
【００３２】これに対してバンプ付ＩＣパツケージ３２
の第１〜第４のダミー電極４３Ａ〜４３Ｄ及びプリント
配線板３１の対応する第１〜第４のダミーランド６０Ａ
〜６０Ｄ間のいずれかが破断した状態でバンプ付ＩＣパ
ツケージ３２がプリント配線板上に実装されている場合
には、当該バンプ付ＩＣパツケージ３２の第１及び第２
のチエツク用電極４９Ａ、４９Ｂの導通がこの破断した
部位において切断されるため、これら第１及び第２のチ
エツク用電極４９Ａ、４９Ｂにそれぞれテスタの第１、
第２の端子を接触させたときに、測定値として第１の抵
抗値よりも大きな抵抗値が得られる。
の第１〜第４のダミー電極４３Ａ〜４３Ｄ及びプリント
配線板３１の対応する第１〜第４のダミーランド６０Ａ
〜６０Ｄ間のいずれかが破断した状態でバンプ付ＩＣパ
ツケージ３２がプリント配線板上に実装されている場合
には、当該バンプ付ＩＣパツケージ３２の第１及び第２
のチエツク用電極４９Ａ、４９Ｂの導通がこの破断した
部位において切断されるため、これら第１及び第２のチ
エツク用電極４９Ａ、４９Ｂにそれぞれテスタの第１、
第２の端子を接触させたときに、測定値として第１の抵
抗値よりも大きな抵抗値が得られる。
【００３３】ここで、このバンプ付ＩＣパツケージ３２
のように裏面側に信号入出力用の複数の電極が形成され
たＩＣパツケージでは、ＩＣパツケージの電極とプリン
ト配線板の対応するランドとが破断する一番の原因とし
て、プリント配線板及びＩＣパツケージ間の熱膨張係数
差から、ＩＣチツプの動作時に発生した熱によつてＩＣ
パツケージとプリント配線板との間で伸縮に不整合が生
じ、その応力（歪み）がＩＣパツケージ及びプリント配
線板間の接合部であるバンプにかかつて当該バンプが破
壊することがあげられる。
のように裏面側に信号入出力用の複数の電極が形成され
たＩＣパツケージでは、ＩＣパツケージの電極とプリン
ト配線板の対応するランドとが破断する一番の原因とし
て、プリント配線板及びＩＣパツケージ間の熱膨張係数
差から、ＩＣチツプの動作時に発生した熱によつてＩＣ
パツケージとプリント配線板との間で伸縮に不整合が生
じ、その応力（歪み）がＩＣパツケージ及びプリント配
線板間の接合部であるバンプにかかつて当該バンプが破
壊することがあげられる。
【００３４】この場合ＩＣパツケージ及びプリント配線
板間において最も伸縮差が大きな箇所はＩＣパツケージ
の周辺部近傍であり、従つてＩＣパツケージの裏面側に
設けられた各バンプのうち、特に隅部に配置されたバン
プに最も応力が集中するため、当該隅部のバンプに破壊
が生じ易いことが確認されている。
板間において最も伸縮差が大きな箇所はＩＣパツケージ
の周辺部近傍であり、従つてＩＣパツケージの裏面側に
設けられた各バンプのうち、特に隅部に配置されたバン
プに最も応力が集中するため、当該隅部のバンプに破壊
が生じ易いことが確認されている。
【００３５】従つてこの実施の形態のようにバンプ付Ｉ
Ｃパツケージ３２及びプリント配線板３１を構成するこ
とによつて、バンプ付ＩＣパツケージ３２の第１及び第
２のチエツク用電極４９Ａ、４９Ｂ間の抵抗値を測定す
るだけで、バンプ付ＩＣパツケージ３２の第１〜第４の
ダミー電極及びプリント配線板３１のダミーランド６０
Ａ〜６０Ｂ間をサンプルとして、バンプ付ＩＣバツケー
ジ３２及びプリント配線板３１間の接合部の破断検査を
ほぼ精度良く、かつ容易に行うことができる。
Ｃパツケージ３２及びプリント配線板３１を構成するこ
とによつて、バンプ付ＩＣパツケージ３２の第１及び第
２のチエツク用電極４９Ａ、４９Ｂ間の抵抗値を測定す
るだけで、バンプ付ＩＣパツケージ３２の第１〜第４の
ダミー電極及びプリント配線板３１のダミーランド６０
Ａ〜６０Ｂ間をサンプルとして、バンプ付ＩＣバツケー
ジ３２及びプリント配線板３１間の接合部の破断検査を
ほぼ精度良く、かつ容易に行うことができる。
【００３６】以上の構成によれば、バンプ付ＩＣパツケ
ージ３２の各電極４３が設けられた裏面（すなわち配線
基板４０の他面４０Ｂ）の各隅部にそれぞれダミー電極
４３Ａ〜４３Ｄを形成すると共に、これら第１〜第４の
ダミー電極４３Ａ〜４３Ｄのうち第３及び第４のダミー
電極４３Ｃ、４３Ｄを配線ライン５０により導通接続
し、かつバンプ付ＩＣパツケージ３２の表面側（すなわ
ち配線基板４０の一面４０Ａ側）にそれぞれ第１又は第
２のダミー電極４３Ａ、４３Ｂと導通接続された第１及
び第２のチエツク用電極４９Ａ、４９Ｂを形成する一
方、プリント配線板３１の実装面３１Ａに、バンプ付Ｉ
Ｃパツケージ３２の第１〜第４のダミー電極４３Ａ〜４
３Ｄとそれぞれ対応する第１〜第４のダミーランド６０
Ａ〜６０Ｄと、第１及び第３のダミーランド６０Ａ、６
０Ｃ間を導通接続する第１の配線ライン６１Ａと、第２
及び第４のダミーランド６０Ｂ、６０Ｄ間を導通接続す
る第２の配線ライン６１Ｂとを形成するようにしたこと
により、バンプ付ＩＣパツケージ３２及びプリント配線
板３１間の接合部の破断検査をほぼ精度良く、かつ容易
に行うことができ、かくして実装基板の破断検査を容易
化させ得るＩＣパツケージ、プリント配線板、実装基板
及び実装方法を実現できる。
ージ３２の各電極４３が設けられた裏面（すなわち配線
基板４０の他面４０Ｂ）の各隅部にそれぞれダミー電極
４３Ａ〜４３Ｄを形成すると共に、これら第１〜第４の
ダミー電極４３Ａ〜４３Ｄのうち第３及び第４のダミー
電極４３Ｃ、４３Ｄを配線ライン５０により導通接続
し、かつバンプ付ＩＣパツケージ３２の表面側（すなわ
ち配線基板４０の一面４０Ａ側）にそれぞれ第１又は第
２のダミー電極４３Ａ、４３Ｂと導通接続された第１及
び第２のチエツク用電極４９Ａ、４９Ｂを形成する一
方、プリント配線板３１の実装面３１Ａに、バンプ付Ｉ
Ｃパツケージ３２の第１〜第４のダミー電極４３Ａ〜４
３Ｄとそれぞれ対応する第１〜第４のダミーランド６０
Ａ〜６０Ｄと、第１及び第３のダミーランド６０Ａ、６
０Ｃ間を導通接続する第１の配線ライン６１Ａと、第２
及び第４のダミーランド６０Ｂ、６０Ｄ間を導通接続す
る第２の配線ライン６１Ｂとを形成するようにしたこと
により、バンプ付ＩＣパツケージ３２及びプリント配線
板３１間の接合部の破断検査をほぼ精度良く、かつ容易
に行うことができ、かくして実装基板の破断検査を容易
化させ得るＩＣパツケージ、プリント配線板、実装基板
及び実装方法を実現できる。
【００３７】なお上述の実施の形態においては、本発明
を図２及び図３のように構成されたバンプ付ＩＣパツケ
ージ３２、当該バンプ付ＩＣパツケージ３２がプリント
配線板３１上に実装されてなる実装基板３０に適用する
ようにした場合について述べたが、本発明はこれに限ら
ず、一面に信号入出力用の複数の電極が形成され、フエ
ースダウンで実装するこの他種々の表面実装型電子部品
及び当該表面実装型電子部品が配線基板上に実装されて
なる実装基板に適用することができる。
を図２及び図３のように構成されたバンプ付ＩＣパツケ
ージ３２、当該バンプ付ＩＣパツケージ３２がプリント
配線板３１上に実装されてなる実装基板３０に適用する
ようにした場合について述べたが、本発明はこれに限ら
ず、一面に信号入出力用の複数の電極が形成され、フエ
ースダウンで実装するこの他種々の表面実装型電子部品
及び当該表面実装型電子部品が配線基板上に実装されて
なる実装基板に適用することができる。
【００３８】また上述の実施の形態においては、バンプ
付ＩＣパツケージ３２の裏面（配線基板４０の一面４０
Ａ）に形成する第１〜第４のダミー電極４３Ａ〜４３Ｄ
を当該バンプ付ＩＣパツケージ３２の裏面の各隅部にそ
れぞれ形成するようにした場合について述べたが、本発
明はこれに限らず、第１〜第４のダミー電極４３Ａ〜４
３Ｄの形成位置としてはバンプ付ＩＣパツケージ３２の
裏面の各隅部以外の場所であつても良く、またダミー電
極４３Ａ〜４３Ｄの数としては４個以上であつても良
い。
付ＩＣパツケージ３２の裏面（配線基板４０の一面４０
Ａ）に形成する第１〜第４のダミー電極４３Ａ〜４３Ｄ
を当該バンプ付ＩＣパツケージ３２の裏面の各隅部にそ
れぞれ形成するようにした場合について述べたが、本発
明はこれに限らず、第１〜第４のダミー電極４３Ａ〜４
３Ｄの形成位置としてはバンプ付ＩＣパツケージ３２の
裏面の各隅部以外の場所であつても良く、またダミー電
極４３Ａ〜４３Ｄの数としては４個以上であつても良
い。
【００３９】なおこの場合、上述の実施の形態では、プ
リント配線板３１の第１〜第４のダミーランド６０Ａ〜
６０Ｄを、実装面３１Ａのうち、バンプ付ＩＣパツケー
ジ３２との対向領域の隅部に形成するようにしたが、プ
リント配線板３１の第１〜第４のダミーランド６０Ａ〜
６０Ｄの形成位置及び数は、バンプ付ＩＣパツケージ３
２のダミー電極４３Ａ〜４３Ｄの形成位置及び数に合わ
せるようにすれば良い。
リント配線板３１の第１〜第４のダミーランド６０Ａ〜
６０Ｄを、実装面３１Ａのうち、バンプ付ＩＣパツケー
ジ３２との対向領域の隅部に形成するようにしたが、プ
リント配線板３１の第１〜第４のダミーランド６０Ａ〜
６０Ｄの形成位置及び数は、バンプ付ＩＣパツケージ３
２のダミー電極４３Ａ〜４３Ｄの形成位置及び数に合わ
せるようにすれば良い。
【００４０】さらに上述の実施の形態においては、バン
プ付ＩＣパツケージ３２側において、第３及び第４のダ
ミー電極４３Ｃ、４３Ｄを配線ライン５０で導通接続す
ると共に、プリント配線板３１側において、第１及び第
３のダミーランド６０Ａ、６０Ｃを配線ライン６１Ａで
導通接続し、かつ第２及び第４のダミーランド６０Ｂ、
６０Ｄを配線ライン６１Ｂで導通接続するようにした場
合について述べたが、本発明はこれに限らず、要は、バ
ンプ付ＩＣパツケージ３２をプリント配線板３１上に実
装したときに、バンプ付ＩＣパツケージ３２の第１〜第
４のダミー電極４３Ａ〜４３Ｄと、所定の第１〜第４の
ダミー電極４３Ａ〜４３Ｄ間を導通接続する第１の配線
ラインと、第１〜第４のダミー電極４３Ａ〜４３Ｄ上に
形成された各バンプ４４と、プリント配線板３１の第１
〜第４のダミーランド４３Ａ〜４３Ｄと、所定の第１〜
第４のダミーランド４３Ａ〜４３Ｄ間を導通接続する第
２の配線ラインとによつてバンプ付ＩＣパツケージ３２
の第１及び第２のチエツク用電極４９Ａ、４９Ｂを導通
接続する一繋ぎの導電路を形成することができるのであ
れば、第１及び第２の配線ラインの形成位置の組み合わ
せとしては、この他種々の組み合わせを適用できる。
プ付ＩＣパツケージ３２側において、第３及び第４のダ
ミー電極４３Ｃ、４３Ｄを配線ライン５０で導通接続す
ると共に、プリント配線板３１側において、第１及び第
３のダミーランド６０Ａ、６０Ｃを配線ライン６１Ａで
導通接続し、かつ第２及び第４のダミーランド６０Ｂ、
６０Ｄを配線ライン６１Ｂで導通接続するようにした場
合について述べたが、本発明はこれに限らず、要は、バ
ンプ付ＩＣパツケージ３２をプリント配線板３１上に実
装したときに、バンプ付ＩＣパツケージ３２の第１〜第
４のダミー電極４３Ａ〜４３Ｄと、所定の第１〜第４の
ダミー電極４３Ａ〜４３Ｄ間を導通接続する第１の配線
ラインと、第１〜第４のダミー電極４３Ａ〜４３Ｄ上に
形成された各バンプ４４と、プリント配線板３１の第１
〜第４のダミーランド４３Ａ〜４３Ｄと、所定の第１〜
第４のダミーランド４３Ａ〜４３Ｄ間を導通接続する第
２の配線ラインとによつてバンプ付ＩＣパツケージ３２
の第１及び第２のチエツク用電極４９Ａ、４９Ｂを導通
接続する一繋ぎの導電路を形成することができるのであ
れば、第１及び第２の配線ラインの形成位置の組み合わ
せとしては、この他種々の組み合わせを適用できる。
【００４１】さらに上述の実施の形態においては、バン
プ付ＩＣパツケージ３２の第３及び第４のダミー電極４
３Ｃ、４３Ｄ間を導通接続する第１の導通手段と、プリ
ント配線板３１の第１及び第３のダミーランド６０Ａ、
６０Ｃ間、並びに第２及び第４のダミーランド６０Ｂ、
６０Ｄ間をそれぞれ導通接続する第２の導通手段として
それぞれ配線ライン５０、６１Ａ、６１Ｂを適用するよ
うにした場合について述べたが、本発明はこれに限ら
ず、例えばリード線等を用いるようにしても良く、第１
及び第２の導通手段としては、この他種々の導通手段を
適用できる。
プ付ＩＣパツケージ３２の第３及び第４のダミー電極４
３Ｃ、４３Ｄ間を導通接続する第１の導通手段と、プリ
ント配線板３１の第１及び第３のダミーランド６０Ａ、
６０Ｃ間、並びに第２及び第４のダミーランド６０Ｂ、
６０Ｄ間をそれぞれ導通接続する第２の導通手段として
それぞれ配線ライン５０、６１Ａ、６１Ｂを適用するよ
うにした場合について述べたが、本発明はこれに限ら
ず、例えばリード線等を用いるようにしても良く、第１
及び第２の導通手段としては、この他種々の導通手段を
適用できる。
【００４２】さらに上述の実施の形態においては、バン
プ付ＩＣパツケージ３２の第１及び第２のチエツク用電
極４９Ａ、４９Ｂと、対応する第１又は第２のダミー電
極４３Ａ、４３Ｂとを導通接続する手段として、配線パ
ターン４７Ａ、４７Ｂ及びスルーホール４８Ａ、４８Ｂ
を適用するようにした場合について述べたが、本発明は
これに限らず、リード線等この他種々の導通手段を適用
できる。
プ付ＩＣパツケージ３２の第１及び第２のチエツク用電
極４９Ａ、４９Ｂと、対応する第１又は第２のダミー電
極４３Ａ、４３Ｂとを導通接続する手段として、配線パ
ターン４７Ａ、４７Ｂ及びスルーホール４８Ａ、４８Ｂ
を適用するようにした場合について述べたが、本発明は
これに限らず、リード線等この他種々の導通手段を適用
できる。
【００４３】さらに上述の実施の形態においては、バン
プ付ＩＣパツケージ３２を実装する配線基板としてプリ
ント配線板３１を適用するようにした場合について述べ
たが、本発明はこれに限らず、フレキシブル基板等、こ
の他種々の配線基板を適用できる。
プ付ＩＣパツケージ３２を実装する配線基板としてプリ
ント配線板３１を適用するようにした場合について述べ
たが、本発明はこれに限らず、フレキシブル基板等、こ
の他種々の配線基板を適用できる。
【００４４】
【発明の効果】上述のように本発明によれば、表面実装
型電子部品の一面側に複数のダミー電極を設けると共
に、一対のダミー電極間を第１の導通手段により導通接
続し、かつ当該表面実装型電子部品の他面側にそれぞれ
異なる所定のダミー電極と導通接続された第１及び第２
のチエツク用電極を設ける一方、配線基板の実装面に表
面実装型電子部品の各ダミー電極にそれぞれ対応する複
数のダミーランド形成し、かつ表面実装型電子部品が実
装されたときに、表面実装型電子部品のダミー電極及び
第１の導通手段並びに配線基板のダミーランドと共に表
面実装型電子部品の第１及び第２のチエツク用電極間を
導通接続する一繋ぎの導電路を形成するように、それぞ
れ配線基板の異なる一対のダミーランド間を第２の導通
手段により導通接続するようにしたことにより、表面実
装型電子部品の第１及び第２のチエツク用電極間の抵抗
値を測定するだけで表面実装型電子部品及び配線基板間
の破断検査を行うことができ、かくして実装基板の破断
検査を容易化させ得る表面実装型電子部品、配線基板、
実装基板及び実装方法を実現できる。
型電子部品の一面側に複数のダミー電極を設けると共
に、一対のダミー電極間を第１の導通手段により導通接
続し、かつ当該表面実装型電子部品の他面側にそれぞれ
異なる所定のダミー電極と導通接続された第１及び第２
のチエツク用電極を設ける一方、配線基板の実装面に表
面実装型電子部品の各ダミー電極にそれぞれ対応する複
数のダミーランド形成し、かつ表面実装型電子部品が実
装されたときに、表面実装型電子部品のダミー電極及び
第１の導通手段並びに配線基板のダミーランドと共に表
面実装型電子部品の第１及び第２のチエツク用電極間を
導通接続する一繋ぎの導電路を形成するように、それぞ
れ配線基板の異なる一対のダミーランド間を第２の導通
手段により導通接続するようにしたことにより、表面実
装型電子部品の第１及び第２のチエツク用電極間の抵抗
値を測定するだけで表面実装型電子部品及び配線基板間
の破断検査を行うことができ、かくして実装基板の破断
検査を容易化させ得る表面実装型電子部品、配線基板、
実装基板及び実装方法を実現できる。
【図１】本実施の形態による実装基板の構成を示す平面
図である。
図である。
【図２】本実施の形態によるバンプ付ＩＣパツケージの
構成を部分的に断面をとつて示す斜視図及び断面図であ
る。
構成を部分的に断面をとつて示す斜視図及び断面図であ
る。
【図３】本実施の形態によるバンプ付ＩＣパツケージの
構成を示す平面図である。
構成を示す平面図である。
【図４】本実施の形態によるプリント配線板の構成を示
す略線的な平面図である。
す略線的な平面図である。
【図５】ＱＦＰの構成を示す斜視図である。
【図６】ＢＧＡの構成を部分的に断面をとつて示す斜視
図及び断面図である。
図及び断面図である。
【図７】従来のバンプ付ＩＣパツケージの一構成例を示
す平面図である。
す平面図である。
【図８】従来の実装基板の構成を示す平面図である。
３０…実装基板、３１…プリント配線板、３１Ａ…実装
面、３２…バンプ付ＩＣパツケージ、４０…配線基板、
４０Ａ…一面、４０Ｂ…他面、４１…ＩＣチツプ、４３
…電極、４３Ａ〜４３Ｄ…ダミー電極、４４…バンプ、
４７Ａ、４７Ｂ…配線パターン、４８Ａ、４８Ｂ…スル
ーホール、４９Ａ、４９Ｂ…チエツク用電極、５０、６
１Ａ、６１Ｂ…配線ライン、６０Ａ〜６０Ｄ…ダミーラ
ンド
面、３２…バンプ付ＩＣパツケージ、４０…配線基板、
４０Ａ…一面、４０Ｂ…他面、４１…ＩＣチツプ、４３
…電極、４３Ａ〜４３Ｄ…ダミー電極、４４…バンプ、
４７Ａ、４７Ｂ…配線パターン、４８Ａ、４８Ｂ…スル
ーホール、４９Ａ、４９Ｂ…チエツク用電極、５０、６
１Ａ、６１Ｂ…配線ライン、６０Ａ〜６０Ｄ…ダミーラ
ンド
Claims (8)
- 【請求項１】 一面側に信号入出力用の複数の電極が形
成された表面実装型電子部品において、 上記一面側に設けられた複数のダミー電極と、 それぞれ異なる一対の上記ダミー電極間を導通接続する
単数又は複数の導通手段と、 上記一面と対向する他面側に設けられ、それぞれ異なる
所定の上記ダミー電極と導通接続された第１及び第２の
チエツク用電極とを具えることを特徴とする表面実装型
電子部品。 - 【請求項２】 各上記ダミー電極は、それぞれ上記一面
側の隅部に設けられたことを特徴とする請求項１に記載
の表面実装型電子部品。 - 【請求項３】 一面側に電極を複数有する表面実装型電
子部品を実装する配線基板において、 上記表面実装型電子部品の上記複数の電極のうち、複数
のダミー電極にそれぞれ対応させて上記実装面に形成さ
れた複数のダミーランドと、 上記表面実装型電子部品が実装されたときに、当該表面
実装型電子部品の各上記ダミー電極、一対の上記ダミー
電極間を導通接続する第１の導通手段及び上記ダミーラ
ンドと共に、上記表面実装型電子部品の他面側に形成さ
れたそれぞれ所定の上記ダミー電極と導通されてなる第
１及び第２のチエツク用電極間を導通接続する一繋ぎの
導電路を形成するように、それぞれ一対の上記ダミーラ
ンド間を導通接続する単数又は複数の第２の導通手段と
を具えることを特徴とする配線基板。 - 【請求項４】 各上記ダミーランドは、上記表面実装型
電子部品の上記一面側の隅部にそれぞれ形成された各上
記ダミー電極にそれぞれ対応させて、上記実装面のう
ち、上記表面実装型電子部品との対向領域の隅部にそれ
ぞれ形成されたことを特徴とする請求項３に記載の配線
基板。 - 【請求項５】 配線基板の実装面に表面実装型電子部品
が実装されてなる実装基板において、 上記表面実装型電子部品は、 上記配線基板との対向面でなる一面側に設けられた複数
のダミー電極と、 それぞれ異なる一対の上記ダミー電極間を導通接続する
単数又は複数の第１の導通手段と、 上記一面と対向する他面側に設けられ、それぞれ異なる
所定の上記ダミー電極と導通接続された第１及び第２の
チエツク用電極とを具え、 上記配線基板は、 上記表面実装型電子部品の各上記ダミー電極にそれぞれ
対応させて上記実装面に形成された複数のダミーランド
と、 上記表面実装型電子部品が実装されたときに、上記表面
実装型電子部品の上記ダミー電極及び上記第１の導通手
段並びに上記配線基板の上記ダミーランドと共に上記表
面実装型電子部品の上記第１及び第２のチエツク用電極
間を導通接続する一繋ぎの導電路を形成するように、そ
れぞれ上記配線基板の異なる一対の上記ダミーランド間
を導通接続する単数又は複数の第２の導通手段とを具え
ることを特徴とする実装基板。 - 【請求項６】 上記表面実装型電子部品の各上記ダミー
電極は、それぞれ当該表面実装型電子部品の上記一面側
の隅部に設けられたことを特徴とする請求項５に記載の
実装基板。 - 【請求項７】 一面側に信号入出力用の複数の電極が形
成された表面実装型電子部品を配線基板の実装面に実装
する実装方法において、 上記表面実装型電子部品の上記一面側に複数のダミー電
極を設けると共に、一対の上記ダミー電極間を第１の導
通手段により導通接続し、かつ当該表面実装型電子部品
の他面側にそれぞれ異なる所定の上記ダミー電極と導通
接続された第１及び第２のチエツク用電極を設ける一
方、配線基板の上記実装面に上記表面実装型電子部品の
各上記ダミー電極にそれぞれ対応する複数のダミーラン
ド形成し、かつ上記表面実装型電子部品が実装されたと
きに、上記表面実装型電子部品の上記ダミー電極及び上
記第１の導通手段並びに上記配線基板の上記ダミーラン
ドと共に上記表面実装型電子部品の上記第１及び第２の
チエツク用電極間を導通接続する一繋ぎの導電路を形成
するように、それぞれ上記配線基板の異なる一対の上記
ダミーランド間を第２の導通手段により導通接続する第
１のステツプと、 上記表面実装型電子部品を上記配線基板上に位置決めし
てマウントした後、表面実装型電子部品の各上記ダミー
電極と、配線基板の対応するダミーランドとを接合する
第２のステツプとを具えることを特徴とする実装方法。 - 【請求項８】 上記第１のステツプでは、上記表面実装
型電子部品の各上記ダミー電極を、それぞれ当該表面実
装型電子部品の上記一面側の隅部に設けることを特徴と
する請求項７に記載の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667797A JP3722325B2 (ja) | 1997-05-27 | 1997-05-27 | 表面実装型電子部品、配線基板、実装基板及び実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13667797A JP3722325B2 (ja) | 1997-05-27 | 1997-05-27 | 表面実装型電子部品、配線基板、実装基板及び実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335520A true JPH10335520A (ja) | 1998-12-18 |
| JP3722325B2 JP3722325B2 (ja) | 2005-11-30 |
Family
ID=15180901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13667797A Expired - Fee Related JP3722325B2 (ja) | 1997-05-27 | 1997-05-27 | 表面実装型電子部品、配線基板、実装基板及び実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3722325B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005013359A1 (ja) * | 2003-07-31 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| KR100590477B1 (ko) | 2004-12-22 | 2006-06-19 | 삼성전자주식회사 | 마더보드의 가장자리를 이용한 메모리 모듈과 마더보드의접속 구조 및 이에 적합한 구조의 메모리 모듈 |
| JP2009206184A (ja) * | 2008-02-26 | 2009-09-10 | Fanuc Ltd | パワー半導体モジュール及びそれを使用したモータ駆動装置 |
| WO2010064341A1 (ja) * | 2008-12-01 | 2010-06-10 | パナソニック株式会社 | チップを有する半導体装置 |
-
1997
- 1997-05-27 JP JP13667797A patent/JP3722325B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005013359A1 (ja) * | 2003-07-31 | 2005-02-10 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| KR100590477B1 (ko) | 2004-12-22 | 2006-06-19 | 삼성전자주식회사 | 마더보드의 가장자리를 이용한 메모리 모듈과 마더보드의접속 구조 및 이에 적합한 구조의 메모리 모듈 |
| JP2009206184A (ja) * | 2008-02-26 | 2009-09-10 | Fanuc Ltd | パワー半導体モジュール及びそれを使用したモータ駆動装置 |
| WO2010064341A1 (ja) * | 2008-12-01 | 2010-06-10 | パナソニック株式会社 | チップを有する半導体装置 |
| US8067950B2 (en) | 2008-12-01 | 2011-11-29 | Panasonic Corporation | Semiconductor device including chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3722325B2 (ja) | 2005-11-30 |
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