KR20010098833A - 칩 형 전자 부품 및 그 제조 방법 및 그 제조에 사용하는유사 웨이퍼 및 그 제조 방법 - Google Patents

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KR20010098833A
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Abstract

반도체 칩을 제조하는 방법에 있어서, 처리 전에 점착 강도를 유지하고, 상기 처리 이후에는 상기 점착 강도를 잃는 특성을 갖는 점착 물질을 기판상에 장착하는 단계; 전극 표면을 아래로 향하게 하여 상기 점착 물질 상에 다수 개의 및/또는 다수의 다른 종류의 반도체 칩을 고정하는 단계; 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩의 전체 영역 및 그 사이의 공간을 보호 물질로 코팅하는 단계; 상기 점착 물질의 상기 점착 강도가 약해지도록 상기 점착 물질에 소정의 처리를 인가하는 단계; 상기 보호 물질로 덮여진 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩을 접합하는 유사 웨이퍼를 박리하는 단계; 및 다수의 무결점 베어 칩을, 각각의 무-결점 베어 칩 사이의 수지의 위치에서 유사 웨이퍼를 자름으로서, 이산 무결점 전자 부품으로 절단되는 단계를 포함한다.

Description

칩 형 전자 부품 및 그 제조 방법 및 그 제조에 사용하는 유사 웨이퍼 및 그 제조 방법{Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof}
본 발명은, 반도체 디바이스의 제조에 이용하기에 적합한 칩 형 전자 부품 및 그 제조 방법에 관한 것으로, 특히, 그 제조에 사용되는 유사 웨이퍼 및 그 제조 방법에 관한 것이다.
오늘날, 디지털 비디오 카메라, 디지털 이동전화, 노트북 컴퓨터 및 등등으로 전형적으로 대표되는 이동 전자 디바이스의 소형화(compact), 박형화(thinner) 및 경량화(lightweight) 디자인의 요구는 증가되고, 반도체 부품의 표면 실장밀도(surface packaging density)를 어떻게 증가시킬까 라는 것은 가장 중요한 키 포인트가 되었다. 이러한 의도에서, 페키지 IC들(QFT(Quad flat packaging) 등등)을 대신하여 보다 소형의 CSP(Chip scale package)의 개발이나, 부분적으로 채용되고 있고 초 고용량 반도체 실장 기술(ultimate semiconductor high density packaging technology)을 이끌어갈 수 있는 플립칩 방법을 기초로한 베어 칩 실장의 보급(proliferation)이 더 강하게 요구된다.
예시한 방법으로서, 상기 언급된 플립 칩 실장 방법의 전형적인 일괄 형성 기술은, Al 전극 패드 상에 Au-스터드 범프 방법(Au-stud bump method) 또는 전해 도금법(electroplating method)을 이용하여, Au 범프를 형성하는 방법 및, 전해 도금법 또는 증작법(vapor deposition method)을 이용한 일괄적인 납땜 범프를 형성하기 위한 방법이 대표적이다. 그러나, 통상의 응용에서는 낮은 비용의 플립 칩 실장이 선호되고, Au 스터드 범프 방법으로서 칩이 제조된 이후에 범프를 형성하는 것이 아니라, 웨이퍼의 선행 스테이지에서 일괄적으로 범프를 형성하는 것이 바람직하다.
상기 설명된 웨이퍼 배치 처리 방법은, 근래의 대형화된 웨이퍼(150 mmΦ에서 200mmΦ 및 300mmΦ까지), 및 LSI들(대규모 집적회로)의 칩 접속 핀 수의 증가를 고려한다면 미래의 기술 동향을 명확하게 나타낸다.
종래의 범프 형성 방법은 다음에서 설명될 것이다.
도 9는 Au 스터드 범프(24)의 예를 도시한다. 웨이퍼로부터 절단된 반도체 칩 상에 형성되는 Al 패드(55)의 표면상에서, 와이어 접합 방법(wire bonding method)을 이용하여 Au 스터드 범프(24)가 형성된다. 도 10은, 예를 들면, 입력/출력 회로(22) 및 그 위에 형성된 디바이스 부(메모리)(23)를 갖는 실리콘 기판(웨이퍼)(51)이 그것의 웨이퍼 레벨에서 납땜 범프(62)를 형성하도록 일괄적으로 처리되는 예를 보여준다. 예를 들면, 참조 번호(21)는 스크라이브 라인(scribe line)을 보여준다.
더욱이, 도 11a 내지 11e는 제조의 원가를 낮추기 위해, Ni 무전해 도금(Ni electroless plating) 및 납땜 페이스트 프린팅 방법을 조합으로 일괄적으로 웨이퍼 상에서 범프를 형성하는 단계를 도시한다. 도 11a는 그 위에 형성된 SiO2막을 갖는 실리콘 기판(웨이퍼)을 도시하고, 도 11b는 그것의 전극을 포함한 칩 부분을 확대하여 도시하였다. 도 11a 및 11b에서, 번호 51은 Si 기판(웨이퍼), 55는 Al 전극 패드, 다른 것들은 Si3N4막, SiO2막이나 폴리미드 막을 포함하는 SiO2막 및 패시베이션 막을 나타낸다.
도 11c에서, Ni 무전해 도금법에 의해, Al 전극 패드(55)의 열려진 상부 표면에만, N1 무전해 도금 층(UBM: under bump metal)이 Ni 무전해 도금법에 의해 선택적으로 형성된다. Al 전극 패드(55) 및 납땜 범프 사이의 전기적 접속을 지지하기 위한 UBM으로서 제공되는 이 Ni 무전해 도금 층은, Al 전극 패드(55)를 인산 에칭 처리(phosphoric acid etching solution)를 선 처리하는 단계, Zn 처리에 의해 Zn을 치환 석출(substitution-precipitating)시켜, Ni-P 도금로에서 딥-코팅하는 단계에 의해 쉽게 형성된다.
도 11d는 프린팅 방법에 의해 금속 스크린 마스크(52)를 통해 납땜 페이스트(59)가 Ni 무전해 도금층(UBM)으로 전사된 상태를 도시한다. 도 11e는 납땜 페이스트(59)가 웨트 백 방법(wet back method)(가열 용용(hot fusing))에 의해 녹여지고, 납땜 범프(62)가 형성되는 상태를 도시한다. 그러므로, 광처리(photo processing)의 이용 없이, 납땜 범프(62)는 Ni 무전해 도금 방법 및 납땜 페이스트 스크린 프린팅 방법 등을 이용해 쉽게 형성될 수 있다.
다른 한편으로, 각각의 칩을 소형화함으로서 LSI의 고밀도 실장에 접근하는 CSP가 디지털 디바이스 회로 블록 다이어그램으로부터 보여지듯이 몇몇의 공통 회로를 포함하고, 다중 실장 또는 MCM(다중 칩 모듈) 내의 이러한 공통 회로 블록을 제공하는 처리도 등장했다. 디지털 이동 전화 내의 원 칩(one chip) 실장 내의 SRAM(static RAM), 플래시메모리 및 마이크로컴퓨터의 설비는 그것의 한 예이다.
이 MCM 기술은 근래에 발전된 원 칩 시스템 LSI내에서 또한 현격하게 이점을 보여주는 것이 기대된다. 즉, 집적 메모리, 로직 및 아날로그 LSI를 원 칩으로 집적하는 경우, 다른 LSI 제조 처리를 동일한 웨이퍼 처리 단계에서 처리되어야 하고, 그러므로 실질적으로 마스크의 수와 처리 단계와 개발 TAT(turnaround time)가 길어진다. 또한 처리의 증가된 단계로부터의 제조 결과내의 낮은 산출은 무시할 수 없는 심각한 문제이다.
이러한 이유로, 각각의 LSI들이 이산적으로 제조되고, MCM 내에서 실장되는 것이 유망하게 고려되고 있다. 이러한 MCM 실장의 예가 도 12a 및 12b에 도시되고 있다.
도 12a 및 12b는 와이어 본당 방법으로서 회로 기판(60) 상에 탑재된 각각의 칩(62)이 그 사이의 와이어(61)를 이용하여 전기적으로 접속되는 것을 도시하고 있다. 또한 도 13a 내지 도 13c는 플립 칩 방법을 도시하는데, 각각의 칩(64)은 아래를 향한 상태의 회로 기판(60)상의 전극(63)에 접속된다. 디바이스의 더욱 소형화 및 박형화로 디자인하기 위해, 도 13a 내지 도 13c의 플립 칩 방법은 유리한 방법으로 고려된다. 더욱이, 장래의 더 빠른 속도를 위해 필수적인 접속 와이어 길이의 소형화를 위해, 각각의 접속 안의 임피던스 변화를 고려하여, 플립 칩 방법은 변하는 것으로 고려된다.
플립 칩 방법을 이용하는 MCM에 대하여, 다수의 이종의 LSI들 중 각각의 LSI상에 제공되는 Al 전극 패드(55)의 표면 상에서 Au-스터드 범프를 형성하여, 이방성 컨덕티브 필름(ACF)을 통해 회로 기판으로 전기적으로 접속하는 방법이나, 수지 페이스트를 이용하여 압축 접합에 의한 다른 방법, 및 Au 범프, Ni 무전해 도금된 범프, 납땜 된 범프 또는 그것의 범프 등등과 같은 방법을 포함하는 다양한 접속 방법이 제안되었다. 도 13c는 납땜 범프(65)를 통해 삽입 접합(intercalation)의한기판(60)의 낮은 전기적 저항으로 확실하게 접합시킨 예이다.
상기 언급된 각각의 범프-형성 방법은 이미 완성되었고, 대량 생산을 위해 이미 시작되었다. 예를 들면, 도 9에 의해 도시된 Au 스터드 범프(24)는 클립당 범프를 형성하는 방법에 의해 형성되었다. 이러한 클립당 범프 형성 방법은 존재하는 장치를 이용하는 간단한 범프 형성 방법으로서 폭 넓게 사용되지만, 핀 종료의 수가 증가할수록 범프 형성 가격이 따라서 증가된다는 문제가 있다.
또한, 최근 경향의 저전압 구동 LSI들에 있어서는, Al 와이어링 층의 전압 강하의 문제 때문에, 주변 전극 패드를 제한하는 것 뿐 아니라, 액티브 요소 상에 또한 부가적인 전극 패드를 포함하는 영역 패드의 공급이 요구된다. 그러나. 도 9의 Au 스터드 범프(24)는 접합 부하 및 결점의 영향성을 고려하면 영역 패드에는 적합하지 않다. 더욱 Au 스터드 범프 칩의 실장이 피스 단위로 피스를 접합 압축함으로서 이루어지고, 양 표면의 실장이 어려운 것과 같은 문제점이 있다.
다른 한편으로, 웨이퍼 일괄 납땜 범프 형성 방법은 영역 패드의 공급에 인가될 수 있거나 일괄 리플로우(batch reflow) 또는 양측 실장에 적용될 수 있는 이점이 있다. 그러나, 일반적으로 생산의 낮은 산출을 갖는 전연 웨이퍼(leading-edge wafer)의 처리에 적용되면 무-결점 칩의 가격이 급격하게 증가되는 단점이 있다.
즉, 종래의 웨이퍼 일괄 처리에 의해 제조된 반도체 웨이퍼(53)를 나타내는 도 14를 참조하면, 전연 LSI(leading edge LSI)들에 대한 생산의 높은 양품율이 요구됨에도 불구하고, 스크라이브 라인(21)에 의해 나누어지고 "x"로 표시된 결점칩(20)의 수는 실질적으로 "o"로 표시된 무-결점 칩(3)의 수보다 크다.
또한, 만일 베어 칩이 타사나 벤더로부터 구입된다면, 다양한 디자인 특성 때문에 그것들 위에 범프를 형성하기가 어려웠었다. 즉, 상기 언급된 두 개의 종류의 범프 형성 방법이 그 자신의 메리트를 가지고 있다 하더라도, 실제로 그 자신의 메리트를 각각 최적으로 이용할 뿐, 그것들이 모든 분야에서 이용될 수 없다. 높은 양품율을 갖는 웨이퍼 일괄 범프 형성 방법은, 단일 웨이퍼 내의 포함된 터미널의 수가 많거나(예를 들면, 50000 터미널/웨이퍼), 또는 영역 패드에 응용 가능한 낮은 결점 범프를 형성 할 때 이득적이다. 더욱이, Au 스터드 범프는, 베어 칩이 대량 구입됐을 때 칩 당 범프 처리 내에서 사용되거나. 또는 간단한 범프 처리의 경우에 유리하다.
또, 도 14에 도시되어 있는 반도체 웨이퍼(53)를 스크라이브 라인(21)을 따라 절단하면, 절단에 따른 칩의 스트레스 또는 균열이 발생하여, 결함의 원인이 될 수 있다. 또, 만일 무-결점 칩(3)과 결함이 있는 칩(20) 둘 다를 포함하는 반도체 웨이퍼(53) 상의 일괄적인 납땜 범프 형성 처리가 진행된다면, 결점있는 칩에 인가된 처리가 낭비되어, 제조가가 증가된다.
일본 특허 출원 공개 공보 Hei 9-260581에서, 디바이스간의 상호 접속을 위한 와이어링 층을 형성하는 방법이 개시되었다. 다수 개의 반도체 칩이 실리콘 웨이퍼 상에 단단하게 접합되어, 압력 하에서 알류미늄계 등으로 만들어진 기판상에 형성된 수지에 첨가되고, 평면 웨이퍼 표면을 제공하도록 박리(peeled off)되고, 포토리소그래피(photolithography)에 의해 이 평면 웨이퍼 표면상의 디바이스간의상호 연결을 위해 와이어링 층을 형성한다.
이러한 종래의 방법에 따라서, 웨이퍼 일괄 처리가 가능해지고, 대량 생산의 메리트에 의해 낮은 비용의 제조가 가능해지는 것이 제안되었다. 그러나, 웨이퍼 상에 배열된 각각의 반도체 칩의 하부 표면에 상기 설명된 것처럼 알루미늄으로 만들어진 경질 기판이 존재하기 때문에, 다이스로 스크라이빙(scribing) 및 절단 시에, 칩 하단 표면에 존재하는 경질 기판도 근접한 칩 사이의 수지와 함께 절단되어야 함으로, 절단용 칼날이 손상되는 경향이 있다. 부가적으로, 칩의 측면 벽이 수지로 덮여 있지만, 그것의 하부 표면상의 수지와 다른 경질 기판이 존재할 뿐이고, 칩의 하부 표면이 효과적으로 보호되지 못하고, 양자간의 점착이 약해진다는 문제점이 있다.
도 1a 내지 도 1k는 본 발명의 제 1 실시예에 따른 반도체 칩의 제조 단계를 순차적으로 보여주는 단면도.
도 2는 납땜 페이스트 대신에 금속 볼을 사용하는 유사 웨이퍼를 도시하는 단면도.
도 3은 단독으로 기판에만 장착된 무-결점(non-detective) 일치(conforming)) 베어 칩을 갖는 석영 기판(quartz substrate)의 계략적인 도면.
도 4는 오직 무-결점 베어 칩만이 장착된 동일한 대형 글라스 기판을 계략적인 도면.
도 5a 내지 도 5j는 본 발명의 제 2 실시예에 따라 MCM을 이용하여 반도체 칩을 제조하는 단계를 플로우로 도시한 단면도.
도 6은 무-결점 오직 무-결점 칩만이 장착된 석영 기판의 계략도.
도 7은 오직 기판상에 무-결점 칩만이 장착된 대형 글라스 기판을 대략적으로 도시한 도면.
도 8a 내지 도 8g는 본 발명의 제 3 실시예에 따른 MCM 용 웨이퍼를 제조하는 단계의 플로우를 단면으로 도시한 도면.
도 9는 종래의 Au 스터드 범프(Au stud bump)의 일례를 계략적으로 도시한 도면.
도 10은 웨이퍼 레벨로 일괄 납땜 범프 처리(batch solder bump treatment)된 반도체 웨이퍼의 부분 평면도.
도 11a 내지 도 11e는 상기에 따른 반도체 칩 제조 단계의 플로우를 도시한 단면도
도 12a 및 12b는 MCM 화된 모듈 구조(module structure)의 예를 계략도 및 그 측면도.
도 13a 내지 도 13c는 MCM 화된 모듈 구조의 다른 예의 계략도 및 그 측면도.
도 14는 웨이퍼 일괄 처리에 대응하는 반도체 웨이퍼의 계략도.
*도면의 주요부분에 대한 부호의 설명*
21; 스크라이브 라인 23; 디바이스 부
52; 금속 스크린 마스크 59; 납땜 페이스트
60: 회로 기판 61; 웨이퍼
본 발명은, 종래의 기술과 연관된 상기 언급된 문제점을 해결하고, 높은 양품율과, 낮은 비용과, 고 신뢰성으로 대량 생산 될 수 있으며 외부로부터 구입된 경우라 하더라도, LSI들 또는 베어 칩들이 포함된 반도체 칩과 같은 칩-형 전자 부품을 제공하도록 완성되었다.
본 발명은 반도체 칩과 같은 칩-형 전자 부품에 관련되고, 그들 각각은 적어도 기판의 한쪽 표면에만 형성되는 전극을 갖고, 전극이 없는 나머지 표면 모두는연속적으로 보호 물질 및 유사 웨이퍼로 덮여지고, 그것들 사이와 하부 표면에 연속적으로 코팅된 보호 물질에 의해 서로로부터 분리되어 접합된 다수 개의 및/또는 다수의 다른 종류의 칩형 전자 부품이 포함된다.
본 발명의 다른 측면에 따라서, 유사 웨이퍼의 제조 방법이 제공되고, 상기 방법은, 처리 전에 점착 강도를 유지하지만 상기 처리 이후에는 상기 점착 강도를 잃는 특성을 갖는 점착물질을 기판상에 장착하는 단계; 전극 표면을 아래로 향하게 하여 상기 점착 물질 상에 다수 개의 및/또는 다수의 다른 종류의 반도체 칩을 고정하는 단계; 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩 및 그 사이의 공간을 포함하는 전체 영역을 보호 물질로 코팅하는 단계; 상기 점착 물질의 상기 점착 강도를 약하게 하기 위해, 상기 점착 물질에 소정의 처리를 인가하는 단계; 상기 유사 웨이퍼 상에 고정된 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩을 갖는 유사 웨이퍼를 박리하는 단계를 포함한다. 부가적으로, 집-형 전자 부품을 제조하는 방법은, 다수 개의 및/또는 다수의 다른 종류의 반도체 칩을 웨이퍼 상에 가진 각각이 반도체 칩 사이의 보호 물질을, 이산 반도체 칩 또는 칩-형 전자 부품을 제공하기 위해 제거한다.
본 발명에 따라서, 반도체 칩 등(이후 반도체 칩을 기준으로서 설명된다)과 같은 칩-형 전자 부품의 전극으로 제공되는 표면 이외의 부분, 즉, 칩의 측면 벽 및 하부 표면은 보호 물질로 연속적으로 보호되고, 칩은 칩 처리 후의 보호되는 것이 보장되고, 처리가 용이해지고 양호한 실장 신뢰성이 얻어진다.
다시, 반도체 웨이퍼로부터 절단되고 선택된 무-결함 칩만을 기판상에 접착함으로서, 전체적으로 보호 물질로 코팅되고, 기판으로부터 박리되고, 유사 웨이퍼는 완벽하게 무-결함 칩만을 포함하는 것처럼 얻어진다. 그러므로, 무-결함 칩에 대한 웨이퍼 일괄 범프 처리가 가능해지고, 낮은 비용의 범프 칩을 형성하는 것이 허용되고, 유사 웨이퍼로부터 각각의 반도체 칩이 절단될 때, 인접한 칩 사이의 쉽게 잘려질 수 있는 보호 물질 부분이 각각의 반도체 칩 자체에서 발생되는 부정적인 영향(뒤틀림, 거침, 균열 등)없이 스크라이브 라인(scribe line)을 따라 잘려진다. 부가적으로, 칩의 측면 벽 및 하부 표면이 패시베이션 막과 같은 보호 물질로 코팅되기 때문에, Ni 무전해 도금 처리에 역시 적용될 수 있다. 또, 자사 생산된 웨이퍼뿐만이 아니라 타사로부터 구입된 베어 칩 또한 쉽게 납땜 범프 처리가 가능해 지도록 허용된다. 예를 들면, 동기에 다수의 전연 반도체 생산라인에 대한 투자는 부담이 증가되는 원인 때문에, MCM에 탑재되는 모든 다수의 다른 종류의 LSI 칩들이 동일한 반도체 제조사로부터 공급되는 경우는 드물다. 또, SRAM, 플래시메모리, 마이크로컴퓨터 또는 중앙 처리 유닛(CPU)과 같은 모든 칩의 뭉치가 동일한 반도체 제조자로부터 구매하도록 선택하는 것은 아니고, 전연 기술 중 어느 하나가 가장 특성화된 다른 칩 제조사로부터 각각 구매하기 때문에, 본 발명에 따른 MCM에서 결합될 수 있다. 부가적으로 상기 설명된 기판은 반복적으로 사용될 수 있고, 범프 형성 가격의 감소 뿐 아니라 환경 적으로도 유용하다.
결과적으로, 칩-형 전자 부품 제조 방법의 준비 때문에 본 발명의 다른 이러한 이점이 있다. 상기 방법은, 처리 전에 점착 강도를 유지하고, 상기 처리 이후에는 상기 점착 강도를 잃는 특성을 갖는 점착물질을 기판상에 장착하는 단계; 전극표면을 아래로 향하게 하여 상기 점착 물질 상에 다수 개의 및/또는 다수의 다른 종류의 반도체 칩을 고정하는 단계; 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩의 전체 영역 및 그 사이의 공간을 보호 물질로 코팅하는 단계; 상기 점착 물질의 상기 점착 강도가 약해지도록 상기 점착 물질에 소정의 처리를 인가하는 단계; 상기 보호 물질로 덮여진 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩을 접합하는 유사 웨이퍼를 박리하는 단계; 및 요구되었듯이 유사 웨이퍼로부터 다수 개의 반도체 칩을, 다수 개의 반도체 칩 사이의 위치에서 보호물질을 자름으로서 이산 반도체 칩 또는 칩-형 전자 부품으로 절단하는 단계를 포함하고, 절단 때문에 기인하는 반도체 부품상의 뒤틀림, 발화, 균열 등의 역효과가 억제된다. 또한, 유사 웨이퍼로부터 무-결점 칩형 전자 부품만을 절단하고 실장 기판상에 그것들을 재배열함에 의한 또 다른 메리트가 있고, 오직 무-결점 칩만을 갖는 것과 같은 웨이퍼를 얻을 수 있고, 웨이퍼 일괄 납땜 범프 처리가 실현될 수 있고, 플립-칩 납땜 범프 칩이 낮은 비용에서 형성되도록 허용한다. 또 다른 이점은, 베어 칩이 당사에서 제조됐건 타사에서 제조된 것에 관계없이, 쉽고 효과적인 납땜 범프 처리가 가능해 진다. 또한, 각각의 칩의 측면 벽 및 하부 표면이 보호 재료에 의해 덮여지고 보호되고, Ni 무전해 도금 처리는 가능해 지고, 또한 절단 된 칩의 그 후의 실장 처리 내에서 좋은 실장 신뢰도가 유지되는 것이 보장된다.
본 발명에 따르면, 상기 언급된 보호 물질(protective material)은 유기 절연 수지(organic insulating resin) 또는 무기 절연 물질(inorganic insulating material)이다. 각각의 반도체 칩 사이에서 상기 보호 물질의 위치에서 절단되고,실장 기판상에 고정되는 본 발명의 반도체 칩은 단일 또는 다수 개의 칩이거나, 보호 물질에 의해 집적된 다른 종류의 다수 개의 칩이고, 상기 언급된 전극은 실장 표면상에 제공되고, 측면벽 및 하부 표면이 상기 언급된 보호 물질로 덮여져, 납땜 범프가 상기 언급된 전극상에 형성되는 것이 양호하다.
양호하게, 단일 반도체 칩 또는 실장 기판상에 실장된 다수 개의 칩 또는 다른 종류의 칩이 집적된 반도체 칩이 본 발명의 방법에 의해 얻어지고, 상기 방법은, 투명 기판 등의 평면 표면상에 점착 시트를 장착하는 단계; 무-결점(일치) 반도체 칩 또는 다수의 다른 종류의 칩을 점착 시트 상에 전극면을 밑으로 하여 고정시키는 단계; 유기 절연 수지 또는 무기 절연 물질인 보호 물질로 반도체 칩의 하부 표면을 균일하게 코팅시켜 경질화 시키는 단계; 반도체 칩이 고정된 표면의 투명 기판의 반대편의 하부에 자외선을 조사하는 단계 또는 상기 언급된 점착 시트의 점착 강도는 약하게 하도록 화학 용액을 가하거나 또는 가열하는 단계; 다수 개의 반도체 칩 및/또는 다수의 다른 종류의 반도체 칩을 보호 물질로 고정된 유사 웨이퍼를 기판으로부터 분리하는 단계; 다수 개의 무-결점(일치) 반도체 칩 만을 또는 배열된 다수의 다른 종류의 유사 웨이퍼의 전극 표면이 노출되는 유사 웨이퍼를 획득하는 단계; 다수 개의 반도체 칩 및/또는 다수의 다른 종류의 반도체 칩 사이의 보호 물질 부분의 스크라이브 라인을 따라 절단하여 유사 웨이퍼를 절단하는 단계; 및 실장 기판상에 실장 되도록 다수 개의 반도체 칩 및 다수의 다른 종류의 반도체 칩을 집적한 이산 반도체 칩 및/또는 집적 반도체 칩을 획득하는 단계를 포함한다.
또, 무-결점 반도체 칩 또는 칩 형 전자 부품은, 특성 측정에 의해 무-결점으로 판명된 반도체 칩을 상기 언급된 구조로 고정되도록 허용하든지 또는 상기 언급된 보호 물질로 고정된 상태의 특성을 측정하여 단지 무-결점 반도체 칩 또는 칩형 전자 부품이 선택되는 방법으로 선택된다.
본 발명의 양호한 실시 예는 다음의 첨부된 도면을 참조로 설명될 것이다.
도 3은 도 14에 도시된 반도체 웨이퍼(53)로부터 절단된 무-결점 반도체 베어 칩(3)(또는 LSI 칩)만을 갖는 중간 웨이퍼(intermediate wafer)는 오픈/쇼트(open/short) 또는 DC 전압 측정내의 특성에 적용되도록 변형되고, 서로 동일한 거리로 배열되고, 아크릴계 등으로 만들어진 점착 시트(2)를 통해 원형 석영 기판(1)상에 장착된다. 또, 도 4에서, 대형 원형 글레스 기판(19)은 점착 시트(2)를 통해 관련 한정 영역에 접착하기 위해 더 많은 수의 무-결점 칩(3)을 허용하도록 원형의 석영 기판(1) 대신에 이용되고, 그 후의 처리에서 향상된 가격 메리트를 발휘할 수 있도록 한 것이다.
도 3의 석영 기판(1)을 이용한 일괄적인 납땜 범프를 형성하는 방법에서, 오직 무-결점 칩만이 페이스트 되는 것이 다음의 도면 1A-1K를 참조로 설명될 것이다.
도 1a는 일시적으로 지지되는 기판으로서 제공되는 석영 기판(1)을 도시한다. 그러나, 이 기판에 인가되는 열 처리가 400℃이하이므로, 덜 비싼 글레스 기판이 이용될 것이다. 또 이 석영 기판(1)은 반복적으로 이용될 수 있다.
도 1b의 다음 단계에서, 일반 다이싱(dicing)으로 사용되는 아크릴계로서 만들어지고, 자외선에 조사되면 점착 강도가 약화되는 점착 시트(2)는 석영 기판(1)상에 붙여진다.
도 1c에 도시된 다음 단계에서, 상기 언급되었듯이 적용되기 위해 변경되는 다수 개의 무-결점 베어 칩(3)은 칩 표면(디바이스 표면)을 밑으로 하여 배열되고, 접착된다. 또, 무-결점 베어 칩(3)은 웨이퍼 처리 내 및 확장된 상태에서 절단하여 다이싱 시트(도시하지 않음)로부터 선택되거나 또는, 칩 트레이로부터 조사 될 수 있다. 여기에서 중요한 것은, 자사 제조냐 타사 제조냐에 관계없이, 전체 및 무-결점 베어 칩(3)이 기판(1)상에 배열되도록 허용되는 것이다.
다음으로, 도 1d에서 도시되었듯이, 아크릴계 수지(4)와 같은 유기 절연 수지가 칩(3)상 및 그 사이의 공간에 코팅된다. 이 코팅은 스핀 코팅 또는 프린팅 방법에 의해 쉽게 실현된다.
다음 단계는 도 1e에서 도시되었듯이, 자외선이, 점착 시트의 점착 강도가 약 해지도록, 수정 기판(1)의 하부(31)로부터 조사되고, 측면 벽과 하부 표면에 연속적으로 고정된 다수 개의 무-결점 베어 칩(3)을 포함하는 유사 웨이퍼(29)가 점착면(30)의 수정 기판(1)으로부터 박리된다.
도 1f의 다음 단계는, 무-결점 베어 칩의 표면(디바이스 표면)(28)이 위가 되도록 유사 웨이퍼를 돌리는 것이다. 이 도면에서 부분적으로 확대된 유사 웨이퍼(29)와 같이 Al 전극 패드(5)와 SiO2막을 통해 실리콘 기판상에서 형성된 패시베이션 막을 갖는다.
그리고, 도 1g 내지 도 1i에서 도시되었듯이, 도 11c 내지 도 11e를 참조로 이미 설명된 것과 동일한 처리 단계가 인가된다. 도 1g는 UBM을 공급하도록 Ni 무전해 페인팅 처리를 도시하고, 도 1h는 프린팅 마크(8)를 이용한 납땜 페이스트(9)의 프린트/전사를 도시하고, 도 1i는 웨트 백 방법에 의해 형성되는 납땜 범프(12)의 상태를 도시한다.
즉, 도 1g의 단계에서, 오직 개방된 Al 전극 패드(5)의 표면상에, Ni 무전해 도금층(UBM)이 Ni 무전해 도금 방법에 의해 선택적으로 형성된다. 이 Ni 무전해 도금층(UBM)은 다음의 단계에 의해 쉽게 형성된다. 상기 단계는, Al 전극 패드(5)의 상부 표면을 인산 에칭액(phosphoric acid etching solution)으로 선 처리하는 단계; 아연 치환 처리에 의해 Zn을 치환 석출하는 단계; Ni-P 도금로내에서 도핑 하는 단계를 포함한다. 이 Ni 무전해 도금증은 Al 전극 패드(5) 및 납땜 범프 사이의 전기적 접속을 촉진하는 UBM(under bump metal)로서 작용한다.
도 1h는 프린팅 방법에 의해 Ni 무전해 도금 층(UBM)상에 프린트 마크(8)를 통해 전사된 납땜 페이스트(9)를 도시한다. 도 1i는 납땜 페이스트(9)가 납땜 범프를 형성하는 웨트 백 방법에 의해 용융된 상태를 도시한다. 상기 설명되었듯이, 납땜 범프(12)는 Ni 무전해 도금 방법 및 납땜 페이스트 스크린 프린팅 방법 등을 이용하여, 광처리 없이 쉽게 형성된다.
상기 설명된 것과 같은 제조 단계에 따라서, 낮은 산출을 갖는 전연 LSI들 또는 타사에서 구매된 칩이라 할지라도, 전체 또는 그것들 가운데서 선택된 무-결점 칩(3)만을 수정 기판(1) 상에 재배열하고 장착하여, 100% 무-결점 베어 칩(3)을 포함된 것처럼 유사 웨이퍼(29)가 제공되고, 웨이퍼 일괄 범프 형성하는 가능하게 되고, 제조 단가는 현격하게 줄어든다.
또한, 도 1i의 단계에서, 프로브 검사 및/또는 번인 처리(burn-in processing)에 의한 무-결점 칩의 전기적 특성의 측정을 수행함으로서, 도 1c의 단계 전에 무-결점 베어 칩(3)의 선택에 삽입되어 더 정확함을 보장한다.
도 1j는 수지(4)에 의해 보호되고 강화되는 칩(3)이 포함되는 무-결점 칩 부품(26)을 이산적인 조각으로 칼(32)(또는 레이저 빔)로 스크라이브 라인(33)을 따라 유사 웨이퍼(29)를 절단하는 단계를 도시한다.
그리고 도 1k에서 도시되었듯이, 이산적인 조각으로 절단된 무-결점 칩 부품(26)은 배선 기판(16)상의 납땜 저항(15)으로 둘러싸이고 납땜 페이스트(13)로 덮여진 전극이 제공되는 실장 기판(27)상에 장착된다.
예를 들면, 무-결점 칩 부품(26)의 측면 벽 및 하부 표면은 수지(4)로 덮여 있으므로, 직접적으로 무-결점 칩 요소(26)에 직접적인 손상이 발생하지 않고, 그러므로, 고 신뢰성 플립 칩 실장을 기대할 수 있다.
상기 설명은 반도체 칩을 실장하기 위한 플립 칩 실장 기술에 관한 것이지만. 거기에 제한되지 않고, 고 밀도 플립 칩 실장 상호 접속 납땜 범프 형성 기술 및 그것의 제조 방법에 적용될 수 있고, 무-결점 베어 칩(3)을 그것의 표면(디바이스 표면)(28)을 아래로 하여 석영 기판(1)상에 접착되고, 수지는 하부 표면과 그 사이에 균일하게 코팅되고, 무결점 칩 서로가 단단하게 고정됨을 보장한다
점착 시트(2)로부터 박리하여, 무-결점 칩(3) 만이 배열된 유사 웨이퍼(29)가 제공되고, 이 유사 웨이퍼(29) 상의 일괄 범프 형성은 낮은 비용 범프 칩 제조를 허용하도록 수행된다. 본 발명의 이 범프 칩은 소형, 경량. 및 이동 전자 디바이스에서 뿐 아니라 어떤 종류의 전자 디바이스에서도 이용된다.
도 2는 금속볼(납땜 볼)(17)이 상기 언급된 납땜 페이스트(9)의 위치에서 이용되는 범프 형성 방법의 변형된 종류를 도시한다.
즉, 유사 전극상에 형성된 Al 전극 패드(5)를 덮는 패시베이션 막은 범프 전극이 형성된 위치에서 개방되고, Ni 무전해 도금층(UBM)은 그 위에 형성된다.
그러므로, 플럭스(flux)(18)는 프린팅 방법 등등에 의해 Ni 무전해 도금층 상에 코팅된다. 이 플럭스(18)에 적합한 물질은 금속 볼(17)에 전사하기 쉽도록 고 점착 강도를 갖고, 이 코팅의 질은 만일 금속 볼(17)을 보유할 수 있는 것이 양호하다. 또, 플럭스(18)를 코팅하기 위한 방법이 프린팅 방법에 제한되는 것은 아니지만. 특히 프린팅 방법이 바람직하다. 다른 방법과 비교하여, 이 방법은 간단하고 효과적인 동작에서 양호한 패턴으로 플럭스(18)를 코팅할 수 있다.
더욱이, 플럭스(18)에 장착된 금속 볼(17)은 리플로우(reflow)(용용) 처리를 수행하여, 플렉스(18)를 세정한다. 그러므로, 금속 볼(17)은 Ni 무전해 도금 층(UBM)에 접착되는 것이 보장되고, 그러므로 범프 전극 형성 처리가 완성된다.
상기 설명되었듯이, 본 발명의 제 1 실시예에 따라서, 웨이퍼로부터 절단된 무-결점 반도체 칩 동일한 거리로 기판상에 재배열되고 장착되며, 수지로 코팅한 후에, 전체적으로 또는 오직 무-결점 반도체 칩을 갖는 것과 같은 유사 웨이퍼만이 얻어진다. 그러므로, 다수 개의 무-결점 칩 상의 납땜 범프를 형성하는 납땜 범프 웨이퍼 일괄 처리는 가능해 지고, 그러므로, 플립 칩 납땜 범프를 갖는 칩을 낮은 가격에서 형성하는 것이 가능해 진다. 더욱이, 자사 생산된 웨이퍼 뿐 아니라. 타사에서 구입한 베어 칩까지도 또한 본 발명에 따라서 쉽게 납땜 범프를 형성하도록 유사하게 처리된다.
또, 각각의 칩의 측면 벽 및 하부 표면은 수지로 둘러싸여 보호되고, Ni 무전해 도금 처리가 가능해 지고, 이산 칩으로 절단된 수의 각각의 칩이 실장 처리됐을 때조차 뛰어난 실장 신뢰성이 보장된다. 무-결점 칩을 붙이기 위해 이용되는 기판은 유사 웨이퍼의 박리 이후에 반복적으로 사용할 수 있으므로, 범프 형성의 가격 감소 및 환경 보호에 있어서 이득적이다.
더욱이, 본 발명의 웨이퍼 일괄 처리 방법을 기초로한 낮은 비용 범프 처리의 메리트 및 이점은 전연 LSI 또는 타사로부터 구입한 베어 칩을 처리 내에서 이용할 수 있다는 것이며, 노벨 범프 형성 방법이 폭 넓게 사용된다. 부가적으로, 처리 후에 유사 웨이퍼로부터 각각의 반도체 칩을 절단할 때, 각각의 칩 사이의 수지의 위치에서 스크라이브 라인을 따라 절단하기 때문에, 절단은 절단 칼의 손상 없이 반도체 칩 본체 상의 악 영향(뒤틀림, 균열 등의 손상)을 최소화한다.
제 2 실시예:
도 5 내지 도 7은 다수의 다른 종류의 무-결점 칩을 포함하는 MCM(multi chip module)형으로 각각 실장된 칩 형 전자부품을 얻기 위한 본 발명의 제 2 실시예를 도시한다.
즉, 도 5a 내지 도 5j는 상기 설명된 제 1 실시예의 도 1a 내지 도1j에 대응하고, 동일한 참조 번호를 가진 동일한 구성요소는 그 설명을 생략하고, 도 1k의처리는 이 제 2 실시예에어서 또한 동일한 방법으로 실행되었다.
제 2 실시예에 따르면, 도 5c의 단계에서, 반도체 칩(3), 다수의 다른 종류의 반도체 칩(3a 및 3b)은 수정 기판(1) 상에 붙여지고, 제 1 실시예에서 설명된 방법과 동일한 방법으로 다루어진다. 그러나 도 5j에서 도시되었듯이. 다수의 다른 종류의 반도체 칩(3a 및 3b)은 그것의 조합의 다양한 패턴을 표시되고, MCM을 제공하기 위해 무-결점 칩-형 부속(26)으로 절단된다.
도 6은, 단락/합선 회로 또는 DC 전압 측정에 적용되도록 변경되는(무-결점) 반도체 웨이퍼로부터 절단된 다수의 다른 종류의 반도체 칩(3a 및 3b)(또는 LSI 칩)을 동일한 간격으로 재배열하여 아크릴계 등등으로 만들어진 접착 시트(2)를 통해 원형 석영 기판(1)에 붙이는 예를 도시한다. 도 7은, 더 많은 수의 무-결점 칩(3)이 원형 석영 기판(1)의 위치에서 사용되는 더 큰 크기의 사각 글레스 상의 점착 시트를 통해 붙여져, 더 많은 수의 무-결점 칩이 한정된 영역에 붙여지는 것을 허용하고, 그러므로 그후의 처리에서 향상된 가격 메리트를 허용하도록 한다.
제 1 실시예와 같은 동일한 이점 및 효과가 제 2 실시예에서도 얻어지고, 이 실시예는 MCM을 제공하기에 적합한 것이 확인된다.
제 3 실시예
도 8a 내지 도 8g를 참조로 하여, 본 발명의 제 3 실시예가 설명되었고, SiOX와 같은 무기 절연 물질로 구성되는 SOG(spin on glass) 막(4')이 무-결점 칩(3)을 구현하는 제 1 실시예에서 이용되는 수지(4) 대신에 이용되었고, 가열 등의 후에, MCM을 제조하기 위한 유사 웨이퍼(29)는 박리된다.
즉, 도 8은 일시적인 지지 기판으로서 제공되는 기판(1')을 가리킨다. 그러나 여기서 사용되는 기판(1')은 상기 언급된 수정 기판 또는 글레스 기판으로 한정되지 않고, Si 또는 유사하게 이용되는 금속판 등과 같은 다른 불투명한 기판이 이용된다.
그러므로 도 8b에서 도시되듯이. 점착 시트(2')는 예를 들면, 일반 다이싱으로 사용되는 아크릴계로 만들어지고, 화학 용액이 인가되거나 또는 가열되면 기판(1')상에 인가되면, 점착 강도가 약해지는 특성을 가지고 있다.
도 8c에서 도시되었듯이, 무-결점으로 확인되고, 상기 설명된 것처럼 확인하는 다수 개의 반도체 베어 칩(3)은 칩 표면에(디바이스 표면) 아래로 향하게 점착 시트(2') 상에서 배열되고 장착된다. 예로서, 여기서 사용되는 다수 개의 무-결점 베어 칩(3)은 도 14에서 도시된 것처럼 일반 웨이퍼 처리 내에 다이싱에서 사용되는 확장된 다이싱 시트(도시되지 않음)에서 이동되거나 또는 칩 트레이로 전사될 수 있다. 여기서 중요한 것은, 자사, 타사의 제품에 관계없이, 전체 또는 무-결점 또는 확인 베어 칩(3)만을 기판(1)상에 배열하는 것을 허용하는 것이다.
양호하게, 이 무-결점 칩(3)은 다중 칩 모듈 실장에 적합하다. 또한, 칩 간의 배선을 위해 작은 패드(약≤20nm□) 및 각각의 칩의 패드를 테스트하기 위한 테스트 패드를 갖는다.
도 8d의 다음 단계에서, SOG 등과 같은 절연 물질(4')은 상기 물질에 코팅되어, 칩(3)을 구현한다.
다음에 도 8e의 단계에서, 절연 물질(4')상의 Si 웨이퍼(70)의 접합 후에, 점착 시트(2')의 점착 강도는 화학 용액을 인가하거나 또는 가열함으로서 약해지고, 도 8f에서 도시되었듯이, 기판(1)으로부터 제거되도록 절연 물질(4')의 점착 강도에 의해 Si 웨이퍼(70) 및 구현된 칩(3)이 단단하게 고정되는 것이 허용된다.
상술된 것과 같은 처리의 단계에 의해, 표면 높이의 일정한 레벨을 갖는 다수 개의 모듈 칩(3)이 Si 웨이퍼(70) 상에 접합되는 것이 보장된다. 그 다음에, 도 8g에서 도시되듯이 칩(3)들 간의 재배선이 일반 웨이퍼 처리에서 수행된다.
그것에 따라, 다른 칩의 높이의 결과로 각각의 모듈 칩간의 재 배선의 종래 기술에 관련된 문제는, 본 발명의 따른 칩의 평면화된 배선 표면을 제공함으로서 해결되고, 그들 사이의 재배선이 확실하게 완성된다. 즉, 반도체 또는 LSI 칩이 Si 웨이퍼 상에 실장되고, 그들 사이에서 재 배선되는 종래의 MCM 실장 기술에서, 각각이 모듈 칩 사이의 막 두께의 변화 때문에 문제가 생기고, 실질적으로 선행된 단계에서 이용될 수 있는 재배선 방법에 적용하기 어렵다. 그러나 본 발명의 실시예에 따라서, 각 모듈 칩의 막 두께의 차를 고려할 필요 없이, 수평 방향으로 일정한 레벨의 표면 높이를 갖는 Si 웨이퍼 상에서 다수 개의 칩(3)들을 장착하는 것이 가능하게 되고, MCM의 재배선 처리가 간단해지고 유용해 진다.
더욱이, 도 8g의 단계 후에, 실장 공증은 도 1i 내지 도 1k에 도시된 것과 동일한 플로우 단계에서 수행된다.
본 발명은 상기 설명된 양호한 실시예에 한정되지 않고, 많은 다른 변형이 본 발명의 영역 내에서 완성될 수 있다.
예를 들면, 무-결점 베어 칩이 장착되는 기판은 동일한 기능과 강도를 가지고 있다면 수정 또는 글레스 대신 다른 물질을 포함할 수 있다. 또한 기판의 형 및 두께는 자유 재량에 따라 변경될 수 있다. 또한 다양한 종류의 아크릴계 또는 다른 물질이 동일한 기능을 한다면 점착 시트(2 및 2')로서 사용될 수 있다. 수지(4)의 재료 및 절연 물질(4')은 유사한 물질로 구성된 그룹에서부터 선택될 수 있다. 부가적으로 다수 개의 무-결점 베어 칩(3) 간의 거리는 일정한 간격이라면 자유 재량에 따라 변할 수 있다.
또한, 본 명세서에서 설명된 수정 기판(1)과 같은 기판의 반복적인 사용은 가격 메리트 및 환경 보호의 측면에서 실질적인 이점을 제공한다. 또한, 본 발명의 응용의 목적은 상기 설명된 반도체 칩에 한정되지 않고, 제조동안 개개의 칩의 전달 처리에 포함되는 다른 어떤 칩-형 전자 부품에도 응용 가능하다.
본 발명은, 종래의 기술과 연관된 상기 언급된 문제점을 해결하고, 높은 양품율과, 낮은 비용과, 고 신뢰성으로 대량 생산 될 수 있으며 외부로부터 구입된 경우라 하더라도, LSI들 또는 베어 칩들이 포함된 반도체 칩과 같은 칩-형 전자 부품을 제공할 수 있다.

Claims (20)

  1. 적어도 한 표면상에만 형성된 전극을 갖고, 상기 한 표면 이외의 표면은 연속적으로 보호 물질(protective material)로 덮여진, 칩-형 전자 부품(chip-like electronic component).
  2. 제 1 항에 있어서,
    상기 보호 물질은 유기 절연 수지(organic insulating resin) 또는 무기 절연 물질(inorganic insulating material)을 포함하는 칩-형 전자 부품.
  3. 제 1 항에 있어서,
    실장 기판(package substrate) 상에 장착하기 위한 상기 보호 물질의 위치에서 웨이퍼로부터 절단된 반도체 칩을 포함하는 칩-형 전자 부품으로서,
    상기 전극은 상기 반도체 칩의, 디바이스의 표면인, 상기 한 표면상에 형성되고, 상기 반도체 칩의 측면 벽 및 하부 표면은 상기 보호 물질로 덮여지는, 칩-형 전자 부품.
  4. 제 3 항에 있어서,
    납땜 범프(solder bump)는 상기 전극에서 형성되는, 칩-형 전자 부품.
  5. 제 1 항에 있어서,
    다수 개의 및/또는 다수의 다른 종류의 반도체 칩이 상기 보호 물질에 의해 접합됨으로서 집적되어 있는, 칩-형 전자 부품.
  6. 적어도 오직 한 표면상에만 형성된 전극을 갖는 다수 개의 및/또는 다수의 다른 종류의 칩-형 전자 부품을 포함하는 유사 웨이퍼(pseudo wafer)로서,
    상기 다수 개의 및/또는 상기 다수의 다른 종류의 칩-형 전자 부품간의 공간 및 하부 표면이 상기 보호 물질로 연속적으로 덮여 있고, 서로 접합된, 유사 웨이퍼.
  7. 제 6 항에 있어서,
    상기 보호 물질은 유기 절연 수지 또는 무기 절연 물질을 포함하는 유사 웨이퍼.
  8. 제 6 항에 있어서,
    웨이퍼 상에 배열된 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩이 상기 다수 개의 반도체 칩 사이의 상기 보호 물질의 위치에서 절단되고, 실장 기판상에 장착되는 다수 개의 및/또는 다수의 다른 종류의 반도체 칩을 집적하는 집적 반도체 칩 또는 이산 칩으로 가공되는, 유사 웨이퍼.
  9. 제 8 항에 있어서,
    납땜 범프는 상기 전극상에서 형성되는 유사 웨이퍼.
  10. 칩-형 전자 부품을 제조하는 방법에 있어서,
    처리 전에 점착 강도를 유지하고, 상기 처리 이후에는 상기 점착 강도가 약해지는 특성을 갖는 점착물질을 기판상에 장착하는 단계;
    전극 표면을 아래로 향하게 하여 상기 점착 물질 상에 다수 개의 및/또는 다수의 다른 종류의 반도체 칩을 고정하는 단계;
    상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩의 전체 영역 및 그 사이의 공간을 보호 물질로 코팅하는 단계;
    상기 보호 물질로 덮여진 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩을 접합하는 유사 웨이퍼를 박리하기 위해, 상기 점착 물질의 상기 점착 강도가 약해지도록 상기 점착 물질에 소정의 처리를 인가하는 단계; 및
    상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩을 상기 그들 사이의 공간의 상기 보호 물질을 자름으로서, 이산 반도체 칩 또는 칩-형 전자 부품을 얻는 단계를 포함하는 칩-형 전자 부품 제조 방법.
  11. 제 10 항에 있어서,
    상기 기판은 평평한 표면을 갖고;
    상기 점착 물질은 점착 시트이고;
    상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩은 무-결점(non-detective)이고;
    상기 보호 물질은 유기 절연 수지 또는 무기 절연 물질이고, 하부 표면을 단단하게 하도록 상기 다수 개의 반도체 칩 상에 균일하게 코팅되고;
    상기 소정의 처리는, 상기 다수 개의 반도체 칩이 접합된 표면의 반대편의 하부 표면으로부터 상기 평평한 기판을 통해 상기 점착 시트 상에 자외선을 조사하거나, 또는 화학 용액을 가하거나 또는 가열하는 것을 포함하여, 상기 점착 시트의 점착 강도를 약하게 하여 상기 보호 물질로 덮여서 접합된 다수 개의 반도체 칩 및/또는 다수의 다른 종류의 반도체 칩을 가진 유사 웨이퍼를 기판으로부터 박리함으로써, 상기 유사 웨이퍼를 얻고, 전제적으로 무-결점(일치)인 상기 다수 개의 또는 상기 다수의 다른 종류의 반도체 칩이 그의 전극 표면이 노출되어 배열되며;
    상기 다수 개의 반도체 칩 및/또는 상기 다수의 다른 종류의 반도체 칩 사이의 상기 유사 웨이퍼를 절단하는 단계를 포함하는 칩-형 전자 부품 제조 방법.
  12. 제 10 항에 있어서,
    상기 유사 웨이퍼는 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩 사이의 상기 보호 물질의 위치에서 절단되고;
    이산 반도체 칩, 또는 실장 기판에 탑재된 다수 개의 및/또는 다수의 다른 종류의 반도체 칩이 집적된 집적 칩이 얻어지는, 칩-형 전자 부품 제조 방법.
  13. 제 12 항에 있어서,
    납땜 범프는 상기 전극상에 있는, 칩-형 전자 부품 제조 방법.
  14. 제 10 항에 있어서,
    특성 측정에서 무-결점으로 결정된 상기 다수 개의 반도체 칩이 상기 기판상에 단단하게 고정되는, 칩-형 전자 부품 제조 방법.
  15. 제 10 항에 있어서,
    상기 기판 위에 단단하게 고정되고 상기 보호 물질과 접합된 상태의 상기 다수 개의 반도체 칩의 특성 측정을 수행하는 단계; 및
    무-결점 반도체 칩 또는 무-결점 칩-형 전자 부품을 선택하는 단계를 더 포함하는 칩-형 전자 부품 제조 방법.
  16. 유사 웨이퍼를 제조하는 방법에 있어서,
    처리 전에 점착 강도를 유지하지만 상기 처리 이후에는 상기 점착 강도가 약해지는 특성을 갖는 점착물질을 기판상에 장착하는 단계;
    전극 표면을 아래로 향하게 하여 상기 점착 물질 상에 다수 개의 및/또는 다수의 다른 종류의 반도체 칩을 고정하는 단계;
    상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩 및 그 사이의 공간을 포함하는 전체 영역을 보호 물질로 코팅하는 단계;
    상기 점착 물질의 상기 점착 강도가 약해지도록, 상기 점착 물질에 소정의 처리를 인가하는 단계;
    상기 유사 웨이퍼 상에 고정된 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩을 갖는 유사 웨이퍼를 박리하는 단계를 포함하는 유사 웨이퍼 제조 방법.
  17. 제 16 항에 있어서,
    상기 기판은 평평한 표면을 갖고;
    상기 점착 물질은 점착 시트이고;
    상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩은 무-결점이고;
    상기 보호 물질은 유기 절연 수지 또는 무기 절연 물질이고, 하부 표면을 단단하게 하도록 상기 반도체 칩 상에 균일하게 코팅되고;
    상기 소정의 처리는, 상기 다수 개의 반도체 칩이 접합된 표면의 반대편의 하부 표면으로부터 기판을 통해 상기 점착 시트 상에 자외선을 조사하거나, 화학 용액을 가하거나 가열하는 것을 포함하여, 상기 점착 시트의 점착 강도를 약하게 하여, 상기 보호 물질로 덮인 접합된 다수 개의 반도체 칩 및/또는 다수의 다른 종류의 반도체 칩을 가진 유사 웨이퍼를 기판으로부터 박리하며,
    무-결점이고 유사 웨이퍼 위에 배열된 상기 다수 개의 및/또는 상기 다수의 다른 종류의 반도체 칩을 갖는 유사 웨이퍼가 그의 전극 표면이 노출되어 얻어지는 상기 유사 웨이퍼 제조 방법.
  18. 제 16 항에 있어서,
    상기 납땜 범프는 상기 전극상에 형성되는 상기 유사 웨이퍼 제조 방법.
  19. 제 16 항에 있어서,
    특성 측정에서 무-결점으로 결정된 상기 반도체 칩이 상기 기판상에 단단하게 고정되는, 유사 웨이퍼 제조 방법.
  20. 제 16 항에 있어서,
    상기 보호 물질로 단단하게 고정된 상태의 상기 반도체 칩이 특성 측정을 수행하는 단계; 및
    무-결점 반도체 칩 또는 무-결점 칩-형 전자 부품을 선택하는 단계를 더 포함하는, 유사 웨이퍼 부품 제조 방법.
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