JP6503286B2 - 半導体装置の製造方法および半導体ウェハ - Google Patents

半導体装置の製造方法および半導体ウェハ Download PDF

Info

Publication number
JP6503286B2
JP6503286B2 JP2015250866A JP2015250866A JP6503286B2 JP 6503286 B2 JP6503286 B2 JP 6503286B2 JP 2015250866 A JP2015250866 A JP 2015250866A JP 2015250866 A JP2015250866 A JP 2015250866A JP 6503286 B2 JP6503286 B2 JP 6503286B2
Authority
JP
Japan
Prior art keywords
opening
chip
protective film
semiconductor wafer
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015250866A
Other languages
English (en)
Other versions
JP2017117905A (ja
Inventor
祐一 太田
祐一 太田
賢太郎 喜多
賢太郎 喜多
大浦　雄大
雄大 大浦
宏平 吉田
宏平 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015250866A priority Critical patent/JP6503286B2/ja
Priority to US15/331,957 priority patent/US9786630B2/en
Priority to TW105135877A priority patent/TWI730011B/zh
Priority to CN201611118742.XA priority patent/CN106920769B/zh
Publication of JP2017117905A publication Critical patent/JP2017117905A/ja
Application granted granted Critical
Publication of JP6503286B2 publication Critical patent/JP6503286B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0218—Structure of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0219—Material of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/02205—Structure of the protective coating
    • H01L2224/02206—Multilayer protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H01L2224/02215—Material of the protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/0348—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03828—Applying flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05019—Shape in side view being a non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1181—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/13294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/132 - H01L2224/13291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/07—Polyamine or polyimide
    • H01L2924/07025—Polyimide

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

本発明は半導体装置の製造方法および半導体ウェハに関し、例えば半導体ウェハの主面に複数のバンプ電極を備える半導体装置の製造に好適に利用できるものである。
ウェハの外周部から数ｍｍの領域にパッシベーション膜を残しつつ、スクライブライン上のパッシベーション膜を除去することにより、スクライブラインと保護テープの隙間をウェハの外周部に達するまでに閉じる技術が特開２００７−３６１２９号公報（特許文献１）に記載されている。
また、製品にはならない不完全な擬似チップが形成される擬似チップ領域に、製品チップ領域に形成される部材のパターンと同一のパターンの部材を形成することにより、ＣＭＰ（Chemical Mechanical Polishing）工程における研磨膜の残膜厚の均一性を向上する技術が特開平１１−４５８６８号公報（特許文献２）に記載されている。
特開２００７−３６１２９号公報 特開平１１−４５８６８号公報
現在、半導体ウェハに形成された複数の半導体チップのそれぞれに、半導体集積回路の最上層配線と電気的に接続する複数のバンプ電極を形成した後、半導体ウェハの裏面を研削する方法が採用されている。しかし、この研削工程では、複数のバンプ電極を覆うように半導体ウェハの主面上に保護テープを貼り付ける必要がある。このため、研削工程において水の侵入を防止するために半導体ウェハの主面の外周部に形成された感光性ポリイミドからなる壁（例えば前記特許文献１参照）に、保護テープが強く貼り付いて剥がし難くなる、または保護テープを剥離した後に、保護テープの糊がバンプ電極の表面に残り、導通不良の原因になる、などの問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、以下の工程を含む。主面と、主面を取り囲む周縁と、主面に形成された半導体素子を備える複数の製品チップと、複数の製品チップを取り囲み、周縁に接する複数の擬似チップと、を有し、複数の製品チップのそれぞれに複数のボンディングパッドが形成された半導体ウェハを準備する工程。主面上に絶縁膜を形成した後、製品チップの絶縁膜に複数の第１開口部を形成して、第１開口部の底面に複数のボンディングパッドを露出させる工程。主面上に第１保護膜を形成した後、製品チップおよび擬似チップの第１保護膜に、複数の第２開口部をそれぞれ形成して、製品チップでは、平面視において第２開口部と重なる第１開口部の底面にボンディングパッドを露出させ、擬似チップでは、第２開口部の底面に絶縁膜を露出させる工程。第１開口部および第２開口部を介して、複数のボンディングパッドとそれぞれ電気的に接続する複数の電極層を形成する工程。主面上に第２保護膜を形成した後、製品チップおよび擬似チップの第２保護膜に、複数の第３開口部をそれぞれ形成して、製品チップでは、第３開口部の底面に電極層を露出させ、擬似チップでは、平面視において第３開口部と重なる第２開口部の底面に絶縁膜を露出させる工程。複数の電極層とそれぞれ電気的に接続する複数のバンプ電極を形成する工程。主面上に、複数のバンプ電極を覆う保護テープを貼り付ける工程。
また、一実施の形態による半導体ウェハは、主面と、主面を取り囲む周縁と、主面に形成された半導体素子を備える複数の製品チップと、複数の製品チップを取り囲み、周縁に接する複数の擬似チップと、複数の製品チップにそれぞれ形成された複数のボンディングパッドと、を有する。さらに、複数のボンディングパッドを覆い、主面上に形成された絶縁膜と、製品チップの絶縁膜に形成され、複数のボンディングパッドの上面の一部をそれぞれ露出する複数の第１開口部と、絶縁膜上に形成された第１保護膜と、を有する。さらに、製品チップの第１保護膜に形成され、平面視において複数の第１開口部とそれぞれ重なり、複数のボンディングパッドの上面の一部をそれぞれ露出する複数の第２開口部と、擬似チップの第１保護膜に形成され、絶縁膜を露出する複数の第３開口部と、を有する。さらに、第１開口部および第２開口部を介して、複数のボンディングパッドとそれぞれ電気的に接続する複数の電極層と、複数の電極層を覆い、主面上に形成された第２保護膜と、を有する。さらに、製品チップの第２保護膜に形成され、複数の電極層の上面の一部をそれぞれ露出する複数の第４開口部と、擬似チップの第２保護膜に形成され、平面視において複数の第３開口部とそれぞれ重なり、絶縁膜を露出する複数の第５開口部と、を有する。さらに、第４開口部を介して、複数の電極層とそれぞれ電気的に接続する複数の外部電極と、複数の外部電極を覆い、主面上に貼り付けられた保護テープと、を有する。
一実施の形態によれば、半導体装置の製造歩留りを向上することができる。
一実施の形態による複数の半導体チップが形成された半導体ウェハの主面上の状態を示す上面図である。 図１のＡ領域を拡大して示す上面図である。 図２のＡ−Ａ´線に沿った断面図である。 本発明者らが比較検討した複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。 一実施の形態による半導体装置の製造工程を示す断面図である。 図５に続く、半導体装置の製造工程を示す断面図である。 図６に続く、半導体装置の製造工程を示す断面図である。 図７に続く、半導体装置の製造工程を示す断面図である。 図８に続く、半導体装置の製造工程を示す断面図である。 図９に続く、半導体装置の製造工程を示す断面図である。 図１０に続く、半導体装置の製造工程を示す断面図である。 図１１に続く、半導体装置の製造工程を示す断面図である。 一実施の形態の第１変形例による複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。 一実施の形態の第２変形例による複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。 一実施の形態の第３変形例による複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。 一実施の形態の第４変形例による複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。 一実施の形態の第５変形例による複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための図面において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態）
≪複数の半導体チップが形成された半導体ウェハ≫
本実施の形態による複数の半導体チップが形成された半導体ウェハについて、図１〜図４を用いて説明する。図１は、本実施の形態による複数の半導体チップが形成された半導体ウェハの主面上の状態を示す上面図である。図２は、図１のＡ領域を拡大して示す上面図である。図３は、図２のＡ−Ａ´線に沿った断面図である。図４は、本発明者らが比較検討した複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。
図１および図２に示すように、半導体ウェハＳＷの主面（第１主面、表面）には、格子状のスクライブ領域（スクライブライン、スペーシング）ＡＲＳによって区画された複数の半導体チップＳＣが形成されている。スクライブ領域ＡＲＳの幅は、例えば９０〜１１０μｍ程度である。そして、半導体チップＳＣには、半導体集積回路装置が形成された製品チップＳＣ１と、半導体ウェハＳＷの外周領域に半導体ウェハＳＷの周縁と接して位置し、製品チップＳＣ１にはならない不完全な擬似チップ（図１では、網掛けのハッチングで示す半導体チップＳＣ）ＳＣ２とが形成されている。
図３に示すように、製品チップＳＣ１および擬似チップＳＣ２には、半導体集積回路装置の最上層配線からなるボンディングパッドＢＰが形成されている。ボンディングパッドＢＰは絶縁膜ＰＳＮにより覆われているが、製品チップＳＣ１には、ボンディングパッドＢＰの上面が露出する第１開口部Ｃ１が、第１のピッチで絶縁膜ＰＳＮに形成されている。絶縁膜ＰＳＮは、例えば窒化シリコン膜、酸化シリコン膜、または窒化シリコン膜と酸化シリコン膜との積層膜からなる。
一方、擬似チップＳＣ２では、ボンディングパッドＢＰが絶縁膜ＰＳＮによって覆われている。
さらに、絶縁膜ＰＳＮの上層に感光性ポリイミドからなる第１保護膜ＲＦ１が形成されている。製品チップＳＣ１には、平面視において第１開口部Ｃ１と重なる第２開口部Ｃ２が、第１のピッチで第１保護膜ＲＦ１に形成されている。従って、この第２開口部Ｃ２が重なる第１開口部Ｃ１の底面において、ボンディングパッドＢＰの上面が露出する。同様に、擬似チップＳＣ２にも、第２開口部Ｃ２が、第１のピッチで第１保護膜ＲＦ１に形成されている。
但し、擬似チップＳＣ２に形成された第２開口部Ｃ２の開口面積は、製品チップＳＣ１に形成された第２開口部Ｃ２の開口面積よりも小さくなる場合がある。特に、半導体ウェハＳＷの周縁に近づくに従って、擬似チップＳＣ２に形成された第２開口部Ｃ２の開口面積は小さくなる傾向があり、周縁に最も近い位置にある第２開口部Ｃ２の開口面積が最も小さくなる。
さらに、製品チップＳＣ１には、第１開口部Ｃ１および第２開口部Ｃ２を通じて、電極層（ＵＢＭ（Under Bump Metal））ＭＬがボンディングパッドＢＰと電気的に接続されている。電極層ＭＬは、例えば下層をＣｕ（銅）めっき膜からなる第１金属膜ＣＵとし、上層をＮｉ（ニッケル）めっき膜からなる第２金属膜ＮＩとする積層膜からなる。ボンディングパッドＢＰと電極層ＭＬとの間には、例えば下層をＴｉＮ（窒化チタン）からなるバリア層ＢＬとし、上層をＣｕ（銅）からなるシード層ＳＬ１とする積層膜が形成されている。
一方、擬似チップＳＣ２には、第２開口部Ｃ２は形成されてはいるが、バリア層ＢＬ、シード層ＳＬ１および電極層ＭＬは形成されていない。
さらに、電極層ＭＬの上層に感光性ポリイミドからなる第２保護膜ＲＦ２が形成されている。製品チップＳＣ１には、平面視において第２開口部Ｃ２と重なる第３開口部Ｃ３が、第１のピッチで第２保護膜ＲＦ２に形成されている。従って、この第３開口部Ｃ３によって、電極層ＭＬの上面が露出する。同様に、擬似チップＳＣ２にも、平面視において第２開口部Ｃ２と重なる第３開口部Ｃ３が、第１のピッチで第２保護膜ＲＦ２に形成されている。従って、この第３開口部Ｃ３が重なる第２開口部Ｃ２の底面において、絶縁膜ＰＳＮが露出する。
但し、擬似チップＳＣ２に形成された第３開口部Ｃ３の開口面積は、製品チップＳＣ１に形成された第３開口部Ｃ３の開口面積よりも小さくなる場合がある。特に、半導体ウェハＳＷの周縁に近づくに従って、擬似チップＳＣ２に形成された第３開口部Ｃ３の開口面積は小さくなる傾向があり、周縁に最も近い位置にある第３開口部Ｃ３の開口面積が最も小さくなる。例えば第３開口部Ｃ３が円柱形状であれば、周縁に最も近い位置にある第３開口部Ｃ３の径（Ｌｂ）は、他の第３開口部Ｃ３の径（Ｌａ）よりも小さくなる。
また、スクライブ領域ＡＲＳでは、第１保護膜ＲＦ１および第２保護膜ＲＦ２が除去されて、絶縁膜ＰＳＮが露出している。
さらに、製品チップＳＣ１には、第３開口部Ｃ３を通じて、バンプ電極ＢＥが電極層ＭＬと電気的に接続されている。バンプ電極ＢＥは外部接続用電極であり、例えばＰｂ（鉛）フリー半田などが用いられる。バンプ電極ＢＥの直径は、例えば６０〜１００μｍ程度である。電極層ＭＬとバンプ電極ＢＥとの間には、例えばＡｕ（金）から成るシード層ＳＬ２が形成されている。
一方、擬似チップＳＣ２には、第３開口部Ｃ３は形成されているが、シード層ＳＬ２およびバンプ電極ＢＥは形成されていない。従って、擬似チップＳＣ２では、第１保護膜ＲＦ１と第２保護膜ＲＦ２とが積層された領域と、第１保護膜ＲＦ１および第２保護膜ＲＦ２が形成されずに、絶縁膜ＰＳＮが露出した領域とが存在することになる。
後述する半導体装置の製造方法において詳細に説明するが、半導体ウェハＳＷの裏面（第２主面）を研削する際には、半導体ウェハＳＷの主面上に保護テープを貼り付ける。保護テープを構成する糊層は感光性ポリイミドからなる第２保護膜ＲＦ２との密着力は強いが、絶縁膜ＰＳＮとの密着力は弱いという性質を有している。
このため、図４に示すように、半導体ウェハＳＷの外周の全領域に感光性ポリイミドからなる壁ＷＡを形成した場合は、保護テープと感光性ポリイミドとの密着力が強いため、保護テープが半導体ウェハＳＷの主面上から剥がし難いという問題がある。
しかし、本実施の形態では、半導体ウェハＳＷの外周領域に位置する擬似チップＳＣ２に、感光性ポリイミドからなる第１保護膜ＲＦ１と第２保護膜ＲＦ２とが積層された領域と、この積層膜を形成せずに絶縁膜ＰＳＮが露出した領域とを設けている。これにより、半導体ウェハＳＷの外周の全領域に感光性ポリイミドからなる壁ＷＡを形成した場合と比べると、半導体ウェハＳＷの主面上に貼り付けた保護テープは剥がし易くなる。
さらに、前述したように、半導体ウェハＳＷの周縁に近づくに従って、擬似チップＳＣ２に形成された第３開口部Ｃ３の開口面積は小さくなる傾向があり、周縁に最も近い位置にある第３開口部Ｃ３の開口面積が最も小さくなる。開口面積の小さい第３開口部Ｃ３が配置された領域は、開口面積の大きい第３開口部Ｃ３が配置された領域より、保護テープと半導体ウェハＳＷとの密着性が高くなることから、保護テープを貼り付けた半導体ウェハＳＷを搬送するときに、半導体ウェハＳＷの外周部の保護テープの剥がれを防止することができる。一方、保護テープを剥離するときには、密着性が高いのは半導体ウェハＳＷの外周部のみであるため、保護テープを容易に剥離することができる。
なお、半導体ウェハＳＷの外周領域まで、スクライブ領域ＡＲＳを形成するため、半導体ウェハＳＷの裏面を研削する際に供給される研削水が、半導体ウェハＳＷの主面上に侵入することが懸念される。しかし、後述する半導体装置の製造方法において詳細に説明するが、例えば２００μｍ程度の厚さの柔らかい層を有する保護テープを用いることにより、スクライブ領域ＡＲＳの段差にも保護テープを埋め込むことができるので、半導体ウェハＳＷの主面上への研削水の侵入を防止することができる。
≪半導体装置の製造方法≫
本実施の形態による半導体装置の製造方法について、図５〜図１２を用いて工程順に説明する。図５〜図１２は、本実施の形態による半導体装置の製造工程を示す断面図である。
図５は、半導体ウェハの製品チップ領域の半導体チップに形成される半導体デバイスおよび多層配線を示す断面図であり、半導体デバイスとしてＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を例示する。ＣＭＯＳＦＥＴを構成するｐチャネル型ＭＯＳＦＥＴをｐＭＯＳと略し、ｎチャネル型ＭＯＳＦＥＴをｎＭＯＳと略す。
図６〜図１０は、半導体デバイスおよび多層配線を省略し、多層配線の最上配線より上層の構造を示す断面図である。図１１および図１２は、半導体ウェハの主面上への保護テープの貼り付けを説明する断面図である。また、図６〜図１０に示す符号ＡＲ１は、製品チップが形成される製品チップ領域、符号ＡＲ２は、擬似チップが形成される擬似チップ領域、符号ＡＲＳは、スクライブ領域である。
まず、図５に示すように、シリコン単結晶からなる半導体ウェハ（円形の薄い板状）ＳＷを準備する。続いて、半導体ウェハＳＷの素子分離領域に絶縁膜からなる分離部ＳＰを形成した後、半導体ウェハＳＷにｐ型の導電性を示す不純物をイオン注入してｐ型ウェルＰＷを形成し、同様に、ｎ型の導電性を示す不純物をイオン注入してｎ型ウェルＮＷを形成する。
次に、半導体ウェハＳＷの主面にゲート絶縁膜ＧＩを形成した後、ｎＭＯＳのゲート電極ＧＥｎおよびｐＭＯＳのゲート電極ＧＥｐを形成し、さらにゲート電極ＧＥｎ，ＧＥｐの側壁にサイドウォールＷＳを形成する。
続いて、ゲート電極ＧＥｎの両側のｐ型ウェルＰＷにｎ型の導電性を示す不純物をイオン注入し、ｎＭＯＳのソース・ドレインとして機能するｎ型半導体領域ＳＲｎをゲート電極ＧＥｎおよびサイドウォールＷＳに対して自己整合的に形成する。同様に、ゲート電極ＧＥｐの両側のｎ型ウェルＮＷにｐ型の導電性を示す不純物をイオン注入し、ｐＭＯＳのソース・ドレインとして機能するｐ型半導体領域ＳＲｐをゲート電極ＧＥｐおよびサイドウォールＷＳに対して自己整合的に形成する。
次に、半導体ウェハＳＷの第１主面上に絶縁膜ＩＬを形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜ＩＬを加工して接続孔ＣＮを形成する。この接続孔ＣＮはｎ型半導体領域ＳＲｎ上またはｐ型半導体領域ＳＲｐ上などの必要部分に形成する。続いて、接続孔ＣＮの内部に、例えばＷ（タングステン）を主導体とするプラグＰＬを形成した後、プラグＰＬに接続する第１層目の配線Ｍ１を形成する。第１層目の配線Ｍ１は、例えばＣｕ（銅）を主導体とし、例えばシングルダマシン法により形成される。
さらに、上層の第２層目の配線Ｍ２から第６層目の配線Ｍ６を形成する。第６層目の配線Ｍ６は、製品チップ領域ＡＲ１および擬似チップ領域ＡＲ２に形成され、ボンディングパッドＢＰとして機能する配線層である。
第２層目の配線Ｍ２から第５層目の配線Ｍ５は、例えばＣｕ（銅）を主導体とし、例えばデュアルダマシン法により形成される。第６層目の配線Ｍ６は、例えばＡｌ（アルミニウム）を主導体とし、半導体ウェハＳＷ上に堆積されたＡｌ（アルミニウム）膜を、レジストパターンをマスクとしたエッチングにより加工することにより形成される。第６層目の配線Ｍ６の厚さは、例えば１μｍ程度である。なお、本実施の形態では、第６層目の配線Ｍ６はＡｌ（アルミニウム）を主導体とするとしたが、Ｃｕ（銅）を主導体とすることもできる。また、配線の層数を６層としたが、層数はこれに限定されるものではない。
次に、図６に示すように、第６層目の配線Ｍ６を覆うように、ＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法によりＴＥＯＳ膜ＰＴを形成する。続いて、ＴＥＯＳ膜ＰＴ上にプラズマＣＶＤ法により窒化シリコン膜ＰＮを形成する。これらＴＥＯＳ膜ＰＴおよび窒化シリコン膜ＰＮは、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行う絶縁膜ＰＳＮとして機能する。
次に、レジストパターンをマスクとしたエッチングにより、窒化シリコン膜ＰＮおよびＴＥＯＳ膜ＰＴを順次加工して、製品チップ領域ＡＲ１に形成された第６層目の配線Ｍ６からなるボンディングパッドＢＰの上面を露出させる第１開口部Ｃ１を形成する。
次に、図７に示すように、半導体ウェハＳＷの主面上に第１保護膜ＲＦ１、例えばポジ型の感光性ポリイミドを塗布する。続いて、製品チップ領域ＡＲ１および擬似チップ領域ＡＲ２の第１保護膜ＲＦ１を露光し、現像することによって、製品チップ領域ＡＲ１の半導体チップ毎に、同一のピッチで複数の第２開口部Ｃ２を第１保護膜ＲＦ１に形成する。第２開口部Ｃ２が第１開口部Ｃ１と重なることにより、第１開口部Ｃ１の底面にボンディングパッドＢＰの上面が露出する。
さらに、同工程で、擬似チップ領域ＡＲ２の半導体チップ毎に、同一のピッチで複数の第２開口部Ｃ２を第１保護膜ＲＦ１に形成する。
ここで、製品チップ領域ＡＲ１に形成される第２開口部Ｃ２と、擬似チップ領域ＡＲ２に形成される第２開口部Ｃ２とは、同じ露光マスクを用いて形成されることから、製品チップ領域ＡＲ１の第２開口部Ｃ２のピッチと、擬似チップ領域ＡＲ２の第２開口部Ｃ２のピッチとは同じになる。
但し、半導体ウェハＳＷの外周領域では、半導体ウェハＳＷの厚さが半導体ウェハＳＷの周縁に向かうに従って漸減するので（前述の図３参照）、露光マスクと半導体ウェハＳＷの外周領域に塗布された第１保護膜ＲＦ１の上面との距離が、露光マスクと製品チップ領域ＡＲ１に塗布された第１保護膜ＲＦ１の上面との距離よりも遠くなる。
このため、擬似チップ領域ＡＲ２に形成された第２開口部Ｃ２の開口面積は、製品チップ領域ＡＲ１に形成された第２開口部Ｃ２の開口面積よりも小さくなる。特に、半導体ウェハＳＷの周縁に近づくに従って、擬似チップ領域ＡＲ２に形成された第２開口部Ｃ２の開口面積は小さくなる傾向があり、周縁に最も近い位置にある第２開口部Ｃ２の開口面積が最も小さくなる。
次に、図８に示すように、第１開口部Ｃ１および第２開口部Ｃ２の内壁を含む第１保護膜ＲＦ１上に、例えばＴｉＮ（窒化チタン）からなるバリア層ＢＬを形成した後、ＣＶＤ法またはスパッタリング法によりバリア層ＢＬ上にＣｕ（銅）のシード層ＳＬ１を形成する。
次に、製品チップ領域ＡＲ１において第２開口部Ｃ２に重なり、第２開口部Ｃ２より大きめの開口を有するレジストパターン（図示は省略）を形成した後、シード層ＳＬ１上に第１金属膜ＣＵを形成する。第１金属膜ＣＵは、例えば電解めっき法により形成されるＣｕ（銅）めっき膜であり、半田の拡散を抑制するバリアメタルとして機能する他に、接触電気抵抗が低い、シート抵抗が低いなどの性質を有し、その厚さは、例えば５μｍ程度である。さらに、第１金属膜ＣＵ上に第２金属膜ＮＩを形成する。第２金属膜ＮＩは、例えば電解めっき法により形成されるＮｉ（ニッケル）めっき膜であり、半田の拡散を抑制するバリアメタルとして機能する他に、半田の濡れ性が良いなどの性質を有し、その厚さは、例えば３μｍ程度である。
続いて、上記レジストパターンを除去した後、露出しているシード層ＳＬ１およびバリア層ＢＬを除去する。これにより、製品チップ領域ＡＲ１に、第１開口部Ｃ１および第２開口部Ｃ２を通じて、ボンディングパッドＢＰと電気的に接続する、第１金属膜ＣＵと第２金属膜ＮＩとの積層膜からなる電極層ＭＬを形成する。
次に、図９に示すように、電極層ＭＬを覆うように、半導体ウェハＳＷの主面上に第２保護膜ＲＦ２、例えばポジ型の感光性ポリイミドを塗布する。第１保護膜ＲＦ１および第２保護膜ＲＦ２の合計の厚さは、例えば８〜１０μｍ程度である。続いて、製品チップ領域ＡＲ１および擬似チップ領域ＡＲ２の第２保護膜ＲＦ２を露光し、現像することによって、製品チップ領域ＡＲ１の半導体チップ毎に、同一のピッチで複数の第３開口部Ｃ３を第２保護膜ＲＦ２に形成する。これにより、第３開口部Ｃ３の底面に電極層ＭＬの上面が露出する。
さらに、同工程で、擬似チップ領域ＡＲ２の半導体チップ毎に、同一のピッチで複数の第３開口部Ｃ３を第２保護膜ＲＦ２に形成する。擬似チップ領域ＡＲ２では、第３開口部Ｃ３が第２開口部Ｃ２と重なることにより、第２開口部Ｃ２の底面に絶縁膜ＰＳＮ（窒化シリコン膜ＰＮ）が露出する。
さらに、同工程で、スクライブ領域ＡＲＳの第１保護膜ＲＦ１および第２保護膜ＲＦ２を除去することにより、スクライブ領域ＡＲＳの絶縁膜ＰＳＮ（窒化シリコン膜ＰＮ）が露出する。
ここで、製品チップ領域ＡＲ１に形成される第３開口部Ｃ３と、擬似チップ領域ＡＲ２に形成される第３開口部Ｃ３とは、同じ露光マスクを用いて形成されることから、製品チップ領域ＡＲ１の第３開口部Ｃ３のピッチと、擬似チップ領域ＡＲ２の第３開口部Ｃ３のピッチとは同じになる。
但し、前述の第２開口部Ｃ２と同様に、半導体ウェハＳＷの外周領域では、半導体ウェハＳＷの厚さが半導体ウェハＳＷの周縁に向かうに従って漸減するので（前述の図３参照）、露光マスクと半導体ウェハＳＷの外周領域に塗布された第２保護膜ＲＦ２の上面との距離が、露光マスクと製品チップ領域ＡＲ１に塗布された第２保護膜ＲＦ２の上面との距離よりも遠くなる。
このため、擬似チップ領域ＡＲ２に形成された第３開口部Ｃ３の開口面積は、製品チップ領域ＡＲ１に形成された第３開口部Ｃ３の開口面積よりも小さくなる。特に、半導体ウェハＳＷの周縁に近づくに従って、擬似チップ領域ＡＲ２に形成された第３開口部Ｃ３の開口面積は小さくなる傾向があり、周縁に最も近い位置にある第３開口部Ｃ３の開口面積が最も小さくなる。
次に、図１０に示すように、露出した電極層ＭＬ上にＡｕ（金）のシード層ＳＬ２を形成した後、電極層ＭＬ上にシード層ＳＬ２を介してバンプ電極ＢＥを形成する。バンプ電極ＢＥは外部接続用電極であり、例えばＰｂ（鉛）フリー半田などが用いられる。バンプ電極ＢＥの直径は、例えば６０〜１００μｍ程度である。
バンプ電極ＢＥは、例えば印刷法、めっき法またはボール法などにより形成することができる。印刷法では、電極層ＭＬ上にシード層ＳＬ２を介して半田ペーストをマスク印刷した後、リフロー処理により半田ペーストを球形に成形して、電極層ＭＬと電気的に接続させる。めっき法では、電極層ＭＬ上にシード層ＳＬ２を介してめっきにより半田層を形成した後、フラックスを塗布し、続いてリフロー処理およびフラックス残渣の除去洗浄により半田層を球形に成形して、電極層ＭＬと電気的に接続させる。ボール法では、電極層ＭＬ上にフラックスをマスク印刷した後、フラックス上に半田ボールを搭載し、続いてリフロー処理およびフラックス残渣の除去洗浄により半田ボールを電極層ＭＬと電気的に接続させる。
次に、図１１に示すように、半導体ウェハＳＷの裏面を研削する際に、複数のバンプ電極ＢＥを覆うように半導体ウェハＳＷの主面上に貼り付ける保護テープＰＲを準備する。保護テープＰＲは、ベース層ＰＲ１と、糊層ＰＲ３と、ベース層ＰＲ１と糊層ＰＲ３との間に設けられた中間層ＰＲ２とから構成される。中間層ＰＲ２および糊層ＰＲ３は、ベース層ＰＲ１よりも柔らかく、バンプ電極ＢＥを包み込み、半導体ウェハＳＷの主面上の段差への埋め込み性がよい。ベース層ＰＲ１の厚さは、例えば１２０μｍ程度であり、中間層ＰＲ２の厚さは、例えば２００μｍ程度であり、糊層ＰＲ３の厚さは、例えば５μｍ程度である。
また、糊層ＰＲ３の粘着力は、例えば９．８Ｎ／２５ｍｍ程度であり、糊層ＰＲ３は、感光性ポリイミドからなる第２保護膜ＲＦ２との密着力は強いが、酸化シリコンまたは窒化シリコンからなる絶縁膜ＰＳＮとの密着力は弱いという性質を有している。
次に、図１２に示すように、半導体ウェハＳＷの主面上に保護テープＰＲを貼り付ける。中間層ＰＲ２および糊層ＰＲ３は、半導体ウェハＳＷの主面上の段差への埋め込み性が良いことから、バンプ電極ＢＥを中間層ＰＲ２および糊層ＰＲ３によって包み込むことができる。さらに、擬似チップ領域ＡＲ２の第１保護膜ＲＦ１に形成された第２開口部Ｃ２および第２保護膜ＲＦ２に形成された第３開口部Ｃ３の内部、並びにスクライブ領域ＡＲＳを中間層ＰＲ２および糊層ＰＲ３によって埋め込むことができる。
次に、半導体ウェハＳＷに研削水を供給しながら、半導体ウェハＳＷの裏面を研削する。前述したように、擬似チップ領域ＡＲ２の第１保護膜ＲＦ１に形成された第２開口部Ｃ２および第２保護膜ＲＦ２に形成された第３開口部Ｃ３の内部、並びにスクライブ領域ＡＲＳを保護テープＰＲによって埋め込むことができるので、製品チップ領域ＡＲ１への研削水の侵入を防止することができる。
次に、半導体ウェハＳＷの主面上から保護テープＰＲを剥がす。前述したように、糊層ＰＲ３は、感光性ポリイミドからなる第２保護膜ＲＦ２との密着力は強いが、酸化シリコンまたは窒化シリコンからなる絶縁膜ＰＳＮとの密着力は弱いという性質を有している。従って、本実施の形態では、擬似チップ領域ＡＲ２の全領域に第２保護膜ＲＦ２を形成せず、一部領域に絶縁膜ＰＳＮの露出面を形成したことにより、半導体ウェハＳＷの外周領域に感光性ポリイミドからなる壁を形成した場合（前述の図４参照）に比べて、半導体ウェハＳＷの主面上に貼り付けた保護テープＰＲは剥がし易くなる。
その後、スクライブ領域ＡＲＳを切断して、半導体ウェハＳＷから半導体チップに個々に切り分けられ、半導体装置が完成するが、その説明は省略する。
≪変形例≫
本実施の形態の変形例による複数の半導体チップが形成された半導体ウェハについて図１３〜図１６を用いて説明する。図１３、図１４、図１５および図１６はそれぞれ、本実施の形態の第１、第２、第３および第４変形例による複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。
前述の図２に示した擬似チップＳＣ２では、第１保護膜ＲＦ１および第２保護膜ＲＦ２にそれぞれ形成された第２開口部Ｃ２および第３開口部Ｃ３の平面視における形状を円形状としたが、これに限定されるものではない。
例えば図１３に示す第１変形例のように、擬似チップＳＣ２の第１保護膜および第２保護膜に形成される複数の第４開口部Ｃ４の平面視における形状は四角形状であってもよい。
また、例えば図１４に示す第２変形例のように、擬似チップＳＣ２の第１保護膜および第２保護膜に形成される複数の第４開口部Ｃ４の平面視における形状は楕円形状であってもよい。
また、例えば図１５に示す第３変形例のように、擬似チップＳＣ２の第１保護膜および第２保護膜に形成される複数の第４開口部Ｃ４の平面視における形状はストライプ形状であってもよい。
また、例えば図１６に示す第４変形例のように、擬似チップＳＣ２の第１保護膜および第２保護膜に形成される複数の第４開口部Ｃ４の平面視における形状は互いに直径の異なる円形状であってもよい。なお、図１６に示す第４変形例では、擬似チップＳＣ２の中央領域に位置する第４開口部Ｃ４の径を他の領域に位置する第４開口部Ｃ４の径よりも大きくしたが、これに限定されるものではない。例えば中央部に第１径の第４開口部を配置し、その外側に第１径よりも大きい第２径の第４開口部を配置し、さらに、その外側に第１径の第４開口部を配置し、さらに、その外側に第２径の第４開口部を配置するなど、第４開口部を任意に形成することができる。
第４開口部Ｃ４の底面には、窒化シリコン、酸化シリコン、または窒化シリコンと酸化シリコンとの積層膜からなる絶縁膜が露出している。
前述したように、感光性ポリイミドと保護テープとの接着力は強いが、窒化シリコンまたは酸化シリコンからなる絶縁膜と保護テープとの接着力は弱い。従って、所望する絶縁膜の露出面積が得られることができれば、第４開口部Ｃ４の平面視における形状は、いかなる形状であってもよい。
また、前述の図２に示した擬似チップＳＣ２では、第１保護膜ＲＦ１に第２開口部Ｃ２を形成する露光、現像と、第２保護膜ＲＦ２に第３開口部Ｃ３を形成する露光、現像とを互いに異なる工程において行ったが、第１、第２、第３および第４変形例では、一度の露光、現像により、擬似チップＳＣ２の第１保護膜と第２保護膜との積層膜に第４開口部Ｃ４を形成することができる。
なお、第１、第２、第３および第４変形例では、製品チップ領域ＡＲ１の第２保護膜に第３開口部Ｃ３を形成する際に用いる露光マスクと、擬似チップ領域ＡＲ２の第１保護膜および第２保護膜に第４開口部Ｃ４を形成する際に用いる露光マスクの２枚の露光マスクが必要となる。しかし、露光マスクを別々とすることによって、擬似チップ領域ＡＲ２に形成される第４開口部Ｃ４の数および形状などを、製品チップ領域ＡＲ１に形成される第３開口部Ｃ３の数および形状などに係わらず、任意に決めることができるので、保護テープの接着力および剥がし易さの調整がより容易となる。
本実施の形態の他の変形例による複数の半導体チップが形成された半導体ウェハについて図１７を用いて説明する。図１７は、本実施の形態の第５変形例による複数の半導体チップが形成された半導体ウェハの一部の主面上の状態を拡大して示す上面図である。
前述の図１に示した半導体ウェハＳＷでは、半導体ウェハＳＷの外周領域に、製品チップＳＣ１にはならない不完全な擬似チップＳＣ２を形成した。
第５変形例では、図１７に示すように、擬似チップＳＣ２が形成されておらず、半導体ウェハＳＷの外周領域に第１保護膜と第２保護膜との積層膜からなる壁ＷＡが形成されている。壁ＷＡはの幅（Ｗ）は、例えば半導体ウェハＳＷの周縁から２ｍｍ程度である。そして、この外周領域に形成された壁ＷＡを構成する第１保護膜および第２保護膜にそれぞれ、第５開口部Ｃ５が形成されている。
第５開口部Ｃ５の底面に、窒化シリコン、酸化シリコン、または窒化シリコンと酸化シリコンとの積層膜からなる絶縁膜が露出している。
前述したように、感光性ポリイミドと保護テープとの密着力は強いが、窒化シリコンまたは酸化シリコンからなる絶縁膜と保護テープとの密着力は弱い。従って、半導体ウェハＳＷの外周領域に、複数の第５開口部を有する感光性ポリイミドからなる壁ＷＡを形成することにより、感光性ポリイミドと保護テープとの貼り付けの強さを弱くすることができるので、半導体ウェハＳＷの主面上から保護テープを剥がし易くなる。
また、前述の図２に示した擬似チップＳＣ２では、第１保護膜ＲＦ１に第２開口部Ｃ２を形成する露光、現像と、第２保護膜ＲＦ２に第３開口部Ｃ３を形成する露光、現像とを互いに異なる工程において行ったが、第５変形例では、一度の露光、現像により、壁ＷＡを構成する第１保護膜と第２保護膜との積層膜に第５開口部Ｃ５を形成することができる。
なお、第５変形例では、製品チップ領域ＡＲ１の第２保護膜に第３開口部Ｃ３を形成する際に用いる露光マスクと、外周領域の第１保護膜および第２保護膜に第５開口部Ｃ５を形成する際に用いる露光マスクの２枚の露光マスクが必要となる。しかし、露光マスクを別々とすることによって、外周領域に形成される第５開口部Ｃ５の数および形状などを、製品チップ領域ＡＲ１に形成される第３開口部Ｃ３の数および形状などに係わらず、任意に決めることができるので、保護テープの接着力および剥がし易さの調整がより容易となる。
このように、本実施の形態によれば、半導体ウェハＳＷの裏面を研削する際に、半導体ウェハＳＷの主面上に貼り付けられる保護テープＰＲの剥離が容易となるので、半導体装置の製造歩留りを向上することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＲ１ 製品チップ領域
ＡＲ２ 擬似チップ領域
ＡＲＳ スクライブ領域（スクライブライン、スペーシング）
ＢＥ バンプ電極
ＢＬ バリア層
ＢＰ ボンディングパッド
Ｃ１ 第１開口部
Ｃ２ 第２開口部
Ｃ３ 第３開口部
Ｃ４ 第４開口部
Ｃ５ 第５開口部
ＣＮ 接続孔
ＣＵ 第１金属膜
ＧＥｎ，ＧＥｐ ゲート電極
ＧＩ ゲート絶縁膜
ＩＬ 絶縁膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ 配線
ＭＬ 電極層
ＮＩ 第２金属膜
ＮＷ ｎ型ウェル
ＰＬ プラグ
ＰＮ 窒化シリコン膜
ＰＲ 保護テープ
ＰＲ１ ベース層
ＰＲ２ 中間層
ＰＲ３ 糊層
ＰＳＮ 絶縁膜
ＰＴ ＴＥＯＳ膜
ＰＷ ｐ型ウェル
ＲＦ１ 第１保護膜
ＲＦ２ 第２保護膜
ＳＣ 半導体チップ
ＳＣ１ 製品チップ
ＳＣ２ 擬似チップ
ＳＬ１，ＳＬ２ シード層
ＳＰ 分離部
ＳＲｎ ｎ型半導体領域
ＳＲｐ ｐ型半導体領域
ＳＷ 半導体ウェハ
ＷＡ 壁
ＷＳ サイドウォール

Claims (20)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）主面と、前記主面を取り囲む周縁と、前記主面に形成された半導体素子を備える複数の第１チップと、複数の前記第１チップを取り囲み、前記周縁に接する複数の第２チップと、を有し、複数の前記第１チップのそれぞれに複数のボンディングパッドが形成された半導体ウェハを準備する工程；
    （ｂ）前記主面上に絶縁膜を形成する工程；
    （ｃ）前記第１チップの前記絶縁膜に、複数の第１開口部を形成して、前記第１開口部の底面に前記ボンディングパッドを露出させる工程；
    （ｄ）前記主面上に第１保護膜を形成する工程；
    （ｅ）前記第１チップおよび前記第２チップの前記第１保護膜に、複数の第２開口部をそれぞれ形成して、前記第１チップでは、平面視において前記第２開口部と重なる前記第１開口部の底面に前記ボンディングパッドを露出させ、前記第２チップでは、前記第２開口部の底面に前記絶縁膜を露出させる工程；
    （ｆ）前記第１開口部および前記第２開口部を介して、複数の前記ボンディングパッドとそれぞれ電気的に接続する複数の電極層を形成する工程；
    （ｇ）前記主面上に第２保護膜を形成する工程；
    （ｈ）前記第１チップおよび前記第２チップの前記第２保護膜に、複数の第３開口部をそれぞれ形成して、前記第１チップでは、前記第３開口部の底面に前記電極層を露出させ、前記第２チップでは、平面視において前記第３開口部と重なる前記第２開口部の底面に前記絶縁膜を露出させる工程；
    （ｉ）複数の前記電極層とそれぞれ電気的に接続する複数の外部電極を形成する工程；
    （ｊ）前記主面上に、複数の前記外部電極を覆う保護テープを貼り付ける工程。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２チップの前記周縁に最も近い位置にある前記第３開口部の開口面積は、前記第１チップの前記第３開口部の開口面積よりも小さい、半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記第２チップの前記第３開口部のピッチは、前記第１チップの前記第３開口部のピッチと同じである、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第２チップには、前記外部電極を形成しない、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    互いに隣り合う前記第１チップ間、互いに隣り合う前記第２チップ間および互いに隣り合う前記第１チップと前記第２チップとの間は、スクライブ領域により隔てられており、
    前記スクライブ領域には、前記第１保護膜および前記第２保護膜は形成されていない、半導体装置の製造方法。
  6. 以下の工程を含む半導体装置の製造方法：
    （ａ）主面と、前記主面を取り囲む周縁と、前記主面に形成された半導体素子を備える複数の第１チップと、複数の前記第１チップを取り囲み、前記周縁に接する複数の第２チップと、を有し、複数の前記第１チップのそれぞれに複数のボンディングパッドが形成された半導体ウェハを準備する工程；
    （ｂ）前記主面上に絶縁膜を形成する工程；
    （ｃ）前記第１チップの前記絶縁膜に、複数の第１開口部を形成して、前記第１開口部の底面に前記ボンディングパッドを露出させる工程；
    （ｄ）前記主面上に第１保護膜を形成する工程；
    （ｅ）前記第１チップの前記第１保護膜に、複数の第２開口部を形成して、平面視において前記第２開口部と重なる前記第１開口部の底面に前記ボンディングパッドを露出させる工程；
    （ｆ）前記第１開口部および前記第２開口部を介して、複数の前記ボンディングパッドとそれぞれ電気的に接続する複数の電極層を形成する工程；
    （ｇ）前記主面上に第２保護膜を形成する工程；
    （ｈ）前記第１チップの前記第２保護膜に、複数の第３開口部を形成して、前記第３開口部の底面に前記電極層を露出させ、前記第２チップの前記第１保護膜および前記第２保護膜に、複数の第４開口部を形成して、前記第４開口部の底面に前記絶縁膜を露出させる工程；
    （ｉ）複数の前記電極層とそれぞれ電気的に接続する複数の外部電極を形成する工程；
    （ｊ）前記主面上に、複数の前記外部電極を覆う保護テープを貼り付ける工程。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第４開口部の平面視における形状は、円形状、楕円形状、四角形状またはストライプ形状である、半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記第２チップには、前記外部電極を形成しない、半導体装置の製造方法。
  9. 請求項６記載の半導体装置の製造方法において、
    互いに隣り合う前記第１チップ間、互いに隣り合う前記第２チップ間および互いに隣り合う前記第１チップと前記第２チップとの間は、スクライブ領域により隔てられており、
    前記スクライブ領域には、前記第１保護膜および前記第２保護膜は形成されていない、半導体装置の製造方法。
  10. 主面と、
    前記主面を取り囲む周縁と、
    前記主面に形成された半導体素子を備える複数の第１チップと、
    複数の前記第１チップを取り囲み、前記周縁に接する複数の第２チップと、
    複数の前記第１チップにそれぞれ形成された複数のボンディングパッドと、
    前記複数のボンディングパッドを覆い、前記主面上に形成された絶縁膜と、
    前記第１チップの前記絶縁膜に形成され、前記複数のボンディングパッドの上面の一部をそれぞれ露出する複数の第１開口部と、
    前記絶縁膜上に形成された第１保護膜と、
    前記第１チップの前記第１保護膜に形成され、平面視において複数の前記第１開口部とそれぞれ重なり、前記複数のボンディングパッドの上面の一部をそれぞれ露出する複数の第２開口部と、
    前記第２チップの前記第１保護膜に形成され、前記絶縁膜を露出する複数の第３開口部と、
    前記第１開口部および前記第２開口部を介して、前記複数のボンディングパッドとそれぞれ電気的に接続する複数の電極層と、
    前記複数の電極層を覆い、前記主面上に形成された第２保護膜と、
    前記第１チップの前記第２保護膜に形成され、前記複数の電極層の上面の一部をそれぞれ露出する複数の第４開口部と、
    前記第２チップの前記第２保護膜に形成され、平面視において複数の前記第３開口部とそれぞれ重なり、前記絶縁膜を露出する複数の第５開口部と、
    前記第４開口部を介して、前記複数の電極層とそれぞれ電気的に接続する複数の外部電極と、
    複数の前記外部電極を覆い、前記主面上に貼り付けられた保護テープと、
    を有する、半導体ウェハ。
  11. 請求項１０記載の半導体ウェハにおいて、
    前記第２チップの前記周縁に最も近い位置にある前記第５開口部の開口面積は、前記第１チップの前記第４開口部の開口面積よりも小さい、半導体ウェハ。
  12. 請求項１０記載の半導体ウェハにおいて、
    前記第２チップの前記第５開口部のピッチと、前記第１チップの前記第４開口部のピッチとは同じである、半導体ウェハ。
  13. 請求項１０記載の半導体ウェハにおいて、
    前記第５開口部の平面視における形状は、円形状、楕円形状、四角形状またはストライプ形状である、半導体ウェハ。
  14. 請求項１０記載の半導体ウェハにおいて、
    前記第２チップには、前記外部電極を有しない、半導体ウェハ。
  15. 請求項１０記載の半導体ウェハにおいて、
    前記第２チップでは、前記保護テープは、前記第１保護膜、前記第２保護膜および複数の前記第３開口部の底面にそれぞれ露出する前記絶縁膜と接する、半導体ウェハ。
  16. 請求項１０記載の半導体ウェハにおいて、
    互いに隣り合う前記第１チップ間、互いに隣り合う前記第２チップ間および互いに隣り合う前記第１チップと前記第２チップとの間は、スクライブ領域により隔てられており、
    前記スクライブ領域では、前記第１保護膜および前記第２保護膜が形成されておらず、前記保護テープとは、前記絶縁膜と接する、半導体ウェハ。
  17. 請求項１０記載の半導体ウェハにおいて、
    前記保護テープと前記絶縁膜との接着力が、前記保護テープと前記第１保護膜および前記第２保護膜との接着力よりも弱い、半導ウェハ。
  18. 請求項１０記載の半導体ウェハにおいて、
    前記保護テープは、糊層と、ベース層と、前記糊層と前記ベース層との間に設けられた中間層とから構成され、
    前記糊層および前記中間層は、前記ベース層よりも柔らかく、
    前記糊層と前記中間層の合計の厚さが、前記外部電極の高さよりも厚い、半導体ウェハ。
  19. 請求項１０記載の半導体ウェハにおいて、
    前記絶縁膜は、窒化シリコン膜、酸化シリコン膜、または窒化シリコン膜と酸化シリコン膜との積層膜であり、前記第１保護膜および前記第２保護膜はポリイミド膜である、半導体ウェハ。
  20. 請求項１０記載の半導体ウェハにおいて、
    平面視における前記第３開口部の開口面積と、前記第５開口部の開口面積とが同じである、半導体ウェハ。
JP2015250866A 2015-12-24 2015-12-24 半導体装置の製造方法および半導体ウェハ Active JP6503286B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015250866A JP6503286B2 (ja) 2015-12-24 2015-12-24 半導体装置の製造方法および半導体ウェハ
US15/331,957 US9786630B2 (en) 2015-12-24 2016-10-24 Semiconductor device manufacturing method and semiconductor wafer
TW105135877A TWI730011B (zh) 2015-12-24 2016-11-04 半導體裝置之製造方法及半導體晶圓
CN201611118742.XA CN106920769B (zh) 2015-12-24 2016-12-08 半导体装置制造方法和半导体晶片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015250866A JP6503286B2 (ja) 2015-12-24 2015-12-24 半導体装置の製造方法および半導体ウェハ

Publications (2)

Publication Number Publication Date
JP2017117905A JP2017117905A (ja) 2017-06-29
JP6503286B2 true JP6503286B2 (ja) 2019-04-17

Family

ID=59087960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015250866A Active JP6503286B2 (ja) 2015-12-24 2015-12-24 半導体装置の製造方法および半導体ウェハ

Country Status (4)

Country Link
US (1) US9786630B2 (ja)
JP (1) JP6503286B2 (ja)
CN (1) CN106920769B (ja)
TW (1) TWI730011B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068422A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3556437B2 (ja) 1997-07-25 2004-08-18 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP3722809B2 (ja) * 2002-06-27 2005-11-30 松下電器産業株式会社 半導体装置及びその製造方法
US6582983B1 (en) * 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP2006332216A (ja) * 2005-05-25 2006-12-07 Renesas Technology Corp 半導体装置およびその製造方法
JP2007036129A (ja) 2005-07-29 2007-02-08 Renesas Technology Corp 半導体装置の製造方法
JP2008010449A (ja) * 2006-06-27 2008-01-17 Renesas Technology Corp 半導体装置の製造方法
JP5291917B2 (ja) * 2007-11-09 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102008002954A1 (de) * 2008-07-18 2010-01-21 Schott Solar Gmbh Löt-Stützstelle für Solarmodule und Dünnschichtsolarmodule
JP5501060B2 (ja) * 2009-04-02 2014-05-21 日東電工株式会社 半導体ウエハ保護用粘着シートの貼り合わせ方法、及びこの貼り合わせ方法に用いる半導体ウエハ保護用粘着シート
JP5443827B2 (ja) * 2009-05-20 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
JP2011054939A (ja) * 2009-08-07 2011-03-17 Nitto Denko Corp 半導体ウェハ保持保護用粘着シート及び半導体ウェハの裏面研削方法
JP5361634B2 (ja) * 2009-09-25 2013-12-04 信越ポリマー株式会社 半導体ウェーハ用チャックテーブル及び半導体ウェーハの加工方法
JP5834934B2 (ja) * 2012-01-17 2015-12-24 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
KR20140128714A (ko) * 2013-04-29 2014-11-06 에스티에스반도체통신 주식회사 솔더범프와 웨이퍼의 결합력 강화방법
JP6235383B2 (ja) * 2014-03-10 2017-11-22 東芝メモリ株式会社 半導体装置の製造方法および半導体集積回路ウェハ
CN104362102A (zh) * 2014-09-28 2015-02-18 南通富士通微电子股份有限公司 晶圆级芯片规模封装工艺

Also Published As

Publication number Publication date
JP2017117905A (ja) 2017-06-29
US9786630B2 (en) 2017-10-10
CN106920769B (zh) 2022-01-11
CN106920769A (zh) 2017-07-04
US20170186725A1 (en) 2017-06-29
TW201732972A (zh) 2017-09-16
TWI730011B (zh) 2021-06-11

Similar Documents

Publication Publication Date Title
JP5607994B2 (ja) 半導体集積回路装置およびその製造方法
JP5007250B2 (ja) 半導体装置の製造方法
US9576921B2 (en) Semiconductor device and manufacturing method for the same
US7812457B2 (en) Semiconductor device and semiconductor wafer and a method for manufacturing the same
US20160268222A1 (en) Semiconductor device and method of manufacturing the same
US20120235278A1 (en) Semiconductor integrated circuit device, method of manufacturing the same, and electronic system using the same
WO2017056297A1 (ja) 半導体装置およびその製造方法
KR20170038645A (ko) 반도체 장치 및 반도체 장치의 제조 방법
TWI760831B (zh) 半導體裝置及其製造方法
US9230909B2 (en) Semiconductor device and manufacturing method thereof, and mounting method of semiconductor device
US10586777B2 (en) Semiconductor device and method of manufacturing the same
JP6503286B2 (ja) 半導体装置の製造方法および半導体ウェハ
JP5960549B2 (ja) 半導体装置の製造方法
JP5412552B2 (ja) 半導体装置
JP5291946B2 (ja) 半導体装置およびその製造方法
US20160218060A1 (en) Semiconductor device and manufacturing method thereof
JP2008010449A (ja) 半導体装置の製造方法
JP2010225600A (ja) 半導体装置の製造方法
JP2014139985A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180508

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190325

R150 Certificate of patent or registration of utility model

Ref document number: 6503286

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150