JP6235383B2 - 半導体装置の製造方法および半導体集積回路ウェハ - Google Patents
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Description
半導体基板における一面側に集積回路が形成された複数のチップ領域に前記半導体基板を厚さ方向に貫通して前記集積回路に到達する貫通孔を形成し、
前記半導体基板において前記チップ領域を区切るダイシングラインに、第1マーク開口部と前記半導体基板を厚さ方向に貫通して前記第1マーク開口部の周辺領域に配置される第2マーク開口部とを形成し、
前記第2マーク開口部の位置に基づいて前記第1マーク開口部を検知し、
前記第1マーク開口部の位置に基づいて露光位置の位置合わせをしてフォトリソグラフィを行うことにより、前記半導体基板の裏面において前記貫通孔を内包する領域を露出させる第1開口部を有するレジストパターンを前記半導体基板の裏面に形成し、
前記貫通孔に導電性材料を埋め込み、
前記レジストパターンを除去すること、
を特徴とする半導体装置の製造方法。
前記半導体基板は、前記貫通孔と前記第1マーク開口部と前記第2マーク開口部との形成前に、一面側に支持基板が貼着されて前記裏面側から薄板化されること、
を特徴とする付記1に記載の半導体装置の製造方法。
前記ダイシングラインに沿って前記半導体基板を切断して前記チップ領域を個片化するとともに前記第2マーク開口部および前記第2開口部に埋め込まれた導電性材料を除去すること、
を特徴とする付記1に記載の半導体装置の製造方法。
前記第2マーク開口部は、前記半導体基板の面方向における形状および大きさのうち少なくとも一方が前記第1マーク開口部と異なること、
を特徴とする付記1に記載の半導体装置の製造方法。
前記第2マーク開口部は、所定の形成ピッチで複数個が形成されること、
を特徴とする付記1に記載の半導体装置の製造方法。
前記第2マーク開口部は、前記ダイシングラインにおいて前記第1マーク開口部を挟んで対向する2つの領域に形成されること、
を特徴とする付記1に記載の半導体装置の製造方法。
前記第2マーク開口部は、前記第1マーク開口部を挟んで対向する2つの領域にそれぞれ複数個が形成されること、
を特徴とする付記6に記載の半導体装置の製造方法。
前記第1マーク開口部は、前記半導体基板の面方向において2本の前記ダイシングラインが交差する交点領域に形成されること、
を特徴とする付記1に記載の半導体装置の製造方法。
前記第2マーク開口部は、前記交点領域を中心とした4方向の前記ダイシングラインに形成されること、
を特徴とする付記8に記載の半導体装置の製造方法。
前記第2マーク開口部は、前記ダイシングラインの幅方向における中央領域に形成されること、
を特徴とする付記1に記載の半導体装置の製造方法。
前記貫通孔と前記第1マーク開口部と前記第2マーク開口部とを同時に前記裏面側から前記チップ領域に形成すること、
を特徴とする付記1に記載の半導体装置の製造方法。
半導体基板の一面側に集積回路が設けられた複数のチップ領域と、
前記半導体基板において前記複数のチップ領域を区切るダイシングラインと、
前記半導体基板の一面側における前記ダイシングラインに設けられたTEGと、
前記ダイシングラインにおいて前記半導体基板の裏面側に露出するとともに前記半導体基板の裏面側から前記半導体基板を厚み方向に貫通して前記TEGに接続する第1貫通電極と、
を備えることを特徴とする半導体集積回路ウェハ。
前記TEGは、前記集積回路の電気特性を間接的に検査するための回路パターンが設けられること、
を特徴とする付記12に記載の半導体集積回路ウェハ。
前記第1貫通電極は、前記半導体基板の裏面側の表面にバンプ部を備えること、
を特徴とする付記12に記載の半導体集積回路ウェハ。
Claims (9)
- 半導体基板における一面側に集積回路が形成された複数のチップ領域に前記半導体基板を厚さ方向に貫通して前記集積回路に到達する貫通孔を形成し、
前記半導体基板において前記チップ領域を区切るダイシングラインに、第1マーク開口部と前記半導体基板を厚さ方向に貫通して前記第1マーク開口部の周辺領域に配置される第2マーク開口部とを形成し、
前記第2マーク開口部の位置に基づいて前記第1マーク開口部を検知し、
前記第1マーク開口部の位置に基づいて露光位置の位置合わせをしてフォトリソグラフィを行うことにより、前記半導体基板の裏面において前記貫通孔を内包する領域を露出させる第1開口部を有するレジストパターンを前記半導体基板の裏面に形成し、
前記貫通孔に導電性材料を埋め込み、
前記レジストパターンを除去すること、
を特徴とする半導体装置の製造方法。 - 前記裏面における前記ダイシングライン内にTEGを形成し、
前記レジストパターンに、前記半導体基板の裏面において前記第2マーク開口部を内包する領域を露出させる第2開口部を形成し、
前記TEGに接続するように前記第2マーク開口部および前記第2開口部に導電性材料を埋め込むこと、
を特徴とする請求項1に記載の半導体装置の製造方法。 - 前記半導体基板の面方向における第2マーク開口部の大きさは、前記第1マーク開口部の大きさよりも小さいこと、
を特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2マーク開口部は、前記ダイシングラインにおいて前記第1マーク開口部を挟んで対向する2つの領域にそれぞれ異なるピッチで形成されること、
を特徴とする請求項1に記載の半導体装置の製造方法。 - 半導体基板の一面側に集積回路が設けられた複数のチップ領域と、
前記半導体基板において前記複数のチップ領域を区切るダイシングラインと、
前記半導体基板の一面側における前記ダイシングラインに設けられたTEGであり前記集積回路から独立した回路パターンであるテスト用回路素子と、
前記ダイシングラインにおいて前記半導体基板の裏面側に露出するとともに前記半導体基板の裏面側から前記半導体基板を厚み方向に貫通して前記テスト用回路素子に接続する第1貫通電極と、
を備えることを特徴とする半導体集積回路ウェハ。 - 前記チップ領域において前記半導体基板の裏面側に露出するとともに前記半導体基板の裏面側から前記半導体基板を厚み方向に貫通して前記集積回路に接続する第2貫通電極を備えること、
を特徴とする請求項5に記載の半導体集積回路ウェハ。 - 前記TEGは、前記第2貫通電極の電気特性を検査するための回路パターンが設けられること、
を特徴とする請求項6に記載の半導体集積回路ウェハ。 - 前記第1貫通電極は、前記ダイシングラインの幅方向における中央領域に形成されること、
を特徴とする請求項5に記載の半導体集積回路ウェハ。 - 前記ダイシングラインの延在方向に沿って異なる形成ピッチで形成された複数の前記第1貫通電極を備えること、
を特徴とする請求項5から8のいずれか1つに記載の半導体集積回路ウェハ。
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