JP5107627B2 - 半導体ウェーハ、および、それを用いた半導体装置の製造方法 - Google Patents

Description

本発明は、半導体ウェーハと、その半導体ウェーハを用いた半導体装置の製造技術に関し、特に、非接触でのインライン検査工程を含む半導体装置の製造方法に適用して有効な技術に関するものである。

高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した、演算用集積回路、記憶素子、および、それらを混載させた所謂システムオンチップ（ＳｏＣ：system on chip）といった半導体装置には、更なる高性能化の要求とともに、生産性向上の要求がなされている。

製造段階にある半導体装置は、半導体素子、および、配線からなる所望の集積回路が半導体ウェーハ上の複数のチップ領域に一括して形成される。その後、スクライバと称される切断機により分割され、半導体チップとなり、所望の外部配線、封止工程などを経て、半導体装置として製品化される。

特に近年要求されている高度な機能を有する集積回路を備えた半導体装置の製造工程においては、その回路構成の複雑化に伴って、半導体ウェーハ主面に形成する素子、および、その分離構造はますます微細化されている。更に、微細素子への電気的接続、および、高密度素子群同士の結線も同様に複雑化され、これらの配線微細化に加えて、多層配線化も推進されている。素子の微細化、および、配線の多層化は双方ともに、高度な技術を要する。

更に、本発明者らの検討によれば、市場背景として、半導体装置の市場投入の早期化は近年ますます激化しており、製品開発期間の短縮は半導体業界にとって必須課題となっている。

上記のような背景の下、１枚の半導体ウェーハからより多くの良品チップを得る、即ち、製造歩留まりを向上させることは、半導体装置の品質、および、生産性にとって不可欠である。

一方、多岐にわたる半導体装置製造プロセスにおいて、個々の工程は必然的に不良発生のポテンシャルを含むものである。従って、製品の複雑化に伴って製造工程数が増えている現状では、特に、製造工程が確立する前段階である新規半導体装置の製造プロセス開発期においては、製造対象の良／不良をなるべく細かく検査することで、不良品、および、その発生原因を早期に明確化できることが望ましい。

この観点から、本発明者らの検討によれば、製品プロセス開発に必要な共通工程をブロック毎に分割して、そのブロック内の電気的検査を実施し、その結果をフィードバックして早期に製造プロセス開発を確立する手法が有用である。このブロックを検査するための試料は、実際の製品となるチップ内の素子や配線と同一、もしくは、部分的な工程で作られ、テストストラクチャ、ショートループモニタ、あるいは、ＴＥＧ（test element group）などと称され、例えば、特開２００２−２６１００号公報（特許文献１）、特表２００４−５０１５０５号公報（特許文献２）などの様々な試料構造が開示されている。以下ではＴＥＧと称す。

しかしながら、上記試料は、処理工程の良否検査を目的として、同一処理を施すウェーハロットにＴＥＧ専用の半導体ウェーハを含ませているもの、または、製品チップ領域の一部を削減してＴＥＧを搭載するものであった。従って、スループット低下や製品取得領域の減少などによる製品生産能力の低下を招いていた。

そこで、本発明者らが検討したのは、ダイシング領域（ダイシングライン：dicing line）、あるいは、スクライブ領域（スクライブライン：scribe line）などと称される（以下、スクライブ領域と称す）、メインチップ間に配置され、ダイシングによりチップを分離する領域にＴＥＧを形成する技術である。半導体ウェーハ上にチップ領域を設けて、そこに半導体素子を一括して形成し、最後にチップ状に切り分けるという、現状において一般的な半導体装置の製造方法では、製品チップとは無関係であり、かつ、製品チップ領域と同条件で処理することができるスクライブ領域が必ず存在する。そこに、ＴＥＧを形成することで、１枚の半導体ウェーハから生産される最大製品チップ枚数を損なうことなく、検査パターンを設けることができる。

スクライブ領域には、一般に、半導体プロセス開発のため、単体トランジスタなどのＴＥＧの電気特性を評価する様々なパターンが搭載されており、このパターンの電気特性を評価することにより、試作・量産ウェーハの出来映えをモニタしている。この方法は、ｅ−ｔｅｓｔ（electric test）、サンプルテスト、あるいは、パラメトリックテストなどと称される（以下、ｅ−ｔｅｓｔと称す）。ｅ−ｔｅｓｔに関しては、例えば、特開２００２−１６１１５号公報（特許文献３）、特開平９−３２１１１５号公報（特許文献４）などに開示され、スクライブ領域上に形成したｅ−ｔｅｓｔを用いた検査技術に関しては、例えば、特開２００３−１２４２７５号公報（特許文献５）、特開平１０−２５６３２４号公報（特許文献６）などに開示されている。

更に、単体トランジスタなどの半導体素子だけではなく、ＴＥＧ用の半導体素子を形成して凹凸が形成された半導体ウェーハの表面に、様々な幅の配線層を形成することで、形成された配線の電気的特性を評価できるような技術を、本発明者らは検討した。例えば、特開２００６−３０３３４２号公報（特許文献７）などに開示されている。
特開２００２―２６１００号公報 特表２００４−５０１５０５号公報 特開２００２−１６１１５号公報 特開平９−３２１１１５号公報 特開２００３−１２４２７５号公報 特開平１０―２５６３２４号公報 特開２００６―３０３３４２号公報

しかし、上記のように、スクライブ領域にＴＥＧを形成し、ｅ−ｔｅｓｔを施すことで製造プロセスの良否検査を行なうことができる半導体ウェーハ、および、その半導体ウェーハを用いた半導体装置の製造方法において、本発明者らは以下の課題を見出した。

第１に、欠陥発生率に対して、検査対象となるＴＥＧの数量が限られ、信頼性のある検査結果が得られないという点である。半導体素子が高集積化されるのに従って、半導体チップ１製品に集積される半導体素子の数は増える。ＴＥＧは、半導体チップ領域内に形成された半導体素子、または、配線と同じ工程を以って形成した検査用素子である。従って、欠陥発生率にｅ−ｔｅｓｔにより検査できるＴＥＧの数を乗じた値が、検証のために有効な数量でないと、検査自体の信頼性が低いということになる。即ち、製品となる半導体チップ領域の素子集積度が向上するに従って、より多くの検査対象を備えるＴＥＧによりｅ−ｔｅｓｔを施さなければ、検査の信頼性を確保できない。

この観点から、実際にＴＥＧを設けているスクライブ領域は、例えば、フォトターゲットや合わせマークなど、製造プロセスにおいて必要なパターンが数多く含まれており、収容できるＴＥＧの数が制限される。従って、半導体製品において不良発生に伴う歩留まりの低下が起こっても、これを解析できる有効なＴＥＧがなく、迅速な不良対策が出来ないという問題が生ずることが本発明者らによって明らかになった。

第２に、ｅ−ｔｅｓｔによりＴＥＧの特性を検査するのは、半導体装置製造プロセスに半導体ウェーハが投入され、種々の工程を終えた後であり、プロセスの検証結果が出るまでに時間がかかるという点である。少なくとも、半導体ウェーハ上に素子、および、所望の配線を形成した後に、外部から電気的な接触を図るためのパッドを形成してからでないと、ＴＥＧへの電気的な接続を要するｅ−ｔｅｓｔを施すことができない。

本発明者らの検討によれば、半導体ウェーハを製造ラインに投入してから、製品完成まで数十日間経過した後のｅ−ｔｅｓｔ実施時に検査の良否が明らかになる。従って、新規半導体装置のプロセス開発においては、非常に時間を要することになる。また、多くの工程を経た後の検査では、欠陥が見つかったとしても、半導体ウェーハに施されたどの工程に問題が潜在しているのか、不具合の原因を特定することが難しく、その対処に遅れが生じるだけでなく、製造歩留まりの低下を改善することも困難となるという課題が、本発明者らによって明らかになった。

即ち、前述した２つの観点から本発明者らが見出した課題は、本発明者らが検討した半導体装置の製造技術において、更なる高集積化による高性能化が望まれている半導体装置において、その製造歩留まりを低下させるという点で共通している。これらは、例えば、製品として生産される半導体装置において、信頼性の低下を招く要因となり、また、例えば、開発段階にある半導体装置を製造する工程において、所謂ＱＴＡＴ（quick turn around time）でのプロセス開発を妨げる要因ともなる。

そこで、本発明の目的は、スクライブ領域にＴＥＧを備えた半導体ウェーハを用いて半導体装置を製造する技術において、製造歩留まりを向上させる技術を提供することにある。

本発明の前記、ならびに、その他の目的と新規な特徴は、本明細書の記述、および、添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

即ち、半導体基板と、その第１主面に配置され、複数の素子を備える複数のチップ領域と、その境界領域に配置された分離領域と、それらを覆う多層の配線層を有する半導体ウェーハにおいて、分離領域には、外部からの電気的な接触により電気特性の検査を行なうための接触型検査体と、電子線式検査装置により、断線不良の検査を行なうための非接触型検査体とが配置され、非接触型検査体において検査対象となる第１非接触型検査素子、および、第２非接触型検査素子は、接触型検査体において検査対象となる第１接触型検査素子、および、第２接触型検査素子の存在しない領域に配置されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

即ち、スクライブ領域にＴＥＧを備えた半導体ウェーハを用いて半導体装置を製造する技術において、製造歩留まりを向上させることができる。

以下の実施の形態においては、便宜上、その必要があるときは、複数のセクション、または、実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部、または、全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合、および、原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合、および、原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合、および、原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似、または、類似するもの等を含むものとする。このことは、上記数値、および、範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１では、製造段階で検査工程を有する半導体装置の製造技術において、その製造歩留まりを向上させる技術を例示する。

はじめに、半導体装置の製造工程、または、当該工程で形成された各種半導体素子や配線を検査するためのＴＥＧを備えた半導体ウェーハにおいて、新規構成を有する半導体ウェーハについて図面を用いて詳しく説明する。通常、半導体装置の製造工程中は、例えば、シリコン（Ｓｉ）などを母材とした、高純度、かつ、単結晶である半導体材料を半導体ウェーハと称される正面略円形薄板の状態で扱う。そして、その主面を最終的に半導体チップとなる領域に分け、多数のチップ領域に一括して同様の素子群を形成し、それらの配線を配線層に形成することで、所望の回路機能を有する半導体集積回路を備えた半導体チップを形成する。

図１には、本実施の形態１において例示する半導体ウェーハＷの主面を正面に見た平面図を示す。半導体ウェーハＷは、厚さ方向に沿って互いに反対側に位置する、表面（第１主面）Ｆ１、および、裏面（第２主面）Ｆ２を有する半導体基板１より構成される。半導体基板１の表面Ｆ１内には、種々の素子が形成されている。更に、半導体基板１の表面Ｆ１を覆い、表面Ｆ１内に形成された種々の素子を結線して互いに電気的な接続が取れるように、多層の配線層が形成されている。本実施の形態１で例示される半導体ウェーハＷが備える、上記種々の素子、および、多層の配線層に関しては、後に、要所領域毎に詳しく説明するので、ここでは図示、および、詳しい説明はしない。

半導体基板１は、同一形状で多数配置したチップ領域（複数のチップ領域）Ｃに分けられている。チップ領域Ｃは、半導体装置としての製品となる集積回路を構成するための領域である。そして、後に、これらのチップ領域Ｃを分断する所謂ダイシング工程を施すために、チップ領域Ｃの境界領域にはスクライブ領域（切断領域）Ｓが形成されている。

本実施の形態１で例示する半導体ウェーハＷにおいて、半導体装置の製造工程の良否を検査するＴＥＧは、製品となるチップ領域Ｃを侵すことなく、かつ、半導体ウェーハＷの全面に配置されるように、スクライブ領域Ｓに形成されるものとする。図２には、チップ領域Ｃとスクライブ領域Ｓとの境界領域を拡大した平面図を示している。ここでは、半導体基板１の表面Ｆ１内に種々の素子を形成し、多層の配線層による所望の電気的な接続を終え、外部との電気的導通を図るための電極が形成されている状態とする。

同一の半導体ウェーハＷに配置される複数のチップ領域Ｃには、それぞれ、同一の工程により形成される同一の半導体装置が配置されている。また、チップ領域Ｃを分断するためのスクライブ領域Ｓには、上記の半導体装置を製造する工程が正常に施されているかを検査するために、チップ領域Ｃに施したものと同じ工程で形成された検査体Ｔが配置されている。本実施の形態１に例示する半導体ウェーハＷの、チップ領域Ｃ、および、スクライブ領域Ｓの構成を以下で詳細に説明する。

図３には、チップ領域Ｃの具体的な構成を説明するために、図２に示したチップ領域Ｃにおけるｂ_１−ｂ_１線の断面を矢印方向に見た要部断面図を示す。チップ領域Ｃには、半導体基板１の表面Ｆ１に、所望の半導体装置を構成するための複数の素子が形成されている。同図は、複数の素子の例として、ＭＩＳ（metal insulator semiconductor）型電界効果トランジスタが形成されている領域の断面図を示したものである。

半導体基板１の表面Ｆ１には、複数の素子を絶縁分離するために、ＳＴＩ（shallow trench isolation）と称される溝型の分離部２が形成されている。本実施の形態１において、分離部２は、例えば、酸化シリコンなどからなる絶縁膜により構成されるものとし、また、その形状は溝型構造に限られるものではなく、所謂フィールド酸化膜構造であっても良い。分離部２により絶縁分離された活性領域において、例えば、ｐ型不純物を導入したｐ型ウェルｐｗには、ｎ型チャネル電界効果トランジスタ（複数の素子）Ｑｎ（以下、単にｎ型トランジスタ）、ｎ型不純物を導入したｎ型ウェルｎｗにはｐ型チャネル電界効果トランジスタ（複数の素子）Ｑｐ（以下、単にｐ型トランジスタ）が形成されている。

ここで、各トランジスタＱｎ、Ｑｐの具体的な構成を簡単に説明する。ｎ型チャネルであるｎ型トランジスタＱｎは、ｎ型半導体からなるソース／ドレイン領域ＳＤｎ、ソース／ドレイン領域ＳＤｎよりも浅く、不純物濃度の薄いｎ型半導体からなるエクステンション領域３ｎ、エクステンション領域３ｎの端部上方に配置されるゲート絶縁膜ＧＩ１、および、ゲート電極ＧＥ１、ゲート電極ＧＥ１の側壁に形成されるサイドウォールスペーサ４、および、ゲート電極ＧＥ１、または、ソース／ドレイン領域ＳＤｎへのコンタクト電極とのオーミック接続を実現するためのシリサイド層５により構成されている。一方、ｐ型トランジスタＱｐにおいては、ソース／ドレイン領域ＳＤｐ、および、エクステンション領域３ｐのみ、キャリア極性が逆であるｐ型半導体からなることを除いて、その構成はｎ型トランジスタＱｎと同様である。ゲート絶縁膜ＧＩ１は、例えば、酸化シリコン膜などからなり、ゲート電極ＧＥ１は、例えば、多結晶シリコン膜などからなるものとする。

更に、半導体基板１の表面Ｆ１は、多層の配線層ＭＷで覆われている。以下に、チップ領域Ｃにおける多層の配線層ＭＷの構成を詳細に説明する。

半導体基板１の表面Ｆ１に形成された各トランジスタＱｎ、Ｑｐは、第１層目の層間絶縁膜６ａで覆われている。この層間絶縁膜６ａを貫通し、各トランジスタＱｎ、Ｑｐのソース／ドレイン領域ＳＤｎ、ＳＤｐと電気的に接続するようにしてコンタクトプラグＣＰが形成されている。

ここで、第１層目の層間絶縁膜６ａは、同一のドライエッチングに対してエッチング速度の遅いエッチストップ層６１とエッチング速度の速い主絶縁膜６２の積層構造であるとする。このように、エッチングに対する選択比の大きい絶縁膜を積層させることで、コンタクトプラグＣＰを形成する際に穿孔する工程で、エッチング時間の制御に依らずに自己整合的にエッチングをストップさせる、所謂ＳＡＣ（self align contact）プロセスにより、コンタクトプラグＣＰを形成することができ、微細な素子へのコンタクト形成時に有用である。本実施の形態１では、例えば、エッチストップ層６１として窒化シリコン膜、主絶縁膜６２として酸化シリコン膜を用いることとする。

また、コンタクトプラグＣＰは、主コンタクト金属７１とバリア金属７２との積層構造である。特に、コンタクトプラグＣＰは、各トランジスタＱｎ、Ｑｐをはじめとする複数の素子と直接、電気的な接続を取るための金属であるから、主コンタクト金属７１は、シリサイド層５との間で、電気的導通特性の良い材料を選ぶ必要がある。本実施の形態１では、この観点から、主コンタクト金属７１として、例えば、タングステン（Ｗ）を用いるものとする。また、タングステンを用いたコンタクトプラグＣＰを形成する工程において、所望のスルーホールを形成するために必要となるバリア金属７２として、例えば、窒化チタン（ＴｉＮ）膜を用いるものとする。以上の層間絶縁膜６ａとコンタクトプラグＣＰとにより構成される配線層を、特にコンタクト層ＣＮＴと記述する。

コンタクト層ＣＮＴの上には、第２層目の層間絶縁膜６ｂと、層間絶縁膜６ｂ中に形成され、かつ、コンタクトプラグＣＰと電気的に接続するように形成された主配線Ｍ１が形成されている。主配線Ｍ１は、層間絶縁膜６ｂ中を半導体基板１の表面Ｆ１と水平な方向に広がりを持って形成されており、所望のコンタクトプラグＣＰと結線するようにパターニングされている。

本発明者らの検討によれば、素子、および、配線の微細化が進むにつれて、多層配線中の下層に位置する、特に線幅の細い配線では、構成金属は低抵抗値の材料であることが望ましい。この観点から、本実施の形態１では、主配線Ｍ１として、例えば、銅（Ｃｕ）を用いるものとする。ここで、主配線Ｍ１を形成する段階でＳＡＣプロセスを用いる場合は、前述のようにエッチストップの効果を有する絶縁層を設けても良い。また、主配線Ｍ１を構成する銅が層間絶縁膜６ｂ中への拡散を防止する必要がある場合は、隣接する層間絶縁膜６ａ、６ｂの境界に拡散防止の効果を有する絶縁膜を設けても良い。また、同様の理由から、主配線Ｍ１と層間絶縁膜６ｂとの境界に拡散防止の効果を有する金属を設けても良い。以上の層間絶縁膜６ｂと主配線Ｍ１により構成される配線層を、特に、第１層目の主配線層ＭＬ１と記述する。

以後、上層には、主配線Ｍ２〜Ｍ５を有する主配線層ＭＬ２〜ＭＬ５と、主配線Ｍ２〜Ｍ５について、主配線層ＭＬ２〜ＭＬ５のいずれかの層間を介するように接続するビアプラグＶ１〜Ｖ５を有したビア層ＶＬ１〜ＶＬ５が、層間絶縁膜６ｃ〜６ｋの中に形成されている。ここで、層間絶縁膜６ｃ〜６ｋの構成は、第２層目の層間絶縁膜６ｂと同様であり、主配線層ＭＬ２〜ＭＬ５の構成は、第１層目の主配線層ＭＬ１と同様である。

また、ビア層ＶＬ１〜ＶＬ５においては、ビアプラグＶ１〜Ｖ５を構成する材料は、本実施の形態１において、例えば、主配線Ｍ１〜Ｍ５と同様の銅を用いるものとする。

これにより、所謂デュアルダマシン法と称される配線形成手法により、配線層を形成することができる。従って、本実施の形態１において、例えば、ビア層ＶＬ２、および、主配線層ＭＬ３に形成された、ビアプラグＶ２、および、主配線Ｍ３のように、層間絶縁膜６ｆ、６ｇを一括して穿孔し、銅を埋め込むことで形成されたような配線形状であっても良い。

一方、例えば、ビア層ＶＬ３、または、主配線層ＭＬ４に形成された、ビアプラグＶ３、または、主配線Ｍ４のように、層間絶縁膜６ｇ、６ｈのそれぞれに別工程で穿孔し、その孔を別工程で銅により埋め込む、所謂シングルダマシン法により形成された配線であっても良い。

以上のような構成のチップ領域Ｃにおける多層の配線層ＭＷにおいて、コンタクトプラグＣＰ、および、コンタクトプラグＣＰと電気的に接続された各主配線Ｍ１〜Ｍ５とビアプラグＶ１〜Ｖ５とを備えるチップ配線ＷＣが、半導体基板１の表面Ｆ１に形成された各トランジスタＱｎ、Ｑｐと電気的に接続されている。

また、多層の配線層ＭＷの最上層には、外部に露出するように、かつ、下層のビアプラグＶ５と電気的に接続するようにして、外部端子ＰＤが形成されている。即ち、この外部端子と電気的に接続することで、チップ配線ＷＣを通して、半導体基板１の表面Ｆ１に形成された各トランジスタＱｎ、Ｑｐと電気的な導通を取ることができる。ここで、本実施の形態１において、外部端子ＰＤとしては、例えば、ボンディングワイヤやバンプなどが接続される端子であるとする。

次に、スクライブ領域Ｓの構成について説明する。本実施の形態１で例示する半導体ウェーハＷは、スクライブ領域Ｓにおいて、チップ領域Ｃに形成した各トランジスタＱｎ、Ｑｐ、チップ配線ＷＣ、および、外部端子ＰＤと同様の工程により形成した各種のＴＥＧが形成されている。これらは、外部からの電気的な接触により特性を評価する、所謂ｅ−ｔｅｓｔ用のＴＥＧであり、本実施の形態１で後に例示する電気的な接触を介さないＴＥＧと区別するために、接触テストパターンと記述する。

ここでは、本実施の形態１で例示する半導体ウェーハＷにおける接触テストパターン（接触型検査体）Ｔｅの構成を以下で図４を用いて説明する。図４は、本発明者らが検討した技術における半導体ウェーハに関し、スクライブ領域Ｓにおける断面図であり、本実施の形態１で例示する半導体ウェーハＷの要部平面図を示した図２におけるａ_１−ａ_１線の断面を矢印方向に見た断面図に相当する。接触テストパターンＴｅは、接触検査の対象となる接触テスト素子Ｄｅと、接触テスト素子Ｄｅと電気的に接続する接触テスト素子用配線（接触型検査素子用配線）Ｗｅと、接触テスト素子用配線Ｗｅを通じて接触テスト素子Ｄｅと外部から検査用端子を接触させるための複数の検査用外部端子Ｐｅとによって構成されている。

まず、接触テスト素子Ｄｅは、チップ領域Ｃにおいて、各トランジスタＱｎ、Ｑｐを形成した工程と同様の工程によって、スクライブ領域Ｓの半導体基板１の表面Ｆ１上に形成された第１接触テスト素子（第１接触型検査素子）Ｄｅ１を有する。また、接触テスト素子Ｄｅは、チップ領域Ｃにおいてチップ配線ＷＣを形成した工程と同様の工程によって、スクライブ領域Ｓの多層の配線層ＭＷ中に形成された第２接触テスト素子（第２接触型検査素子）Ｄｅ２を有する。これらは、それぞれ、半導体基板１の表面Ｆ１に形成された各トランジスタＱｎ、Ｑｐ、または、多層の配線層ＭＷ中に形成されたチップ配線ＷＣの電気特性を評価するために形成されている。ここで、第１接触テスト素子Ｄｅ１と第２接触テスト素子Ｄｅ２とは上記のように分類したが、本実施の形態１においては、例えば、各トランジスタＱｎ、Ｑｐを形成する工程と、チップ配線ＷＣを形成する工程との複合により形成される接触テスト素子Ｄｅがあっても良い。

次に、接触テスト素子Ｄｅと電気的に接続する接触テスト素子用配線Ｗｅは、チップ領域Ｃにおいて、チップ配線ＷＣを形成した工程と同様の工程によって形成される。この点においては、上記の第２接触テスト素子Ｄｅ２と同様であるが、接触テスト素子用配線Ｗｅは、各接触テスト素子Ｄｅ１、Ｄｅ２と電気的な導通を取ることを目的として形成される配線であり、検査対象ではない。即ち、スクライブ領域Ｓにおいて、多層の配線層ＭＷを貫通して、各配線層中に形成されている接触テスト素子Ｄｅ１、Ｄｅ２と電気的に導通する手段となっている。

また、複数の検査用外部端子Ｐｅは、チップ領域Ｃにおいて、多層の配線層ＭＷの最上層に外部端子ＰＤを形成した工程と同様の工程によって、やはり、スクライブ領域Ｓの多層配線層ＭＷの最上層に形成されたものである。外部端子ＰＤは、上述のように、接触テスト素子用配線Ｗｅと電気的に接続されており、この複数の検査用外部端子Ｐｅと外部から検査用端子を接触させることで、各接触テスト素子Ｄｅ１、Ｄｅ２の電気特性を評価する。

ここで、本発明者らは、上記の構成を備える接触テストパターンＴｅを用いたｅ−ｔｅｓｔでは、半導体装置の製造歩留まりが低下するという課題を見出している。それは、配置できるテストパターン数が少なく、特定の発生率以上の欠陥でないと検査により把握することが出来ないこと、また、複数の検査用外部端子Ｐｅによるものであるから、多層の配線層ＭＷを完成させた後でないと検査にかけられないことが原因であった。

これに対し、本発明者らは、以下に示す着想を得た。ｅ−ｔｅｓｔによる検査を目的としたＴＥＧでは、複数の検査用外部端子Ｐｅと電気的に接触し、該当する接触テスト素子用配線Ｗｅと導通する第１、または、第２接触テスト素子Ｄｅ１、Ｄｅ２の電気特性を検査する。このとき、多層の配線層ＭＷ中に配置される第２接触テスト素子Ｄｅ２に関して、１つの接触テスト素子用配線Ｗｅに、複数の同種の第２接触テスト素子Ｄｅ２を接続させることはできない。複数の第２接触テスト素子Ｄｅ２が１つの接触テスト素子用配線Ｗｅに接続していると、どのテスト素子を検査しているかを特定することが出来なくなってしまうからである。

上記のような理由から、第２接触テスト素子Ｄｅ２は、半導体基板１の表面Ｆ１から離れるに従って、表面Ｆ１に沿う方向にずれるように配置することで、互いに重なることがないように形成されている。このとき、必然的に、スクライブ領域Ｓにおける多層の配線層ＭＷ中には、第２接触テスト素子Ｄｅ２の配置されていない領域が多く存在することを本発明者らは見出した。そして、これらの領域にＴＥＧを配置することで、検査の対象となるテストパターン数を飛躍的に増やすという発想に至ったのである。即ち、スクライブ領域Ｓに配置された各種ＴＥＧの概要を説明するために示した図５にあるように、多層の配線層ＭＷの中にあり、接触テスト素子Ｄｅ１、Ｄｅ２の存在しない領域に、新たなテスト素子１００を配置するという手法である。

しかし、既存のｅ−ｔｅｓｔを目的とした接触テストパターンＴｅを改良しただけでは、電気的な干渉を完全に排除できる可能性は低く、正常な電気特性を評価できないという懸念がある。

そこで、本発明者らは、電気的な接触に依らないＴＥＧを、スクライブ領域Ｓの多層の配線層ＭＷの、第２接触テスト素子Ｄｅ２が存在しない領域に配置する技術を提供するに至った。その構成について、以下で詳細を説明する。

図６は、本実施の形態１で例示する半導体ウェーハＷに関し、図２のスクライブ領域Ｓにおけるａ_１−ａ_１線の断面を矢印方向に見た断面図である。電気的な接触に依らないＴＥＧである非接触テストパターン（非接触型検査体）Ｔｍは、検査の対象となる第１非接触テスト素子（第１非接触型検査素子）と（図示しない）、第２非接触テスト素子（第２非接触型検査素子）Ｄｍ２と、それら非接触テスト素子に電気的に接続する非接触テスト素子用配線（非接触型検査素子用配線）Ｗｍとによって構成されている。非接触テスト素子用配線Ｗｍの形状等については、後に詳細に説明するので、ここでは図示しない。

まず、非接触テストパターンＴｍは、チップ領域Ｃにおいて各トランジスタＱｎ、Ｑｐを形成した工程と同様の工程によって、スクライブ領域Ｓの半導体基板１の表面Ｆ１上に形成された第１非接触テスト素子を有する。また、非接触テストパターンＴｍは、チップ領域Ｃにおいてチップ配線ＷＣを形成した工程と同様の工程によって、スクライブ領域Ｓの多層の配線層ＭＷ中に形成された第２非接触テスト素子Ｄｍ２を有する。これらは、それぞれ、半導体基板１の表面Ｆ１に形成された各トランジスタＱｎ、Ｑｐ、または、多層の配線層ＭＷ中に形成されたチップ配線ＷＣの電気特性を評価するために形成されている。ここで、第１非接触テスト素子と第２非接触テスト素子Ｄｍ２とは上記のように分類したが、本実施の形態１においては、例えば、各トランジスタＱｎ、Ｑｐを形成する工程とチップ配線ＷＣを形成する工程との複合により形成される非接触テスト素子があっても良い。

次に、上記のような構成の非接触テスト素子（例えば、第２非接触テスト素子Ｄｍ２）と電気的に接続する非接触テスト素子用配線Ｗｍは、チップ領域Ｃにおいてチップ配線ＷＣを形成した工程と同様の工程によって形成される。この点、上記の第２非接触テスト素子Ｄｍ２と同様であるが、非接触テスト素子用配線Ｗｍは、各非接触テスト素子に電気的な導通を取ることを目的として形成される配線であるとして、区別して記述している。その構造等については、後に詳細を説明する。

本発明者らが検討した技術における半導体ウェーハに関して同様の箇所を示す図４と比較してわかるように、多層の配線層ＭＷの中にあって、第２接触テスト素子Ｄｅ２が存在しない領域に、第１非接触テスト素子、および、第２非接触テスト素子Ｄｍ２が配置されている。

ここで、本実施の形態１で例示する半導体ウェーハＷのスクライブ領域Ｓに配置され、電気的な接触に依らずに検査を行なう非接触テストパターンＴｍの構成について、詳しく説明する。

図７は、非接触テストパターンＴｍにおいて、スクライブ領域Ｓの多層の配線層ＭＷのうち、例えば、第２層目の主配線層ＭＬ２の形成を終えた段階で、半導体基板１の表面Ｆ１を正面に見た要部平面図を示したものである。スクライブ領域Ｓには、第２層目の主配線層ＭＬ２を形成する工程と同様の工程で形成された、主配線Ｍ２と同様の材料のパッドＰＤ２、第２非接触テスト素子Ｄｍ２、および、非接触テスト素子用配線Ｗｍが配置されている。

第２非接触テスト素子Ｄｍ２の構成を詳しく見るために、図７におけるｂ_２−ｂ_２線の断面を矢印の方向に見た要部断面図を図８に示す。以下、図７と図８とを用いて、第２非接触型テスト素子Ｄｍ２の構成を説明する。スクライブ領域Ｓにおいて、第２非接触テスト素子Ｄｍ２は、多層の配線層ＭＷで、第１層目の主配線層ＭＬ１、第１層目のビア層ＶＬ１、および、第２層目の主配線層ＭＬ２の複数層にわたって存在している。その接続形態は、第１層目の主配線層ＭＬ１に延在する主配線Ｍ１と、第２層目の主配線層ＭＬ２に延在する主配線Ｍ２との間を、第１層目のビア層ＶＬ１のビアプラグＶ１によって接続し、それを繰り返して電気的に直列に接続した鎖状配線ＣＮが複数配置されたものである。

個々の鎖状配線ＣＮは、スクライブ領域Ｓの長手方向であって、後のチップ領域Ｃを分断するためのスクライブ工程においてスクライバが進行するスクライブ方向（第１方向）Ａに交差し、スクライブ方向Ａを横断する横断方向（第２方向）Ｂに延在するように形成されている。また、複数の鎖状配線ＣＮはスクライブ方向Ａにそれぞれ間隔を隔てて、かつ、互いに電気的に並列に接続されている。

更に、横断方向Ｂに延在する鎖状複数の鎖状配線ＣＮは、その一端は非接触テスト素子用配線Ｗｍを通じて半導体基板１に電気的に接続している。その構成は、以下の通りである。第２層目の主配線層ＭＬ２において、主配線Ｍ２によって形成されている非接触テスト素子用配線Ｗｍは、その下層において、第１層目のビア層ＶＬ１におけるビアプラグＶ１、第１層目の主配線層ＭＬ１における主配線Ｍ１、および、コンタクト層ＣＮＴにおけるコンタクトプラグＣＰと電気的に接続している。そして、コンタクトプラグＣＰは、半導体基板１の表面Ｆ１に形成された拡散層８を通じて、半導体基板１と電気的に接続している。更に、非接触テスト素子用配線Ｗｍが下層において電気的に接続している主配線Ｍ１は、鎖状配線ＣＮの一端を共有している。即ち、鎖状配線ＣＮは、その一端において、非接触テスト素子用配線Ｗｍと電気的に接続され、コンタクトプラグＣＰを通じて半導体基板１と接続し、接地状態にある。ここで、本実施の形態１においては、非接触テスト素子用配線Ｗｍを構成する主配線Ｍ２が、鎖状配線ＣＮの一端を共有するものであっても良い。

また、鎖状配線ＣＮの他端は、いずれの配線にも接続せず、多層の配線層ＭＷ中で終端した浮遊状態（または、フローティング状態）となっている。本実施の形態１においては、主配線層ＭＬ１、ＭＬ２、または、ビア層ＶＬ１のいずれの層で終端していても良い。

次に、上記のような構成の非接触テストパターンＴｍを、電気的接触に依らずに非接触で検査する技術を、図９〜図１１を用いて説明する。

図９は、本実施の形態１で例示する半導体ウェーハＷのスクライブ領域Ｓに配置した、非接触テストパターンＴｍを検査するために用いる電子線式検査装置ＥＩを示したものである。電子線式検査装置ＥＩは、電子銃ＥＧ、コンデンサレンズＣＬ、偏向器ＤＦ、対物レンズＯＬ、検出器ＤＴ、および、ステージＳＴを備えている。

エネルギーを持って電子銃ＥＧより放出された電子線（一次荷電粒子）ＥＢは、まず、コンデンサレンズＣＬで集束される。その後、偏向器ＤＦによってステージＳＴ上の照射位置を制御される。そして、対物レンズＯＬによって再度集束され、ステージＳＴ上のサンプルに電子線ＥＢを照射することができる。サンプルからは、表面の荷電状態に応じた二次電子ＳＥが放出され、それを検出器ＤＴにおいて検出し、所望の処理により画像化される。より具体的には、電位コントラスト法と称される手法により、放出された二次電子ＳＥから、サンプルの表面状態を視覚的に観察することができる。本実施の形態１では、例示した半導体ウェーハＷをステージＳＴ上に設置し、非接触テストパターンＴｍを備えたスクライブ領域Ｓに電子線ＥＢを照射する。特に、スクライブ方向ＡにステージＳＴを移動させ、横断方向Ｂに電子線ＥＢを偏向させる。

このときに、上記図７、図８を用いて構成を説明した鎖状配線ＣＮからなる第２非接触テスト素子Ｄｍ２から、どのように二次電子ＳＥが放出されるかを考察することで、非接触テストパターンＴｍを用いた非接触的な検査技術を説明する。

図１０は、スクライブ領域Ｓにおける多層の配線層ＭＷ中に形成された非接触テストパターンＴｍの断面図を示すものである。特に、スクライブ領域Ｓに電子線ＥＢが照射された際の第２非接触テスト素子Ｄｍ２における二次電子ＳＥの放出過程を示している。ここで、本実施の形態１において、電子線ＥＢの照射に対して、二次電子ＳＥが豊富に放出されて検出器ＤＴに検出される領域は明部として表示され、同二次電子ＳＥが放出され難く検出器ＤＴに検出されない領域は暗部として表示されるものとする。そこで、スクライブ領域Ｓ付近の二次電子ＳＥの検出状態を、上記のように表示した例を図１１に示す。以下で、図１０、図１１を用いて、本実施の形態１において、電子線式検査装置ＥＩによるスクライブ領域Ｓに配置された第２非接触テスト素子Ｄｍ２の検査方法を説明する。

上記で図７、図８を用いて説明したように、第２非接触テスト素子Ｄｍ２を構成する鎖状配線ＣＮは、その一端が非接触テスト素子用配線Ｗｍを通じて半導体基板１に電気的に接続する、所謂アース状態となっている。従って、露出した主配線Ｍ２に電子線ＥＢが照射されることで二次電子ＳＥを放出したとしても、鎖状配線ＣＮ全体に半導体基板１から電子ｅが供給され、二次電子ＳＥを放出し続ける。この状態は検出器ＤＴで検出され、明部として視覚的に表示される。

一方、鎖状配線ＣＮの途中における断線部Ｐ１００のように、例えば、ビア層ＶＬ１におけるビアプラグＶ１において、主配線Ｍ１との電気的な接続が途切れる箇所では上記とは異なる状態となる。鎖状配線ＣＮは、非接触テスト素子用配線Ｗｍとの接続による接地端と反対側の端部において、多層の配線層ＭＷ中で終端するフローティング状態となっている。従って、断線部Ｐ１００において、半導体基板１からの電子ｅの供給が途切れ、その後、フローティング端までの鎖状配線ＣＮ部では、電子ｅが枯渇することになる。即ち、上記断線部Ｐ１００からフローティング端までの鎖状配線部では、電子線ＥＢの照射に対して二次電子ＳＥが放出されなくなり、検出器ＤＴで検出されず、暗部として表示される。これにより、鎖状配線ＣＮにおいて暗部が見られた箇所において断線不良を特定することができる。

以上のように、鎖状配線ＣＮを有する第２非接触テスト素子Ｄｍ２が配置されたスクライブ領域Ｓを電子線式検査装置ＥＩにより観察することで、電気的な接触に依らずに断線不良箇所を特定できる。従って、多層の配線層ＭＷ中において、接触テストパターンＴｅに対する電気的な接触を要する検査を妨げることがなく、接触テストパターンＴｅが有する第２接触テスト素子Ｄｅ２の存在しない領域にも、第２非接触テスト素子Ｄｍ２を配置することができる。これにより、スクライブ領域Ｓにおける多層の配線層ＭＷ中に設置するＴＥＧの数を増やすことができ、欠陥の検出効率が向上される。結果として、半導体装置の製造歩留まりを向上することができる。

また、図１２にはスクライブ領域Ｓの要部平面図を示す。本実施の形態１において、第２非接触テスト素子Ｄｍ２が有する複数の鎖状配線ＣＮのうち、同じ配線層に形成されたものは、一つの非接触テスト素子用配線Ｗｍによって互いに並列に結線することができる。このとき、同層に存在する第２接触テスト素子Ｄｅ２や接触テスト素子用配線Ｗｅ、また、多層の配線層ＭＷの最上層における外部端子ＰＤ（図示しない）などを避けるようにして非接触テスト素子用配線Ｗｍを配置する。即ち、電気的な接触による第２接触テスト素子Ｄｅ２を含む接触テストパターンＴｅの電気特性に影響を及ぼすことなく、同一の多層の配線層ＭＷに存在する複数の鎖状配線ＣＮを、一つの非接触テスト素子用配線Ｗｍにより、電気的に並列に接続することが可能となる。

この構成により、例えば、半導体基板１に電気的に接続する非接触テスト素子用配線Ｗｍを形成できないような領域でも、半導体基板１に電気的に接続している他の配線（図では、例えば、パッドＰＤ２など）まで引き回して接続させることが可能である。従って、複数の鎖状配線ＣＮを有する第２非接触テスト素子Ｄｍ２を、多層の配線層ＭＷのより多くの領域に配置することができる。結果として、半導体装置の製造歩留まりをより向上させることができる。

（実施の形態２）
上記実施の形態１では、スクライブ領域Ｓの多層の配線層ＭＷに配置されたＴＥＧに関して、接触テストパターンＴｅの存在しない領域に非接触テストパターンＴｍを配置する半導体ウェーハＷを例示した。これにより、検査対象となる素子数を飛躍的に増加させることができ、半導体装置の製造工程における欠陥検出効率を向上させることで、製造歩留まりの向上が可能となる技術を例示した。

本発明者らの検討によれば、電気的な接触による検査手法のみでは、半導体基板１上に多層の配線層ＭＷを全て完成させてからでないと、ｅ−ｔｅｓｔを実行することはできず、欠陥発生の早期発見、および、発生箇所の特定が困難になるという課題が見出された。ここで、上記実施の形態１で例示した、非接触テストパターンＴｍの電子線式検査装置ＥＩによる検査手法は、多層の配線層ＭＷを最終的に完成させる前に行なうものである。従って、この技術によれば、多層の配線層ＭＷを形成する工程の途中で、適宜検査を実施することができる。本実施の形態２では、半導体装置の製造工程において非接触テストパターンＴｍを用いて製造工程の欠陥を検査する技術を例示する。

図１３は、本実施の形態２で例示する半導体装置の製造工程を示すフロー図である。ここで、本実施の形態２で例示する半導体装置の製造工程によって、例えば、チップ領域Ｃに形成される半導体素子の構成、および、スクライブ領域Ｓに形成されるＴＥＧの構成などを含む半導体ウェーハＷの構成は、上記実施の形態１で例示したものと同様であり、ここでの詳細な説明は省略する。

はじめに、半導体基板１からなる半導体ウェーハＷを準備し、その表面Ｆ１に素子を絶縁分離する分離部２を形成する（Ｓ１０工程）。その後、チップ領域Ｃの半導体基板１の表面Ｆ１には、ゲート絶縁膜ＧＩ１、および、ゲート電極ＧＥ１などからなるゲートを形成（Ｓ１１工程）し、ソース／ドレイン領域ＳＤｎ、ＳＤｐからなるソース／ドレイン形成（Ｓ１２工程）することで、各トランジスタＱｎ、Ｑｐの基本的な構成が完成する。

ここで、上記の一連のトランジスタ形成工程Ｓ１１、Ｓ１２と同様の工程により、スクライブ領域Ｓの半導体基板１の表面Ｆ１には、第１接触テスト素子、および、第１非接触テスト素子が形成される。即ち、これらは、半導体基板１に形成されるテスト素子であり、前者は電気的な接触により検査するテスト素子であり、後者は電気的な接触に依らずに検査するテスト素子である。

その後、チップ領域Ｃにおいて、各素子に電気的に接続するコンタクトプラグＣＰを形成する（Ｓ１３工程）。その後、多層の配線層ＭＷを形成し（Ｓ１４工程）、本実施の形態２で例示する半導体装置が完成する。

また、多層の配線層ＭＷを形成する工程Ｓ１４は、層間絶縁膜（第１絶縁膜）６ａ〜６ｋを形成する工程Ｓ１４１と、ビアプラグ（導体膜）Ｖ１〜Ｖ５を形成する工程Ｓ１４２と、主配線（導体膜）Ｍ１〜Ｍ５を形成する工程Ｓ１４３との組み合わせよりなる。

例えば、１層の層間絶縁膜を形成し、ドライエッチング法などにより穿孔することで配線開口部、または、ビアホール（配線開口部）を形成した後に、その配線開口部を導体膜で埋め込み、ＣＭＰ（chemical mechanical polishing）法などによって表面研磨する、所謂シングルダマシン法によって各種配線、または、プラグを形成してもよい。

また、例えば、２層の層間絶縁膜を形成し、ドライエッチング法などにより穿孔することで、下層にビアホール、上層に配線開口部を形成した後に、両者を一括して導体膜で埋め込み、ＣＭＰ法などによって表面研磨する、所謂デュアルダマシン法によって各種配線、または、プラグを形成してもよい。

また、例えば、多層の配線層ＭＷの最上層には、外部端子が形成される。チップ領域Ｃにおける外部端子は、例えば、ボンディングワイヤやバンプなどが接続されるものであるとする。

ここで、上記の一連のコンタクト・ビア配線形成工程Ｓ１３、Ｓ１４、Ｓ１４１〜Ｓ１４３と同様の工程により、スクライブ領域Ｓには、第２接触テスト素子Ｄｅ２、接触テスト素子用配線Ｗｅ、複数の検査用外部端子Ｐｅ、第２非接触テスト素子Ｄｍ２、および、非接触テスト素子用配線Ｗｍが形成される。

このとき、上記半導体装置の製造工程中において、多層の配線層ＭＷの形成工程中、特に、コンタクトプラグＣＰ（Ｓ１３工程）、ビアプラグＶ１〜Ｖ５（Ｓ１４２工程）、または、主配線Ｍ１〜Ｍ５（Ｓ１４３工程）を形成する工程において、導体膜が露出することになる。従って、上記実施の形態１において、図９〜図１１を用いて説明した電子線式検査装置ＥＩを用いた検査技術により、非接触テストパターンＴｍを用いて検査することができる（Ｃ１１〜Ｃ１３工程）。

その具体的な方法について、図１４〜図１７を用いて説明する。図１４〜図１７は、本実施の形態２で例示する半導体装置の製造工程中における、半導体基板１の要部断面図である。それぞれ、チップ領域Ｃに形成する複数の素子として、１つのｎ型トランジスタＱｎの製造工程中における要部断面図を半導体素子領域Ｒｃに、スクライブ領域Ｓに形成する非接触テストパターンＴｍの製造工程中における要部断面図を検査素子領域Ｒｓに示している。

図１４は、半導体素子領域Ｒｃにおいて、ｎ型トランジスタＱｎのソース／ドレイン領域ＳＤｎにコンタクトプラグＣＰを形成した段階までを記したものである。検査素子領域には、同様のコンタクトプラグＣＰが形成され、半導体素子領域Ｒｃにけるソース／ドレイン領域ＳＤｎと同様の工程で形成された拡散層８を通じて、半導体基板１に電気的に接続している。従って、個々のコンタクトプラグＣＰでは、正常に電気的な接続がとれていれば、半導体基板１から電子ｅの供給がなされる。即ち、当該コンタクトプラグＣＰに断線不良があれば、電子線式検査装置ＥＩにより非接触で検査することで、断線不良箇所は暗部となって検出される。

図１５は、半導体素子領域Ｒｃにおいて、第１層目の主配線層ＭＬ１を形成した段階までを記したものである。ここで、本実施の形態２において、検査素子領域Ｒｓでは、分離部２で絶縁された、異なる拡散層８に対して電気的に接続されたコンタクトプラグＣＰに跨るように、主配線Ｍ１を形成している。このような構成とすることで、上記実施の形態１において図７、図８を用いて説明したものと同様の鎖状配線ＣＮ構造を、拡散層８、コンタクトプラグＣＰ、および、主配線Ｍ１により構成することができる。電子線式検査装置ＥＩによりスクライブ領域Ｓを非接触に検査することで、例えば、主配線Ｍ１の接続不良などを検出することができる。

図１６は、半導体素子領域Ｒｃにおいて、ビア層ＶＬ１、および、主配線層ＭＬ２をデュアルダマシン法によって一括して形成した段階までを記したものである。検査素子領域Ｒｓには、上記実施の形態１において図７、図８を用いて説明した鎖状配線ＣＮと同様の構成の鎖状配線ＣＮを形成している。やはり、上記と同様にして、電子線式検査装置ＥＩにより、スクライブ領域Ｓを非接触に検査することで、例えば、ビアプラグＶ１の断線不良などを検出することができる。

図１７は、半導体素子領域Ｒｃにおいて、第３層目のビア層ＶＬ３をシングルダマシン法によって形成した段階までを記したものである。検査素子領域Ｒｓには、デュアルダマシン法によって形成した主配線Ｍ３、および、ビアプラグＶ２、ならびに、デュアルダマシン法によって形成した主配線Ｍ２、および、ビアプラグＶ１、加えて、シングルダマシン法によって形成した主配線Ｍ１とコンタクトプラグＣＰが電気的に接続している拡散層８を通じて、半導体基板１と電気的に接続している。従って、正常に電気的な接続がとれていれば、半導体基板１から電子ｅの供給がなされる。即ち、電子線式検査装置ＥＩにより、非接触で検査することで、断線不良箇所は暗部となって検出される。特に、本実施の形態２で例示する手法によれば、多層の配線層ＭＷの各層の形成段階で逐次非接触手法による検査が可能であるから、この段階で暗部が検出されれば、第３層目のビア層ＶＬ３におけるビアプラグＶ３形成時の工程に不良が生じていることと特定できる。

以上のように、本実施の形態２で例示した半導体装置の製造方法において、半導体ウェーハＷのスクライブ領域Ｓに配置した非接触テストパターンＴｍを用いることで、多層の配線層ＭＷの形成工程中、各層を形成し終えた段階で、適宜、電子線式検査装置ＥＩによって断線不良の検査を施すことができる。これにより、欠陥発生工程を早期に発見することができる。また、前工程の検査結果との比較により、欠陥発生工程の特定が容易になる。結果として、半導体装置の製造歩留まりを向上させることができる。特に、この技術により、開発段階にある半導体装置の製造サイクルの円滑化を図ることができ、ＱＴＡＴプロセス開発に貢献することができる。

次に、本実施の形態２において、スクライブ領域Ｓに配置した非接触テストパターンＴｍを用いた検査工程を、半導体装置の製造工程に組み込んだ例を説明する。

図１８は、図１３における工程Ｓ１３、Ｓ１４２、Ｓ１４３を終えた後に施される非接触テストパターンＴｍを用いた検査工程を示したフロー図である。まず、検査工程を施す半導体ウェーハＷを投入する。その後、上記実施の形態１で図９を用いて説明した電子線式検査装置ＥＩにより、スクライブ領域Ｓの非接触テストパターンＴｍを検査する（Ｃ１０１）。このとき、上記実施の形態１で図１０、図１１を用いて説明した手法により、断線不良の有無を検査することができる（Ｃ１０２工程）。欠陥が検出されなければ、この段階での検査工程は終了し、通常の半導体装置の製造工程に戻され、検査工程には次の半導体ウェーハＷが投入される（Ｃ１０３工程）。

また、工程Ｃ１０２により欠陥が検出された場合、他の半導体ウェーハＷに同様の欠陥を作り込まないように、不良発生装置の特定と、装置の停止を行なう（Ｃ１０４工程）。その後、不良発生の原因を究明し、対策を施す（Ｃ１０５工程）。

本発明者らが検討した技術では、電気的な接触により検査を行なう接触テストパターンＴｅのみをＴＥＧとしてスクライブ領域Ｓに配置しており、多層の配線層ＭＷの最上層に外部端子ＰＤを形成した後でなければ、検査を施すことが出来なかった。これは、前述のように、欠陥発見の遅れ、発生箇所の特定の困難さをもたらし、結果として半導体装置の製造歩留まりを低下させていた。また、同様の理由から、開発段階にある半導体装置の製造工程においては、ＱＴＡＴプロセス開発の妨げとなっていた。これに対し、本実施の形態２で例示した半導体装置の製造工程によれば、多層の配線層ＭＷの形成工程中に、逐次検査を施すことができるので、断線を発生させた工程を早期に特定することができる。従って、早期に通常生産体制に復帰することができる（Ｃ１０６工程）。結果として、半導体装置の製造歩留まりを向上させることができるのである。そして、例えば、開発段階にある半導体装置の製造工程のＱＴＡＴプロセス開発に貢献することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態１、２ではスクライブ領域Ｓに搭載する非接触テストパターンＴｍの一例として、主に鎖状配線ＣＮを有する第２非接触テスト素子Ｄｍ２を例示し、その効果を説明した。一方、この非接触テストパターンＴｍとしては、上記実施の形態２において、図１４、または、図１７を用いて一例を示したように、鎖状配線ＣＮ構造を有するテスト素子に限定されるものではない。配線間の短絡、多層の重ね合わせ精度の評価、結晶欠陥に起因するリーク、接合リーク、ゲートリークなどのリーク不良検査、パターン解像度の評価などの様々なパターンに対して適用可能である。

また、例えば、上記実施の形態１、２で例示した、非接触テストパターンＴｍを検査する方式として、電子線式検査装置ＥＩを用いた電位コントラスト法による評価法を一例として示したが、電位コントラスト法に限定されない電子線式検査装置による検査、あるいは、光学式検査装置、または、測長ＳＥＭ（scanning electron microscopy）、レビューＳＥＭなどの走査型電子顕微鏡、集束イオンビーム（ＦＩＢ：focused ion beam）装置に代表される分析装置など、半導体ウェーハ、あるいは、それに準ずる試料上のパターンを用いて評価可能な検査装置、観察装置、分析装置などに適用可能である。

本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。

本発明の一実施の形態である半導体ウェーハの平面図である。 図１に示した半導体ウェーハの要部を拡大した要部平面図である。 図２に示した平面図のｂ_１−ｂ_１線における要部断面図である。 本発明者らが検討した半導体ウェーハの要部断面図である。 本発明の一実施の形態である半導体ウェーハの要部の説明図である。 図２に示した平面図のａ_１−ａ_１線における要部断面図である。 本発明の一実施の形態である半導体ウェーハの要部平面図である。 図７に示した平面図のｂ_２−ｂ_２線における要部断面図である。 本発明の一実施の形態である電子線式検査装置を示した説明図である。 本発明の一実施の形態である半導体ウェーハの要部断面図である。 本発明の一実施の形態である半導体ウェーハの要部平面図である。 本発明の一実施の形態である半導体ウェーハの要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程を示すフロー図である。 本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程を示すフロー図である。

符号の説明

１ 半導体基板
２ 分離部
３ｎ，３ｐ エクステンション領域
４ サイドウォールスペーサ
５ シリサイド層
６ａ〜６ｋ 層間絶縁膜（第１絶縁膜）
６１ エッチストップ層
６２ 主絶縁膜
７１ 主コンタクト金属
７２ バリア金属
８ 拡散層
Ｗ 半導体ウェーハ
Ｆ１ 表面（第１主面）
Ｆ２ 裏面（第２主面）
Ｃ チップ領域（複数のチップ領域）
Ｓ スクライブ領域（切断領域）
Ｔ 検査体
ｐｗ ｐ型ウェル
ｎｗ ｎ型ウェル
Ｑｎ ｎ型チャネル電界効果トランジスタ（複数の素子）
Ｑｐ ｐ型チャネル電界効果トランジスタ（複数の素子）
ＳＤｎ，ＳＤｐ ソース／ドレイン領域
ＧＩ１ ゲート絶縁膜
ＧＥ１ ゲート電極
ＭＷ 多層の配線層
ＣＰ コンタクトプラグ（導体膜）
ＣＮＴ コンタクト層
Ｍ１〜Ｍ５ 主配線（導体膜）
ＭＬ１〜ＭＬ５ 主配線層
Ｖ１〜Ｖ５ ビアプラグ（導体膜）
ＶＬ１〜ＶＬ５ ビア層
ＷＣ チップ配線
ＰＤ 外部端子
ＰＤ２ パッド
Ｔｅ 接触テストパターン（接触型検査体）
Ｄｅ 接触テスト素子
Ｄｅ１ 第１接触テスト素子（第１接触型検査素子）
Ｄｅ２ 第２接触テスト素子（第２接触型検査素子）
Ｗｅ 接触テスト素子用配線（接触型検査素子用配線）
Ｐｅ 複数の検査用外部端子
Ｔｍ 非接触テストパターン（非接触型検査体）
Ｄｍ２ 第２非接触テスト素子（第２非接触型検査素子）
Ｗｍ 非接触テスト素子用配線（非接触型検査素子用配線）
Ａ スクライブ方向（第１方向）
Ｂ 横断方向（第２方向）
ＣＮ 鎖状配線（複数の鎖状配線）
ＥＩ 電子線式検査装置
ＥＧ 電子銃
ＣＬ コンデンサレンズ
ＤＦ 偏向器
ＯＬ 対物レンズ
ＤＴ 検出器
ＳＴ ステージ
ＥＢ 電子線（一次荷電粒子）
ＳＥ 二次電子
ｅ 電子
Ｒｃ 半導体素子領域
Ｒｓ 検査素子領域

Claims (9)

1. 厚さ方向に沿って互いに反対側に位置する第１主面、および、第２主面を有する半導体基板と、
   前記半導体基板の第１主面に配置された複数のチップ領域と、
   前記複数のチップ領域の境界領域に配置された切断領域と、
   前記半導体基板の第１主面上に形成された多層の配線層とを有し、
   （ａ）前記複数のチップ領域には、
   前記半導体基板の第１主面に配置された複数の素子と、
   前記多層の配線層に形成され、前記複数の素子に電気的に接続されたチップ配線と、
   前記多層の配線層の最上層に形成され、前記チップ配線に電気的に接続された外部端子とが形成されており、
   （ｂ）前記切断領域には、
   外部からの電気的な接触により検査される接触型検査体と、
   前記外部からの電気的な接触に依らずに非接触で検査される非接触型検査体とが配置されており、
   （ｃ）前記接触型検査体は、前記切断領域において、
   （ｃ１）前記半導体基板の第１主面に形成された第１接触型検査素子と、
   （ｃ２）前記多層の配線層に形成された第２接触型検査素子と、
   （ｃ３）前記多層の配線層に形成され、前記第１接触型検査素子、および、前記第２接触型検査素子に電気的に接続された、接触型検査素子用配線と、
   （ｃ４）前記多層の配線層の最上層に形成され、前記接触型検査素子用配線と電気的に接続された、複数の検査用外部端子とを備え、
   （ｃ５）前記複数の検査用外部端子に対して外部から検査用端子を接触させることで前記第１接触型検査素子、または、前記第２接触型検査素子の電気的な検査を行なう検査体であり、
   （ｄ）前記非接触型検査体は、前記切断領域において、
   （ｄ１）前記半導体基板の第１主面に形成され、前記第１接触型検査素子が存在しない領域に配置された第１非接触型検査素子と、
   （ｄ２）前記多層の配線層における１層、または、複数層に形成され、前記第２接触型検査素子が存在しない領域に配置された第２非接触型検査素子と、
   （ｄ３）前記多層の配線層における１層、または、複数層に形成され、前記第１非接触型検査素子、前記第２非接触型検査素子、および、前記半導体基板に電気的に接続された、非接触型検査素子用配線とを備え、
   （ｄ４）前記第１非接触型検査素子、または、前記第２非接触型検査素子が配置された層毎に電子線式検査装置を用いて非接触で検査を行なう検査体であって、前記切断領域に一次荷電粒子を照射することで、前記第１非接触型検査素子、または、前記第２非接触型検査素子から放出される二次電子を検出し、断線箇所の有無を評価するための検査体であり、
   前記切断領域の第２接触型検査素子は、前記半導体基板の第１主面から厚さ方向に離れるに従って、前記第１主面に沿う方向にずれるように配置することで、互いに重なることが無いように形成されていることを特徴とする半導体ウェーハ。
2. 請求項１記載の半導体ウェーハにおいて、
   前記切断領域の第２非接触型検査素子は、前記多層の配線層の複数層にわたって存在し、かつ、電気的に直列に接続した複数の鎖状配線で構成され、
   前記複数の鎖状配線は、前記切断領域の長手方向である第１方向にそれぞれ間隔を隔て、かつ、互いに電気的に並列に接続され、
   個々の前記複数の鎖状配線は、前記第１方向に対して交差する第２方向に延在するように形成され、
   前記第２方向に延在する個々の前記複数の鎖状配線は、一端は前記非接触型検査素子用配線を通じて前記半導体基板に電気的に接続されており、他端は前記多層の配線層中で終端されており、
   前記多層の配線層に形成された、前記第２非接触型検査素子を構成する前記複数の鎖状配線と、前記複数のチップ領域の前記チップ配線とでは、同一層に存在するものは同一の材料で形成されていることを特徴とする半導体ウェーハ。
3. 請求項１記載の半導体ウェーハにおいて、
   前記切断領域の前記多層の配線層に形成された前記第２非接触型検査素子のうち、前記多層の配線層の中で、離れた領域に配置された複数の前記第２非接触型検査素子は、同層に存在する前記第２接触型検査素子、または、前記接触型検査素子用配線を避けるようにして形成された前記非接触型検査素子用配線によって、互いに電気的に並列に接続されていることを特徴とする半導体ウェーハ。
4. 請求項１記載の半導体ウェーハにおいて、
   前記切断領域の前記非接触型検査素子用配線の一部は、前記多層の配線層を貫通して前記半導体基板に電気的に接続されており、前記第２非接触型検査素子は前記半導体基板に電気的に接続されていることを特徴とする半導体ウェーハ。
5. （ａ）厚さ方向に沿って互いに反対側に位置する第１主面、および、第２主面を有する半導体基板を準備する工程と、
   （ｂ）前記半導体基板の第１主面において、複数のチップ領域の各々に複数の素子を形成するとともに、前記複数のチップ領域の境界領域に配置された切断領域に第１接触型検査素子、および、第１非接触型検査素子を形成する工程と、
   （ｃ）前記半導体基板の第１主面上に多層の配線層を形成する工程とを有し、
   前記多層の配線層の形成工程においては、
   （ｃ１）前記多層の配線層において、
   前記チップ領域には、前記複数の素子に電気的に接続されるチップ配線を形成するとともに、
   前記切断領域には、第２接触型検査素子と、前記第１接触型検査素子、および、前記第２接触型検査素子に電気的に接続している接触型検査素子用配線とを形成するとともに、
   前記切断領域における前記第２接触型検査素子、および、前記接触型検査素子用配線が存在しない領域に、第２非接触型検査素子と、前記第１非接触型検査素子、および、前記第２非接触型検査素子に電気的に接続している非接触型検査素子用配線とを形成する工程と、
   （ｃ２）前記多層の配線層の最上層において、
   前記複数のチップ領域には、前記チップ配線に電気的に接続された外部端子を形成するとともに、
   前記切断領域には、前記接触型検査素子用配線に電気的に接続された、複数の検査用外部端子を形成する工程と、
   （ｃ３）前記多層の配線層毎に電子線式検査装置を用いて、前記第１非接触型検査素子、または、前記第２非接触型検査素子を非接触で検査する工程であって、前記切断領域に一次荷電粒子を照射することで、前記第１非接触型検査素子、または、前記第２非接触型検査素子から放出される二次電子を検出し、断線箇所の有無を評価する工程とを有し、
   前記多層の配線層の形成工程後においては、
   前記切断領域の前記複数の検査用外部端子に、外部から検査用の端子を接触させることで、前記第１接触型検査素子、または、前記第２接触型検査素子の電気的な検査を行なう工程とを有し、
   前記（ｃ１）工程において、前記第２接触型検査素子を、前記半導体基板の第１主面から厚さ方向に離れるに従って、前記第１主面に沿う方向にずれるように配置することで、互いに重なることが無いように形成することを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記（ｃ１）工程において、前記第２非接触型検査素子は、前記切断領域における前記多層の配線層に渡り、導体膜を電気的に直列に接続した複数の鎖状配線となるように形成し、
   前記導体膜は、前記チップ領域における前記チップ配線と同様の材料により形成し、
   前記複数の鎖状配線は、前記切断領域の長手方向である第１方向にそれぞれ間隔を隔てて、かつ、互いに電気的に並列に接続されるように形成し、
   個々の前記複数の鎖状配線は、前記第１方向に対して交差する第２方向に延在するように形成し、
   前記第２方向に延在する個々の前記複数の鎖状配線は、一端は前記非接触型検査素子用配線を通じて前記半導体基板に電気的に接続され、他端は前記多層の配線層中で終端されるように形成することを特徴とする半導体装置の製造方法。
7. 請求項５記載の半導体装置の製造方法において、
   前記（ｃ１）工程において、前記第２非接触型検査素子のうち、前記多層の配線層の中で、離れた領域に配置された複数の前記第２非接触型検査素子は、前記非接触型検査素子用配線を、同層に存在する前記第２接触型検査素子、または、前記接触型検査素子用配線を避けるように形成することによって、互いに電気的に並列に接続されるように形成することを特徴とする半導体装置の製造方法。
8. 請求項５記載の半導体装置の製造方法において、
   前記（ｃ１）工程において、前記非接触型検査素子用配線の一部は、前記多層の配線層を貫通して前記半導体基板に電気的に接続されるように形成し、
   前記非接触型検査素子用配線は、前記多層の配線層を貫通している前記非接触型検査素子用配線に電気的に接続することで、前記半導体基板に電気的に接続されるように形成することを特徴とする半導体装置の製造方法。
9. 請求項５記載の半導体装置の製造方法において、
   前記（ｃ）工程は、
   前記半導体基板の第１主面に単層、または、二層の第１絶縁膜を形成する工程と、
   前記第１絶縁膜を所望の形状となるように穿孔することで、配線開口部を形成する工程と、
   前記配線開口部を導体膜によって埋め込む工程とを繰り返すことによって、
   前記多層の配線層を形成する工程であることを特徴とする半導体装置の製造方法。

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