CN107452715B - 用于测试晶体管结构的栅极绝缘的半导体器件和方法 - Google Patents

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Abstract

本发明公开用于测试晶体管结构的栅极绝缘的半导体器件和方法。一种半导体器件包括第一测试结构，该第一测试结构包括位于半导体器件的层堆叠的第一横向布线层内的传导结构的第一部分和传导结构的第二部分。第一测试结构的传导结构的第一部分通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层内的第三部分被电连接至第一测试结构的传导结构的第二部分。进一步地，该第一测试结构的传导结构的第一部分被电连接至测试晶体管结构的栅极、测试晶体管结构的掺杂区或测试电容器的电极。另外，该第一测试结构的传导结构的第一部分被电连接至第一测试结构的第一测试焊盘。

Description

用于测试晶体管结构的栅极绝缘的半导体器件和方法
技术领域
实施例涉及对于晶体管的栅极绝缘的测试概念，并且特别地涉及用于测试晶体管结构的栅极绝缘的半导体器件和方法。
背景技术
许多晶片生产工艺都基于等离子体效应。使用带电粒子。示例是接触件和通孔的蚀刻工艺、铝金属线结构化的工艺、以及沉积金属间电介质的等离子体增强的化学气相沉积PECVD工艺。在晶片处理期间，此类等离子体工艺可以对金属线充电。如果此类线被连接到产品中的晶体管的栅极，则该充电可以使通过栅极氧化物的隧穿电流损伤或破坏氧化物。该损伤形式可以为形成氧化物中的俘获状态（trap state）的中性氧化物缺陷，可以在产品寿命期间通过产品操作来对该俘获状态再次充电。在正被充电的太多俘获状态的情况下，晶体管参数可以偏移得那么远以致该产品可能在其寿命期间失效。
发明内容
提供允许提高栅极绝缘测试的准确性和/或可靠性的测试结构的概念可能是一个需求。
此类需求可以通过权利要求的主题来满足。
一些实施例涉及一种包括第一测试结构的半导体器件。该第一测试结构包括位于半导体器件的层堆叠的第一横向布线层内的传导结构的第一部分和传导结构的第二部分。第一测试结构的传导结构的第一部分通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层内的第三部分被电连接至第一测试结构的传导结构的第二部分。进一步地，该第一测试结构的传导结构的第一部分被电连接至测试晶体管结构的栅极、测试晶体管结构的掺杂区或测试电容器的电极。另外，该第一测试结构的传导结构的第一部分被电连接至第一测试结构的第一测试焊盘。被第一测试结构的传导结构的第一部分占用的横向面积（lateral area）与被第一测试结构的传导结构的第二部分占用的横向面积的总和至少比被测试晶体管结构的栅极或测试电容器的电极占用的横向面积的10倍更大。
一些实施例涉及一种用于测试晶体管结构的栅极绝缘的方法。该方法包括在半导体器件的第一测试结构的第一测试焊盘和第二测试焊盘之间施加预定义电流或预定义电压。第一测试焊盘通过位于半导体器件的层堆叠内的传导结构被连接至测试晶体管结构的栅极或测试晶体管结构的掺杂区。该第一测试结构的传导结构包括位于该层堆叠的第一横向布线层内的传导结构的第一部分和传导结构的第二部分。进一步地，第一测试结构的传导结构的第一部分通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层内的第三部分被电连接至第一测试结构的传导结构的第二部分。另外，该方法包括：在施加预定义电流期间测量第一测试结构的第一测试焊盘和第二测试焊盘之间的第一电压，或者在施加预定义电压期间测量第一测试结构的第一测试焊盘和第二测试焊盘之间的第一电流。
附图说明
在下文中将仅作为示例并参考附图来描述装置和/或方法的一些实施例，在所述附图中：
图1a和1b示出半导体器件的示意性横截面和示意性俯视图；
图2示出半导体器件的测试结构的示意性横截面；
图3a示出半导体器件的参考测试结构的示意性横截面；
图3b示出图3a中示出的半导体器件的第一测试结构的示意性横截面；
图3c示出图3a中示出的半导体器件的替选的第一测试结构的示意性横截面；
图4a示出另一半导体器件的参考测试结构的示意性横截面；
图4b示出图4a中示出的半导体器件的第一测试结构的示意性横截面；
图4c示出图4a中示出的半导体器件的第二测试结构的示意性横截面；
图5示出半导体器件的测试结构的示意性横截面；
图6a示出具有在多晶硅层内的屏蔽结构的半导体器件的参考测试结构的示意性横截面；
图6b示出图6a中示出的半导体器件的第一测试结构的示意性横截面；
图7a示出具有在最低横向金属布线层内的屏蔽结构的半导体器件的参考测试结构的示意性横截面；
图7b示出图7a中示出的半导体器件的第一测试结构的示意性横截面；
图8示出被连接至测试晶体管结构的掺杂区的半导体器件的测试结构的示意性横截面；
图9示出被连接至测试晶体管结构的掺杂区的另一半导体器件的测试结构的示意性横截面；
图10示出被连接至测试晶体管结构的掺杂区的另一半导体器件的测试结构的示意性横截面；以及
图11示出用于测试晶体管结构的栅极绝缘的方法的流程图。
具体实施方式
现在将更全面地参考其中图示一些示例实施例的附图来描述各种示例实施例。在图中，为了清楚起见，线、层和/或区的厚度可以被夸大。
因此，尽管示例实施例能够具有各种修改和替选形式，但是在图中作为示例来示出其实施例并且将在本文中更详细地描述其实施例。然而，应该理解，不意图将示例实施例限于所公开的特定形式，而是恰恰相反，示例实施例将覆盖落入本公开的范围内的所有修改、等同物和替选方案。遍及图的描述，相似的数字指代相似或类似元件。
将理解，当一个元件被称为被“连接”或“耦合”至另一元件时，它可以被直接连接或耦合至另一元件或者可能存在介于中间的元件。相反，当一个元件被称为被“直接连接”或“直接耦合”至另一元件时，没有存在的介于中间的元件。应该以相似的方式来解释用来描述各元件之间的关系的其他词（例如，“在…之间”比对“直接在…之间”、“邻近”与“直接邻近”、等等）。
本文所使用的术语是仅为了描述特定实施例的目的并且不意图限制示例实施例。如本文所使用的，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其他方式清楚地指示。将进一步理解，当在本文中使用术语“包括”、“包括有”、“包含”和/或“包含有”时，所述术语指定所阐明的特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组合的存在或添加。
除非以其他方式限定，否则本文中所使用的所有术语（包括技术和科学术语）具有与由示例实施例所属于的领域的普通技术人员通常理解的相同的含义。将进一步理解，术语（例如，在通常使用的词典中定义的那些）应该被解释为具有与它们在相关领域的背景中的含义相一致的含义。然而，一旦本公开向术语给予偏离由普通技术人员通常理解的含义的具体含义，则要在本文中给出该定义的具体上下文中考虑该含义。
图1a和1b示出根据一个实施例的半导体器件的示意性横截面和示意性俯视图。半导体器件100包括第一测试结构。该第一测试结构包括位于半导体器件100的层堆叠的第一横向布线层中的传导结构的第一（传导）部分110和传导结构的第二（传导）部分120。经由位于被布置在第一横向布线层上方的层堆叠的第二横向布线层中的传导结构的第三（传导）部分130，第一测试结构的传导结构的第一部分110被电连接至第一测试结构的传导结构的第二部分120。进一步地，该第一测试结构的传导结构的第一部分110被电连接至测试晶体管结构的栅极142或测试晶体管结构的掺杂区144。替选地，该第一测试结构的传导结构的第一部分110可以被电连接至电容器的电极。另外，该第一测试结构的传导结构的第一部分110被电连接至第一测试结构的第一测试焊盘150。被第一测试结构的传导结构的第一部分110占用的横向面积与被第一测试结构的传导结构的第二部分120占用的横向面积的总和至少比被测试晶体管结构的栅极142占用的横向面积的10倍更大（或者替选地至少比被电容器的电极占用的横向面积的10倍更大）或者至少比被测试晶体管结构的嵌入掺杂区的阱占用的横向面积更大。
通过经过位于传导结构的一部分上方的布线层将该部分连接至测试晶体管结构的栅极或掺杂区，可以避免在传导结构的制造期间对测试晶体管的栅极或嵌入掺杂区的阱的等离子体诱导充电。进一步地，该部分连同直接连接至栅极或掺杂区的传导结构的一部分一起可以在测试测量期间引起朝向半导体衬底的泄漏电流和电容充电电流，其可以在与具有不同面积比的其他测试和/或参考结构的泄漏电流和充电电流相同的范围内。以这种方式，可以实现不同测试和/或参考结构之间的差异的更精确和/或更可靠的确定。
第一测试结构包括在半导体衬底102处形成的测试晶体管结构（例如，晶体管结构的掺杂区被形成在半导体衬底内，而栅极被形成在半导体衬底之外），以及位于半导体器件100的层堆叠（例如，布线层堆叠）内的传导结构。
该第一测试结构的传导结构是位于半导体器件100的层堆叠内的导电结构。该层堆叠可以被形成在半导体器件100的半导体衬底102的正面处。该第一测试结构的传导结构包括位于层堆叠的不同横向布线层和垂直布线层内的若干部分。至少该第一测试结构的传导结构的第一部分110和第二部分120位于第一横向布线层中，并且至少该第一测试结构的传导结构的第三部分130位于第二横向布线层中。该层堆叠的第二横向布线层被布置在第一横向布线层上方，这意味着例如第一横向布线层比第二横向布线层更靠近半导体衬底102的正面表面定位。该第一测试结构的传导结构可以进一步包括在一个或多个横向布线层和/或一个或多个垂直布线层内的导电部分。例如，该第一测试结构的传导结构可以至少包括将第一和第二部分连接至第一测试结构的传导结构的第三部分的垂直布线部分，其位于垂直地位于第一横向布线层和第二横向布线层之间的一个或多个垂直布线层内。一个或多个另外的横向布线层和/或垂直布线层可以垂直地位于第一横向布线层和第二横向布线层之间。
该第一测试结构的传导结构的第一部分110位于第一横向布线层内并且被电连接（欧姆连接）至第二部分120、第一测试焊盘150以及测试晶体管结构的栅极或掺杂区（例如，源极掺杂区、漏极掺杂区或阱掺杂区）（或者替选地被电连接至电容器的电极）。例如，在第一横向布线层内，该第一测试结构的传导结构的第一部分110与该第一测试结构的传导结构的第二部分120电绝缘。例如，可以仅通过位于第一横向布线层上方的传导结构的导电部分来形成第一部分110至第二部分120的电连接，以使得该第一测试结构的传导结构的第一部分110和第二部分120在制造第一横向布线层期间在形成第一部分110和第二部分120的时候彼此电绝缘。以这种方式，可以避免归因于形成第二部分120的对测试晶体管结构的栅极或掺杂区（或电容器的电极）的等离子体诱导充电。可以通过位于垂直布线层（例如，金属前电介质（pre-metal dielectric）层）内的垂直布线部分来形成第一部分110至测试晶体管结构的栅极142或掺杂区144的电连接，该垂直布线层（例如，金属前电介质层）垂直地位于第一横向布线层和测试晶体管结构的栅极142或掺杂区144之间。
进一步地，例如，第一测试结构的第一部分110至第一测试焊盘150的电连接可以被实施为第一部分110和第一测试焊盘150之间的附加导电路径（如图1a中示意性图示的），或者通过第一测试结构的传导结构的第三部分130（以及可选地附加地第二部分）来实施。例如，第一测试结构的传导结构的第三部分130可以垂直地位于第一测试焊盘150下方或者第三部分130可以是第一测试焊盘150的部分或可以形成第一测试焊盘150。
第一测试结构的第一测试焊盘150可以是半导体器件100的实现至外部电设备（例如，测试系统）的电连接的焊盘。例如，第一测试结构的第一测试焊盘150可以通过测量针或尖端从外部可访问的，或者可以被连接至半导体器件100的封装的引脚或球端（ball）。
第一测试结构的传导结构的第二部分120位于第一横向布线层内并且通过第一测试结构的传导结构的第三部分130电连接（欧姆连接）至第一部分（以及测试晶体管结构的栅极或掺杂区）。例如，通过第三部分130的导电连接是第一测试结构的传导结构的第二部分120到测试晶体管结构的栅极142或掺杂区144之间的仅欧姆连接。例如，除了至第一测试结构的传导结构的第三部分130的连接之外，该第一测试结构的传导结构的第二部分120被电绝缘（例如，与其他导电部分完全电绝缘）。可选地，第一测试结构的传导结构的多于两个部分可以位于第一横向布线层中并且可以通过位于第一横向布线层上方的横向布线层中的部分被连接至第一部分110（例如，图3c），或者第二部分可以包括经由位于第一横向布线层上方的横向布线层中的一个或多个部分连接的两个或更多子部分。
例如，第一测试结构的传导结构的第三部分130位于第二横向布线层内并且通过第一测试结构的传导结构的不同垂直布线部分电连接（欧姆连接）至第一部分110和第二部分120。第一测试结构的传导结构的第三部分130可以明显小于第一部分110和/或第二部分120以在形成第三部分130期间使等离子体诱导电荷保持为低（例如，图1b）。例如，被第一测试结构的传导结构的第三部分130占用的横向面积可以比被第二部分120占用的横向面积（和/或被第一部分占用的横向面积）的50%更小（或比它的10%或1%更小）。
第一测试结构的传导结构的第一部分110、第二部分120和/或第三部分130在横向上可以包括矩形形状、方形形状、蜿蜒形状、梳形形状或另一横向几何形状。
被第一测试结构的传导结构的第一部分110占用的横向区域可以是在半导体器件100的俯视图中被第一部分110覆盖的二维区域。类似地，被第一测试结构的传导结构的第二部分120占用的横向区域可以是在半导体器件100的俯视图中被第二部分120覆盖的二维区域。
被第一部分110和第二部分120覆盖的横向面积的总和比被测试晶体管结构的栅极占用的横向面积的10倍更大（或者，比它的100倍更大、比它的1000倍更大或比它的10000倍更大），和/或比被测试晶体管结构的嵌入掺杂区的阱占用的横向面积（的1倍、10倍、100倍或1000倍）更大。例如，被第二部分120占用的横向面积可以明显大于被第一测试结构的传导结构的第一部分110占用的横向面积，以使得可以避免归因于大的第二部分120的对测试晶体管结构的栅极或掺杂区的等离子体诱导充电。替选地，例如，如果测试结构（作为天线效应测试部分）被用于检测归因于第一横向布线层内的传导结构的等离子体诱导损伤，则第一部分110可以大于第二部分120。
第一测试结构可以包括作为第一测试结构的传导结构的部分的天线效应测试部分。该天线效应测试部分可以是由第一测试结构的传导结构的第一部分表示的一部分。例如，第一测试结构的传导结构的第一部分110被形成在电连接至测试晶体管结构的栅极142或掺杂区144的垂直导电布线结构上，以使得在形成第一部分110期间可能出现测试晶体管结构的栅极142或掺杂区144的等离子体诱导充电。因此，归因于等离子体诱导电荷载流子而在栅极142或掺杂区144处出现的电势可取决于第一部分110的横向面积的大小。例如，第一部分110充当用于在制造第一横向布线层的传导部分期间收集电荷载流子的天线。替选地，第一测试结构的天线效应测试部分可以位于（侧向或垂直）布线层中，该（侧向或垂直）布线层位于第一横向布线层上方。例如，被第一测试结构的传导结构的天线效应测试部分占用的横向面积可以大于0.005 µm2、大于0.05 µm2、大于0.5 µm2、大于1µm2、大于10µm2、大于100µm2、或大于1000µm2。
例如，被第一测试结构的传导结构的第一部分110和第二部分120覆盖的横向面积的总和可以比被第一测试结构的传导结构的天线效应测试部分覆盖的横向面积的20%更大（或比它的50%更大，或比它的80%更大）。
半导体器件100可以另外包括参考测试结构。该参考测试结构可以包括位于第一横向布线层中的传导结构的第一部分和传导结构的第二部分。进一步地，参考测试结构的传导结构的第一部分可以通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层或第三横向布线层内的第三部分而被电连接至参考测试结构的传导结构的第二部分。另外，参考测试结构的传导结构的第一部分可以被电连接至参考晶体管结构的栅极、参考晶体管结构的掺杂区或电容器的电极。进一步地，参考测试结构的传导结构的第一部分可以被电连接至参考测试结构的第一测试焊盘。被参考测试结构的传导结构的第一部分占用的横向面积与被参考测试结构的传导结构的第二部分占用的横向面积的总和可以至少比被测试晶体管结构的栅极占用的横向面积或被电容器的电极占用的横向面积的10倍更大（或者，比它的100倍更大、比它的1000倍更大或比它的10000倍更大）。
可以与第一测试结构的第一部分、第二部分、第三部分和测试晶体管结构相类似地实施参考测试结构的第一部分、第二部分、第三部分和参考晶体管结构。例如，在第一横向布线层内，参考测试结构的传导结构的第一部分可以与参考测试结构的传导结构的第二部分电绝缘。
例如，被位于第一横向布线层内且电连接至第一测试结构的测试晶体管结构的栅极的导电部分占用的所有横向面积的总和可以与被位于第一横向布线层内且电连接至参考测试结构的参考晶体管结构的栅极的导电部分占用的所有横向面积的总和相差小于50%（或小于20%，小于10%或小于5%或小于1%）。以这种方式，在测试测量（例如，栅极绝缘损伤测试测量）期间，在半导体衬底102和第一测试结构之间的源自第一横向布线层的泄漏电流可以几乎等于在半导体衬底102和参考测试结构之间的源自第一横向布线层的泄漏电流。例如，被第一测试结构的传导结构的第一部分110占用的横向面积（在第一横向布线层中）和被第一测试结构的传导结构的第二部分120占用的横向面积（在第一横向布线层中）的总和与被参考测试结构的传导结构的第一部分占用的横向面积和被参考测试结构的传导结构的第二部分占用的横向面积的总和相差小于20%（或小于10%或小于5%或小于1%）。
参考测试结构可以包括作为参考测试结构的传导结构的部分的天线效应测试部分。该天线效应测试部分可以占用小的横向面积以使对于参考测试结构而言在制造期间的等离子体诱导电荷保持为非常低。然而，至少参考测试结构的传导结构的非常小的一部分可以位于意图针对引起等离子体诱导损伤而被测试的（侧向或垂直）布线层中，其可以是参考测试结构的天线效应测试部分。例如，被参考测试结构的传导结构的天线效应测试部分占用的横向面积可以小于100 µm2、小于10 µm2、或大于1 µm2。
例如，参考测试结构的传导结构的天线效应测试部分可以是由参考测试结构的传导结构的第一部分表示的一部分。例如，参考测试结构的传导结构的第一部分被形成在电连接至参考晶体管结构的栅极或掺杂区的垂直导电布线结构的顶部上。归因于被参考测试结构的传导结构的天线效应测试部分占用的小面积，可以使测试晶体管结构的栅极或掺杂区的等离子体诱导充电保持为低。替选地，参考测试结构的传导结构的天线效应测试部分可以位于处在第一横向布线层上方的（侧向或垂直）布线层中。
例如，被第一测试结构的传导结构的天线效应测试部分（例如，第一部分）占用的横向面积可以是被参考测试结构的传导结构的天线效应测试部分（例如，第一部分）占用的横向面积的至少1.1倍（或多于1.2倍、多于1.5倍、多于2倍、或多于3倍）。进一步地，第一测试结构的传导结构的天线效应测试部分和参考测试结构的传导结构的天线效应测试部分可以位于同一（侧向或垂直）布线层内。
例如，第一测试结构的传导结构的天线效应测试部分通过第一测试结构的传导结构的第一部分110来表示，并且参考测试结构的传导结构的天线效应测试部分通过第一测试结构的传导结构的第一部分来表示。以这种方式，可以通过测试测量来检测测试晶体管结构的栅极绝缘的等离子体诱导损伤，而在测量期间第一测试结构和参考测试结构的传导结构与半导体衬底102之间的泄漏电流可以基本相等。
例如，第一测试结构的传导结构的天线效应测试部分和参考测试结构的传导结构的天线效应测试部分可以位于第一横向布线层上方的（侧向或垂直）布线层内。以这种方式，第一测试结构和参考测试结构的第一和第二部分可以被用作屏蔽结构，其用以避免或减少在测试测量期间天线效应测试部分和半导体衬底102之间的泄漏电流。例如，如果第一测试结构和参考测试结构的天线效应测试部分都位于第一横向布线层上方的布线层内，则被第一测试结构的传导结构的第一部分110占用的横向面积可以与被参考测试结构的传导结构的第一部分占用的横向面积相差小于20%（或小于10%、小于5%或小于1%）。以这种方式，在形成第一测试结构和参考测试结构的第一部分期间的等离子体诱导电荷可基本相等。因此，例如，可基本上仅由于天线效应测试部分的不同尺寸而引起第一测试结构和参考测试结构的晶体管结构之间的栅极绝缘损伤中的差异。
半导体器件100可以包括包含第一测试结构的多个测试结构。该多个测试结构的测试结构可与第一测试结构相类似地实施，但是具有不同横向尺寸和/或位于不同横向或垂直布线层中的天线效应测试部分。例如，以这种方式，可以比较不同测试结构的多个测量结果。
例如，多个测试结构可以包括3个和20个之间的（或5个和10个之间的）具有不同横向尺寸的天线效应测试部分的测试结构。例如，多个测试结构中的每个测试结构（多个测试结构中的至少一个子集）可以包括相应测试结构的传导结构的天线效应测试部分。多个测试结构的测试结构的传导结构的天线效应测试部分中的每一个都可以占用不同的横向面积。以这种方式，可确定对于晶体管结构的栅极绝缘的等离子体诱导损伤的具体布线层内的传导部分的临界面积大小。
例如，多个测试结构中的每个测试结构可以包括位于半导体器件的层堆叠内且连接至单独的测试焊盘的传导结构。以这种方式，每个测试结构可以是可单独测量的。
例如，多个测试结构中的每个测试结构可以包括位于第一横向布线层处的传导结构的第一部分和传导结构的第二部分。进一步地，每个相应测试结构的传导结构的第一部分可以通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层或第三横向布线层内的相应第三部分被电连接至相应测试结构的传导结构的第二部分。每个相应测试结构的传导结构的第一部分可以被电连接至相应测试晶体管结构的栅极、相应测试晶体管结构的掺杂区或相应电容器的电极。例如，被相应测试结构的传导结构的第一部分占用的横向面积与被相应测试结构的传导结构的第二部分占用的横向面积的总和可以至少比被相应测试晶体管结构的栅极占用的横向面积的10倍更大（或比它的100倍更大、比它的1000倍更大或比它的10000倍更大）。
第一横向布线层可以是层堆叠的最低横向金属布线层（例如，包括铝、铜和/或钨）或者层堆叠的多晶硅层。最低横向金属布线层可以是最靠近半导体衬底102定位的半导体器件100的层堆叠的横向金属布线层。例如，多晶硅层可以是用于形成测试晶体管结构的栅极的多晶硅布线层或多晶硅层。换言之，测试晶体管结构的栅极可以位于多晶硅层内。多晶硅层可以被定位成比半导体器件100的层堆叠的最低横向金属布线层更靠近半导体衬底。因此，相比于使用多晶硅层，使用最低横向金属布线层或另一横向金属布线层来实施第一测试结构的传导结构的第一和第二部分可以在测试测量期间引起更低的朝向半导体衬底102的泄漏电流。
测试晶体管结构可以是包括源极掺杂区、漏极掺杂区和通过位于栅极电极和半导体衬底102之间的栅极绝缘层（例如，栅极氧化物）而与半导体衬底102绝缘的栅极电极的场效应晶体管结构（例如，金属-绝缘体-半导体场效应晶体管MISFET或金属-氧化物-半导体场效应晶体管MOSFET）。该源极掺杂区和漏极掺杂区可以被嵌入在半导体衬底102的块体半导体材料中或者在位于半导体衬底102中的阱（例如，n掺杂或p掺杂阱）中。例如，如果第一测试结构的第一测试焊盘被连接至测试晶体管结构的栅极，则测试晶体管结构的源极掺杂区可以被连接至第一测试结构的第二测试焊盘，并且测试晶体管结构的漏极掺杂区可以被连接至第一测试结构的第三测试焊盘。替选地，如果第一测试结构的第一测试焊盘被连接至测试晶体管结构的第一源极/漏极掺杂区，则测试晶体管结构的栅极可以被连接至第一测试结构的第二测试焊盘，并且测试晶体管结构的第二源极/漏极掺杂区可以被连接至第一测试结构的第三测试焊盘。
替选地，多个测试结构的第一测试结构、参考测试结构和/或另一测试结构的传导结构的第一部分可以被电连接至电容器的电极（例如，板）。电容器可以是金属-绝缘体-半导体电容器MISCAP或金属-绝缘体-金属电容器MIMCAP。
横向布线层（例如，半导体器件的层堆叠的金属布线层或多晶硅层）可以是用于实施在连接横向布线层的各垂直电连接（通孔）之间的横向电连接的层。垂直布线层（例如，半导体器件的层堆叠的通孔层）可以是用于实施在各横向布线层之间的垂直电连接（通孔）的层。
半导体器件100的层堆叠可以包括：两个或更多横向布线层，其由嵌入绝缘材料（例如，二氧化硅、磷硅酸盐玻璃（Phosphosilicate glass）或硼磷硅玻璃（Borophosphosilicate glass））的导电布线部分来实施；和两个或更多垂直布线层，其由绝缘层和垂直延伸通过绝缘层的导电垂直部分来实施。
例如，电连接或导电连接可意味着欧姆连接（例如，没有一个或多个pn-结或肖特基结），并且如果在两个元件之间存在欧姆路径，则这些元件可以被电连接。
半导体衬底102可以是硅衬底或可以是具有比硅的带隙（1.1eV）更大的带隙的宽带隙半导体衬底。例如，半导体衬底102可以是基于碳化硅（SiC）的半导体衬底、或基于砷化镓（GaAs）的半导体衬底、或基于氮化镓（GaN）的半导体衬底。该半导体衬底102可以是半导体晶片或半导体管芯。
例如，半导体器件100可以是用于例如新制造技术、新制造工艺、新制造工具和/或新制造现场的表征、验证和/或测试的测试器件（例如，测试芯片或测试电路）。替选地，半导体器件100可以是包括多个集成电路（例如，中央处理单元、微处理器、存储器设备、数字信号处理器和/或功率半导体器件）的半导体晶片，并且第一测试结构（或多个测试结构和/或参考测试结构）可以位于半导体晶片的切口区（kerf region）、测试区和/或插入（drop-in）区中。
图2示出根据一个实施例的半导体器件200的测试结构的示意性横截面。该半导体器件200被实施成与结合图1描述的半导体器件相类似。半导体器件200包括第一测试结构，其包括传导结构，该传导结构具有通过第三部分130（位于第二金属层M2中）和垂直位于第三部分130以及第一和第二部分之间的第一垂直布线层（通孔1）内的垂直布线部分250被连接至第二部分120（位于第一金属层M1中）的第一部分110。进一步地，第一测试结构包括测试晶体管结构，其具有嵌入位于半导体器件200的半导体衬底中的阱248中的源极掺杂区244和漏极掺杂区246。另外，第一测试结构的传导结构包括测试晶体管结构的第一部分110和栅极142之间的垂直传导接触部分。例如，第一部分110在M1处理期间被连接（至栅极）并且第二部分120在M1处理期间不被连接（至栅极）。
图2可示出应力优化天线器件，其中在M1被处理时天线的左部120不被连接至栅极氧化物。仅天线的右部110可以影响氧化物。在完成完整的晶片处理之后，整个M1区域被连接至栅极并且它可以在栅极氧化物的电应力期间表现得像一个大区域。天线被切割并且通过有源天线层右上方的导体层再次连接（“桥接”）。替选地，可使用有源天线层上方的任何层。
结合所提出的概念或者以上或以下描述的一个或多个示例提到半导体器件200的更多细节和方面。半导体器件200可以包括与所提出的概念或者以上（例如，图1）或以下（例如，图3a-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图3a示出根据一个实施例的半导体器件300的参考测试结构的示意性横截面。半导体器件300被实施成与结合图1和/或2描述的半导体器件相类似。半导体器件300包括包含传导结构的参考测试结构，该传导结构具有通过以下被连接至第二部分320（位于第一金属层M1中）的第一部分310：第三部分330（位于第三金属层M3中）以及第一垂直布线层（通孔1）内的附加垂直布线部分350、（位于第二金属层M2中的）横向布线部分360和第二垂直布线层（通孔2）内的垂直布线部分370。进一步地，参考测试结构包括参考晶体管结构，其具有嵌入在位于半导体器件300的半导体衬底102中的阱348中的源极掺杂区344和漏极掺杂区346。另外，参考测试结构的传导结构包括第一部分310和测试晶体管结构的栅极342之间的垂直传导接触部分。
图3b示出图3a中示出的半导体器件300的第一测试结构的示意性横截面。例如，半导体器件300的第一测试结构被实施成与图2中示出的半导体器件的第一测试结构相类似。然而，第一部分110（例如，天线）通过以下被连接至第二部分120（位于第一金属层M1中）：第三部分130（位于第三金属层M3中）以及第一垂直布线层（通孔1）内的附加垂直布线部分250、（位于第二金属层M2中的）横向布线部分260和第二垂直布线层（通孔2）内的垂直布线部分270。
图3a和3b示出用于测试归因于在第一横向布线层（第一金属层M1）中制造的传导部分的制造而对晶体管结构的栅极的等离子体诱导损伤的测试结构和参考结构的示例。
图3a和3b可以示出应力优化天线器件，其被提出用于用另一个-更高-金属层中的连接（图3b）和它的参考器件（图3a）进行的金属1质量鉴定（qualification）和监测。代替正好在有源天线层上方的层，有源天线层（在该示例中是M1）上方的不同层（在该示例中是M3）被用于将有源天线区域连接至优化应力行为的区域。
图3c示出图3a中示出的半导体器件的替选第一测试结构的示意性横截面。半导体器件300的替选第一测试结构被实施成与图3a中示出的第一测试结构相类似。然而，第一测试结构的传导结构的多于两个部分位于第一横向布线层中并且通过位于第一横向布线层上方的横向布线层中的部分被连接至第一部分110。例如，第二部分120（例如，断开的天线）通过第一垂直布线层（通孔1）内的垂直布线部分250、（位于第二金属层M2中的）横向布线部分260和第二垂直布线层（通孔2）内的垂直布线部分270被连接至位于第二横向布线层中的附加部分390。位于第二横向布线层中的附加部分390通过第一垂直布线层（通孔1）内的垂直布线部分250、（位于第二金属层M2中的）横向布线部分260和第二垂直布线层（通孔2）内的垂直布线部分270被连接至位于第一横向布线层中的附加部分380。进一步地，位于第一横向布线层中的附加部分380通过第一垂直布线层（通孔1）内的垂直布线部分250、（位于第二金属层M2中的）横向布线部分260和第二垂直布线层（通孔2）内的垂直布线部分270被连接至第三部分130。第三部分130通过第一垂直布线层（通孔1）内的垂直布线部分250、（位于第二金属层M2中的）横向布线部分260和第二垂直布线层（通孔2）内的垂直布线部分270被连接至第一部分110（例如，天线）。
图3c示出另一连接的一个示例，例如，通过在天线和去耦天线之间的天线层中添加附加部分。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件300的更多细节和方面。半导体器件300可以包括与所提出的概念或者以上（例如，图1-2）或以下（例如，图4a-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图4a示出根据一个实施例的半导体器件400的参考测试结构（例如，参考器件）的示意性横截面。半导体器件400的实施方式类似于结合图1、2和/或3a和3b描述的半导体器件。例如，半导体器件400的参考测试结构被实施成与图3a中示出的半导体器件的参考测试结构相类似。然而，第一部分310通过（位于第二金属层M2中的）第三部分330和第一垂直布线层（通孔1）内的附加垂直布线部分350被连接至（位于第一金属层M1中的）第二部分320。
图4b示出图4a中示出的半导体器件的第一测试结构（例如，小天线器件）的示意性横截面。例如，半导体器件400的第一测试结构被实施成与图2中示出的半导体器件的第一测试结构相类似或同样的。
图4c示出图4a中示出的半导体器件400的第二或最大测试结构（例如，大天线器件）的示意性横截面。对于具有最大天线效应测试部分的测试结构，如果意图要测试第一横向布线层，则第一横向布线层内的单个部分可能就足够了，而不通过第一布线层上方的横向布线层进行桥接。半导体器件400的第二或最大测试结构包括位于第一横向布线层内、被连接至另一测试晶体管结构的栅极442的传导部分410，该另一测试晶体管结构具有被嵌入在位于半导体器件400的半导体衬底102中的阱448中的源极掺杂区444和漏极掺杂区446。
例如，图4a-4c可示出一组应力优化天线器件（应力优化质量鉴定器件），其针对金属1质量鉴定而被提出并且用于分析来自金属1的处理或来自其经处理的周围介质比如金属间介质沉积的PID损伤。
对于小天线器件（图4b）的大部分M1-天线-区域通过M2的连接，以及对于参考器件（图4a）的整个（或几乎整个）M1-天线-区域通过M2的连接的效应可以是，在对于M1的PID关键工艺比如结构化或IMD沉积（金属间介质）期间，连接至栅极的M1天线（基本）等于其他使用的测试结构。例如，通过栅极氧化物收集电荷并放电的M1区域（基本）相同。在处理期间剩余M1区域不被连接并且通过IMD被充电和缓慢放电，从而不影响栅极氧化物（例如，而且图2）。
然而，例如在完整的晶片制造之后，针对每个器件连接整个M1天线。这可能意味着在电应力期间，相同量的电容充电电流和泄漏电流可以流动到每个器件的M1天线中，不论在处理期间哪个区域被连接。这可以意味着，参考和天线器件的氧化物经历的应力电流对于它们所有可（基本）相同。应力可以被校准到可感测的足够低的水平，在此之后每个天线器件和其参考之间的器件参数偏移差异可以定量正确表示在处理期间由等离子体充电生成的氧化物缺陷的量。
图4a-4c的每个器件（测试结构和参考结构）的比较示出它们将对任何电测量或应力（基本）相同地进行反应，因为它们在结构上（基本）等同（除了天线内部的非常小的连接之外，该非常小的连接可以示出（几乎）没有的电气差异）。例如，仅在要被测试的层的处理期间，连接至栅极的该层的天线区域是不同的。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件400的更多细节和方面。半导体器件400可以包括与所提出的概念或者以上（例如，图1-3）或以下（例如，图5-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图5示出根据一个实施例的半导体器件500的测试结构的示意性横截面。例如，半导体器件500的实施方式类似于结合图1、2和/或3a和3b描述的半导体器件。例如，半导体器件500的测试结构被实施成与图3b中示出的半导体器件的第一测试结构相类似。第一部分110表示对于第一横向布线层（M1）的天线效应测试部分。第一测试焊盘150（例如，栅极探测焊盘）通过第一垂直布线层（通孔1）内的垂直布线部分250、（位于第二金属层M2中的）横向布线部分260和第二垂直布线层（通孔2）内的垂直布线部分270被连接至测试结构的传导结构的第二部分120。进一步地，源极掺杂区244被连接至第二测试焊盘544（例如，源极探测焊盘），漏极掺杂区246被连接至第三测试焊盘546（例如，漏极探测焊盘），并且阱248被连接至测试结构的第四测试焊盘（例如，阱探测焊盘）。
例如，对于每个晶体管（测试晶体管结构），测试结构的集合可以包括相应的单独的栅极、源极、漏极和阱探测焊盘。栅极可以通过靠近栅极的最高金属层处的桥来被连接至探测焊盘，以避免或减少归因于焊盘处理的充电。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件500的更多细节和方面。半导体器件500可以包括与所提出的概念或者以上（例如，图1-4c）或以下（例如，图6a-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图6a示出根据一个实施例的具有在多晶硅层内的屏蔽结构的半导体器件600的参考测试结构的示意性横截面。例如，半导体器件600的实施方式类似于结合图1描述的半导体器件。参考测试结构的传导结构的第一和第二部分位于与意图针对等离子体诱导损伤而要被测试的层不同的层（第一横向布线层）中。第一横向布线层是用于形成栅极电极的多晶硅层。参考测试结构的传导结构的第一部分由参考测试结构的参考晶体管结构的栅极342表示并且通过栅极绝缘（例如，栅极氧化物）与半导体衬底绝缘。参考测试结构的传导结构的第二部分320也由多晶硅层的一部分形成并且通过比栅极绝缘更厚的场绝缘（例如，场氧化物）来与半导体衬底绝缘。进一步地，第一部分342通过位于第一横向布线层上方和参考测试结构的传导结构的天线效应测试部分602上方的参考测试结构的传导结构的第三部分330被连接至第二部分320，该天线效应测试部分602位于垂直地处在第一横向布线层（多晶硅层）和第三部分330之间的横向布线层（例如，第一金属层M1）中。
图6b示出图6a中示出的半导体器件的第一测试结构的示意性横截面。该第一测试结构的传导结构的第一和第二部分也位于第一横向布线层中。该第一测试结构的传导结构的第一部分110由第一测试结构的测试晶体管结构的栅极142来表示并且通过栅极绝缘（例如，栅极氧化物）与半导体衬底102绝缘。第一测试结构的传导结构的第二部分120也由多晶硅层的一部分形成并且通过比栅极绝缘更厚的场绝缘（例如，场氧化物）与半导体衬底102绝缘。进一步地，第一部分142通过位于第一横向布线层上方和第一测试结构的传导结构的天线效应测试部分610（天线）上方的第一测试结构的传导结构的第三部分130被连接至第二部分120，该天线效应测试部分610（天线）位于垂直地处在第一横向布线层（多晶硅层）和第三部分130之间的横向布线层（例如，第一金属层M1）中。
在每个器件的栅极上使用附加多晶区域（或有源天线层下方的任何其他金属区域）还可以改进应力行为，因为泄漏和电容充电电流将主要流动到该多晶（金属）板中（例如，图6a和6b）。归因于有源天线尺寸的变化的氧化物的应力差异可以被大大减小。仅朝向天线的侧面（在横向上）的电容充电和泄漏电流可以引起在不同有源天线尺寸的器件之间的小氧化物应力差异。多晶板可以被连接在比要被测试的天线层更高的金属层中，因为它可以另外掩盖来自天线处理的充电损伤。
图6a和6b可示出具有改进的应力行为的器件，其可以被用于金属1 PID检测（图6b）。对于每个天线尺寸且对于参考器件（图6a），比最大的天线区域更大（或是它的1.5倍）的多晶板被放置在每个天线下面且被连接至多晶中的器件栅极。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件600的更多细节和方面。半导体器件600可以包括与所提出的概念或者以上（例如，图1-5）或以下（例如，图7a-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图7a示出根据一个实施例的具有在最低横向金属布线层内的屏蔽结构的半导体器件700的参考测试结构的示意性横截面。例如，半导体器件700的实施方式类似于结合图1描述的半导体器件。参考测试结构的传导结构的第一和第二部分位于与意图针对等离子体诱导损伤而要被测试的层不同的层（第一横向布线层）中。第一横向布线层是半导体器件700的层堆叠的最低横向金属布线层。第一部分310通过位于第一横向布线层上方和参考测试结构的传导结构的天线效应测试部分602上方的参考测试结构的传导结构的第三部分330被连接至第二部分320，该天线效应测试部分602位于垂直地处在第一横向布线层和包含第三部分330的横向布线层（例如，第三金属层M4）之间的横向布线层（例如，第三金属层M3）中。
图7b示出图7a中示出的半导体器件的第一测试结构的示意性横截面。第一测试结构的传导结构的第一和第二部分也都位于第一横向布线层中。第一部分110通过位于第一横向布线层上方和第一测试结构的传导结构的天线效应测试部分610（天线）上方的第一测试结构的传导结构的第三部分130被连接至第二部分120，该天线效应测试部分610（天线）位于垂直地处在第一横向布线层（多晶硅层）和含有第三部分130的横向布线层（例如，第三金属层M4）之间的横向布线层（例如，第一金属层M3）中。
图7a和7b示出具有图6a和6b中的多晶板的器件的另一变体。M1板被用来代替多晶板。像在多晶情况中那样，M1板被连接在比要被测试的天线层更高的金属层中，因为它可以另外掩盖来自天线处理的充电损伤。
图7a和7b可示出具有改进的应力行为的器件，其可以被用于金属3 PID检测（图7b）。对于每个天线尺寸且对于参考器件（图7a），比最大的天线区域更大的M1板被放置在每个天线下面且被连接至M1或多晶中的器件栅极。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件700的更多细节和方面。半导体器件700可以包括与所提出的概念或者以上（例如，图1-6b）或以下（例如，图8-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图8示出根据一个实施例的被连接至测试晶体管结构的掺杂区的半导体器件800的测试结构的示意性横截面。例如，半导体器件800的实施方式类似于结合图2描述的半导体器件。然而，包含第一测试结构的传导结构的第一部分110和第二部分120的（第一）横向布线层位于第二金属层M2中，并且第一测试结构的传导结构被连接至测试晶体管结构的漏极掺杂区（例如，替选地，源极掺杂区）。以这种方式，测试晶体管结构的掺杂区和/或阱可以在形成第一测试结构的传导结构的第一部分110期间被充电，并且可能出现栅极绝缘中的等离子体损伤。阱248可以位于半导体衬底的一部分（例如，该区域可以被充电；阱区域）中，其通过掩埋绝缘层820（例如，二氧化硅或高掺杂的外延层）与其他部分绝缘并且在横向上包围绝缘沟槽810。例如，栅极可以在M1中被连接至电路的其他部分830。
在具有强晶体管区域隔离的技术中，例如通过利用附加掩埋层的三阱或深沟槽隔离，还可以在质量鉴定中分析并可以监测来自晶体管阱的充电而对栅极氧化物的损伤。所提出的天线结构可以被应用于当它也没有直接连接至测试结构的栅极时的这些情况。图8-10示出充电的一些情况，在质量鉴定中可以覆盖所述情况，所述质量鉴定可以使用所提出的天线结构。
图8可以示出应力优化天线器件，其被提出用于例如对器件的栅极氧化物的相同阱等离子体处理诱导损伤的金属2质量鉴定。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件800的更多细节和方面。半导体器件800可以包括与所提出的概念或者以上（例如，图1-7b）或以下（例如，图9-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图9示出根据一个实施例的被连接至测试晶体管结构的掺杂区的半导体器件900的测试结构的示意性横截面。例如，半导体器件900的实施方式类似于结合图8描述的半导体器件。另外，测试晶体管结构（例如，阵列场效应晶体管FET）的源极掺杂区244被连接至监测场效应晶体管结构的栅极942，该监测场效应晶体管结构包括源极掺杂区944、漏极掺杂区946和阱掺杂区948，位于与测试晶体管结构绝缘的半导体衬底的一部分中。可能出现归因于测试晶体管结构的阱区域的充电而引起的监测场效应晶体管结构的栅极氧化物中的等离子体损伤。
示出具有连接的阱天线结构。例如，在一些测试结构中，右阱948应该是可放电的或者可以包括大的区域以使得它不容易在充电情况下随着被充电的栅极上浮。在产品中，电路的其他部分可以被连接至阱。例如，对于具体测试结构，可以取决于技术来实施阱与至衬底的接触件的连接（例如，图10）。
图9可以示出应力优化天线器件，其被提出用于例如来自在左侧上隔离阱区域的充电而对在右侧上器件的栅极氧化物的远程阱等离子体工艺诱导损伤的金属2质量鉴定。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件900的更多细节和方面。半导体器件900可以包括与所提出的概念或者以上（例如，图1-8）或以下（例如，图10-11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图10示出根据一个实施例的被连接至测试晶体管结构的掺杂区的半导体器件1000的测试结构的示意性横截面。例如，半导体器件1000的实施方式类似于结合图9描述的半导体器件。另外，监测场效应晶体管结构的阱948被连接至绝缘沟槽810的导电填充物1012（例如，多晶硅）。该导电填充物1012可以被连接至半导体衬底或掩埋绝缘层。此类连接可以以一种技术来实施，该技术对于侧面绝缘使用具有多晶填充物的深沟槽并且其对于较低绝缘可以使用高掺杂的外延层。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了半导体器件1000的更多细节和方面。半导体器件1000可以包括与所提出的概念或者以上（例如，图1-9）或以下（例如，图11）描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
图11示出根据一个实施例的用于测试晶体管结构的栅极绝缘的方法的流程图。该方法1100包括在半导体器件的第一测试结构的第一测试焊盘和第二测试焊盘之间施加1110预定义电流或预定义电压。该第一测试焊盘通过位于半导体器件的层堆叠内的传导结构被连接至测试晶体管结构的栅极或测试晶体管结构的掺杂区。该第一测试结构的传导结构包括位于层堆叠的第一横向布线层中的传导结构的第一部分和传导结构的第二部分。进一步地，第一测试结构的传导结构的第一部分经由位于被布置在第一横向布线层上方的层堆叠的第二横向布线层中的第三部分被电连接至第一测试结构的传导结构的第二部分。另外，该方法1100包括在施加预定义电流期间测量1120第一测试结构的第一测试焊盘和第二测试焊盘之间的第一电压，或者在施加预定义电压期间测量1120第一测试结构的第一测试焊盘和第二测试焊盘之间的第一电流。
通过在测试晶体管结构的晶体管结构的栅极和掺杂区之间施加预定义电流或预定义电压并且测量对应的电压或电流，栅极绝缘损伤可以是可检测的。通过经过位于传导结构的一部分上方的布线层将传导结构的该部分连接至测试晶体管结构的栅极或掺杂区，可以避免在传导结构的制造期间测试晶体管的栅极或嵌入掺杂区的阱的等离子体诱导充电。进一步地，该部分连同直接连接至栅极或掺杂区的传导结构的一部分一起可以在测试测量期间引起朝向半导体衬底的泄漏电流，其可以在与其他测试和/或参考结构的泄漏电流相同的范围内。以这种方式，可以实现不同测试和/或参考结构之间的差异的更精确和/或更可靠的确定。
可将测得的第一电压或第一电流与一个或多个其他测试结构和/或参考测试结构的测得的电压或电流相比较。
例如，该方法1100可以进一步包括在半导体器件的参考测试结构的第一测试焊盘和第二测试焊盘之间施加预定义电流或预定义电压。该第一测试焊盘可以通过位于半导体器件的层堆叠内的传导结构被连接至参考晶体管结构的栅极或参考晶体管结构的掺杂区。进一步地，参考测试结构的传导结构可以包括位于第一横向布线层内的传导结构的第一部分和传导结构的第二部分。另外，参考测试结构的传导结构的第一部分可经由位于被布置在第一横向布线层上方的层堆叠的第二横向布线层或第三横向布线层内的第三部分被电连接至参考测试结构的传导结构的第二部分。进一步地，该方法1100可以包括在施加预定义电流期间测量参考测试结构的第一测试焊盘和第二测试焊盘之间的参考电压，或者在施加预定义电压期间测量参考测试结构的第一测试焊盘和第二测试焊盘之间的参考电流。
例如，可以将第一电压和参考电压相比较以检测在第一测试结构处的等离子体诱导损伤，和/或可以将第一电流和参考电流相比较以检测在第一测试结构处的等离子体诱导损伤。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了方法1100的更多细节和方面。方法1100可以包括与所提出的概念或者以上（例如，图1-10）或以下描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
一些实施例涉及一种用于形成半导体器件的方法。该方法包括形成半导体器件的第一测试结构。该第一测试结构包括位于半导体器件的层堆叠的第一横向布线层内的传导结构的第一部分和传导结构的第二部分。第一测试结构的传导结构的第一部分通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层内的第三部分被电连接至第一测试结构的传导结构的第二部分。进一步地，该第一测试结构的传导结构的第一部分被电连接至测试晶体管结构的栅极或测试晶体管结构的掺杂区。另外，该第一测试结构的传导结构的第一部分被电连接至第一测试结构的第一测试焊盘。被第一测试结构的传导结构的第一部分占用的横向面积与被第一测试结构的传导结构的第二部分占用的横向面积的总和至少比被测试晶体管结构的栅极占用的横向面积的10倍更大或者比被测试晶体管结构的嵌入掺杂区的阱占用的横向面积更大。
结合所提出的概念或者以上或以下描述的一个或多个示例提到了方法的更多细节和方面。用于形成半导体器件的方法可以包括与所提出的概念或者以上（例如，图1-11）或以下描述的一个或多个示例的一个或多个方面相对应的一个或多个附加可选特征。
一些实施例涉及针对等离子体工艺诱导损伤可靠性的应力优化天线测试结构。
为了防止损伤，限制产品中的多晶、接触件、金属和通孔区域的设计规则可以通过设计规则检查（DRC）来确保。可以在对于等离子体工艺诱导损伤（PID）的技术可靠性质量鉴定中限定和验证这些规则。对于这些质量鉴定，在晶体管的栅极（或者在具有强隔离的技术中，而且在晶体管的阱上）的具有带有限定形状（“天线”）的变化多晶、接触件、金属和通孔区域的测试结构可以被放置在测试芯片上。标准器件参数可以被测量，应力可以被执行并且器件参数的偏移可以被确定。然后可以将针对在栅极上具有天线的器件与参考器件的这些参数和偏移相比较，所述参考器件可以是相同的除了不具有任何被连接的天线（或仅具有小的被连接的天线）之外。各器件之间的差异可以归咎于来自对天线构成的（一个或多个）层的处理的充电效应。利用归因于充电的最大允许参数和偏移差异的规范，可确定天线设计规则。可施加应力来识别可能不在零时而是在产品寿命期间出现的形式为例如器件参数偏移的风险。
热载流子应力或偏置温度应力（其应该具有归因于它的高栅极电压的在较小的程度上相同的问题）可以被用于单个测试结构。例如，归因于它们的长应力时间需求，两种应力类型不能被用于在技术可靠性质量鉴定中使用的全套结构，并且甚至不太被用于可靠性监测（当使用其他测试概念时）。
等离子体充电效应在晶片表面上可以是非常局部化的，所以可以在足够的晶片（例如，根据AEC-Q100标准，至少3个晶片，均来自3个批次）上测量大量的管芯。取决于金属层的数目和不同器件的数目和栅极氧化物类型，可以测量数百个测试结构。例如，可以既足够快地被用于此类大量器件又可在物理上感测到的应力类型是所谓的分析型应力。对于这种应力，可以通过栅极氧化物发送恒定电流密度达定义的应力时间以对源自缺陷的俘获状态再次充电。对于此，算法可以在栅极接触件上施加力电压并控制该力电压达定义的时间。
例如，天线器件和参考器件氧化物应该经历（基本）相同的电流密度以获得针对来自充电效应的器件损伤的量化值。
然而，天线其自身可改变器件氧化物所经历的应力。它可以与其周围介质和衬底形成电容元件以及朝向衬底的泄漏路径（当使用其他测试概念时）。在短的分析型应力被用于质量鉴定的情况下，在栅极处被迫使进入的电流的一部分可以流动到天线中且不通过栅极氧化物。在应力开始时，与天线容量和电压斜坡（ramp）速度成比例的电流可以流动到天线中。在应力期间，与电压成比例的泄漏电流可以流动到天线中。这两个电流都可与天线尺寸成比例地缩放（当使用其他测试概念时）。这可以意味着天线越大，氧化物所经历的真实应力电流就可越小。例如，如果该效应变得太占优势，则不能将天线器件与它们的参考器件相比较并且可靠性分析可能是不可能的（当使用其他测试概念时）。
在PID质量鉴定或fWLR（快速晶片级可靠性）监测中，较高的应力电流可以被用来减小该问题。例如，天线电流不随着总应力电流缩放，所以天线的氧化物和参考器件所经历的真实应力中的差异可以变得更小。然而，应力电流可受氧化物击穿（breakdown）和晶体管参数的可测量性的限制。对于较厚的氧化物（例如，具有25nm厚度的氧化物），将应力增加到天线电流变成可忽略的这种程度（当使用其他测试概念时）可能不是可能的。
所提出的概念的一个方面可以是创建一组测试器件，在其中每个器件都像具有相同天线区域的产品器件一样对工艺充电精确地（或基本相等地）进行反应，并且在该组中，每个器件在技术质量鉴定或监测测量期间都在电气方面经历（基本）相同的氧化物应力电流，而与有源天线尺寸无关。
可以通过连接至质量鉴定器件（在所有器件上以及在它们的参考上待测试的层的（基本）相同的天线区域），以及通过另外针对每个器件切割该区域的不同比例并在较高（=稍后被处理的）导体层中重新连接它来创建这些所提出的PID测试结构。
根据一个方面，一种用于质量鉴定和监测的测试结构的改进被提出。对于一种天线类型的每个器件（包括参考器件），大尺寸的相同的天线可以被连接。该天线然后可以被切割成意图用于在该结构中要被检查的该经处理层的天线区域的尺寸，然后通过较高的金属层被再次电连接。
一组质量鉴定器件（例如，图4a-4c）可以被用于分析来自天线层的处理的或来自其周围介质工艺比如金属间电介质沉积的PID损伤。天线可电容耦合至衬底和邻近层并且还可形成朝向衬底的泄漏路径。
所提出的概念可以是用以确保关于针对较厚氧化物的半导体技术的PID的可靠性的选项。例如，对于较厚氧化物的天线设计规则可以被更精确地设置。归因于此，产品可能比其他产品对具有较厚栅极氧化物的器件上的工艺充电更加稳健，或者替选地，在不需要将束缚二极管用作针对PID的保护的情况下，产品尺寸可以归因于在对于厚氧化物器件的产品中允许较大天线区域而被减小。
所提出的概念可以实现对于等离子体充电损伤的更好鲁棒性以及更好可靠性，因为它可以为质量鉴定中以及fWLR监测中的PID的检测提供一组较好的测试结构连同较好的测量和分析方法论。例如，所提出的概念可覆盖对于PID的技术可靠性质量鉴定和对于PID的可靠性监测二者的整个领域。所提出的用于等离子体工艺诱导损伤可靠性的应力优化天线测试结构可能向半导体制造商给予附加的安全性，因为该结构可以被用于PID检测的每个方面。它可能覆盖关于PID的技术可靠性质量鉴定和监测所必要的所有测试结构。
例如，所提出的测试结构可以位于产品晶片或测试晶片的切口中或插入中。
例如，对于半导体制造技术的技术可靠性质量鉴定测量可基于所提出的测试结构（例如，关于25nm氧化物天线器件）。例如，为了检测由天线层（例如，M3）的处理引起的中性缺陷的量，可以在栅极接触件处施加应力电流（例如，对于n-MOS在1*10-11A和5*10-10A之间，并且对于p-MOS在5*10-11A和5*10-10A之间）每个累积达1s。算法可控制栅极电压来迫使恒定电流在栅极上。
为了确定可能的氧化物失效并且为了检测应力再现性，在应力端部处的力电压可以被记录，并针对具有M3天线的NMOS器件的若干应力水平来被绘制。例如，AR=500的天线比可以被使用，并且可以意味着对于具有1µm*1µm沟道面积的器件类型，纯金属面积具有500µm2。
为了检测再次充电的中性缺陷的量，可以在每个应力水平之后确定阈值电压Vt中的关于其零时值的漂移。天线器件的漂移和参考器件的漂移之间的差异可以给出缺陷量。剩余的阈值电压漂移可能是由电应力其自身引起的（当使用其他测试概念时）。例如，大电流进入用于较大天线器件的天线的结果可能是较低的氧化物应力电流，其还可能引起以Vt中的较小漂移。
对于较低的应力电流，可以减小对于具有较大栅极天线的器件的在应力端部处的应力电压。这可能意味着在所施加的较小电压处达到应力电流电平，因为电流的一部分正流动到天线中并且不通过氧化物（当使用其他测试概念时）。对于较大的天线尺寸，该部分可能更大。应力之后的阈值电压可以是可测量的。然而，阈值电压中的漂移可以示出具有较大天线的器件的氧化物可能几乎没有经受应力，所有它们的漂移可能几乎为零。例如，AR=150器件（例如，其可以在对于该器件类型的产品中的允许值的范围内）可以在氧化物中具有临界量的中性PID缺陷。例如，基于其他测试概念这些缺陷不能通过与参考器件相比较来确定，因为器件氧化物比参考氧化物被更弱地施加压力。
对于较高应力电流，在应力端部处的应力电压对于所有器件而言可以是相同的。这可能意味着对氧化物的应力可以是相同的。对于这些大的电流，进入天线的电流可以占氧化物电流的较小的比例（当使用其他测试概念时）。然而，例如，在这些高应力水平之后不再能确定器件的阈值电压。在具体水平之后，可以仅留下几个管芯值。在较高水平之后，如果基于另一测试概念测量的话，则没有一个器件可以具有可测量的阈值电压。所提出的测试概念可能使得能够增加用于测试此类器件的准确性和/或可靠性。
示例实施例可以进一步提供一种计算机程序，其具有当在计算机或处理器上执行该计算机程序时用于执行以上方法之一的程序代码。本领域技术人员将容易地认识到，可以通过编程计算机来执行各种以上描述的方法的动作。在本文中，一些示例实施例还意图覆盖程序存储设备（例如，数字数据存储介质），其是机器或计算机可读的并且对指令的机器可执行或计算机可执行程序编码，其中该指令执行以上描述的方法的动作中的一些或所有。该程序存储器件可以是例如数字存储器、磁存储介质（诸如磁盘和磁带、硬盘驱动器）或光学可读数字数据存储介质。另外的示例实施例还意图覆盖被编程以执行以上描述的方法的动作的计算机、或（现场）可编程逻辑阵列（（F）PLA）或（现场）可编程门阵列（（F）PGA），其被编程以执行以上描述的方法的动作。
描述和绘图仅仅说明本公开的原理。因此将领会到，本领域技术人员将能够想出各种布置，其尽管没有在本文中明确描述或示出，但体现本公开的原理且被包括在其精神和范之内。此外，本文中叙述的所有示例主要明确地意图仅用于教学目的以帮助读者理解本公开的原理和（一个或多个）发明人所贡献的概念以便推动本领域，并且将被解释为不对这样具体叙述的示例和条件进行限制。此外，意图使叙述本公开的原理、方面和实施例的本文中的所有声明以及其具体示例包含其等同物。
表示为“用于…的装置”（执行某一功能）的功能框应该被理解为分别包括被配置成执行某一功能的电路的功能框。因此，“用于某事物的装置”也可以被理解为“被配置成或适合于某事物的装置”。因此，被配置成执行某一功能的装置不暗示此类装置必定在执行该功能（在给定时刻）。
本领域技术人员应该领会到，本文中的任何框图表示体现本公开的原理的说明性电路的概念视图。类似地，将领会到，任何流程图表、流程图、状态过渡图、伪代码等表示各种过程，其基本上可以在计算机可读介质中表示并且所以由计算机或处理器来执行，不管此类计算机或处理器是否被明确示出。
此外，所附权利要求据此被并入到具体实施方式中，在其中每个权利要求可独立地作为一个单独的实施例。尽管每个权利要求可独立地作为一个单独的实施例，但是要指出，尽管从属权利要求可以在权利要求中指代与一个或多个其他权利要求的具体组合，但是其他实施例也可以包括从属权利要求与每个其他从属或独立权利要求的主题的组合。在本文中提出此类组合，除非阐明具体的组合不是意图的。此外，意图还包括从属于任何其他独立权利要求的权利要求的特征，即使没有使得该权利要求直接从属于该独立权利要求。
要进一步指出，在说明书中和在权利要求书中公开的方法可以由具有用于执行这些方法中的相应动作中的每一个的装置的设备来实施。
进一步地，要理解，说明书或权利要求书中公开的多个动作或功能的公开不可以被解释为要在具体次序内。因此，多个动作或功能的公开将不把这些限于具体次序，除非此类动作或功能因为技术原因而不可互换。此外，在一些实施例中，单个动作可以包括或可以被分解成多个子动作。此类子动作可以被包括在该单个动作的公开中并且作为其部分，除非被明确排除。

Claims (17)

1.一种包括第一测试结构的半导体器件（100、200、300、400、500、600、700、750、 800、900、1000），其中该第一测试结构包括位于该半导体器件的层堆叠的第一横向布线层内的传导结构的第一部分（110）和传导结构的第二部分（120），
其中该第一测试结构的传导结构的第一部分（110）通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层内的第三部分（130）被电连接至该第一测试结构的传导结构的第二部分（120），其中该第一测试结构的传导结构的第一部分（110）被电连接至测试晶体管结构的栅极（142）、测试晶体管结构的掺杂区（144）或测试电容器的电极，其中该第一测试结构的传导结构的第一部分（110）被电连接至该第一测试结构的第一测试焊盘（150），
其中被该第一测试结构的传导结构的第一部分（110）占用的横向面积与被该第一测试结构的传导结构的第二部分（120）占用的横向面积的总和至少比被测试晶体管结构的栅极（142）或测试电容器的电极占用的横向面积的10倍更大,
参考测试结构，其包括位于第一横向布线层内的传导结构的第一部分（310）和传导结构的第二部分（320），
其中该参考测试结构的传导结构的第一部分（310）通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层或第三横向布线层内的第三部分（330）被电连接至该参考测试结构的传导结构的第二部分（320），其中该参考测试结构的传导结构的第一部分（310）被电连接至参考晶体管结构的栅极（342）、参考晶体管结构的掺杂区（344、346、348）或参考电容器的电极，其中该参考测试结构的传导结构的第一部分（310）被电连接至该参考测试结构的第一测试焊盘，
其中被该参考测试结构的传导结构的第一部分（310）占用的横向面积与被该参考测试结构的传导结构的第二部分（320）占用的横向面积的总和至少比被测试晶体管结构的栅极（142）或测试电容器的电极占用的横向面积的10倍更大,
其中被该第一测试结构的传导结构的第一部分（110）占用的横向面积和被该第一测试结构的传导结构的第二部分（120）占用的横向面积的总和与被该参考测试结构的传导结构的第一部分（310）占用的横向面积和被该参考测试结构的传导结构的第二部分（320）占用的横向面积的总和相差小于20%。
2.根据权利要求1所述的半导体器件，其中在第一横向布线层内，该参考测试结构的传导结构的第一部分（310）与该参考测试结构的传导结构的第二部分（320）电绝缘。
3.根据权利要求1-2中的一项所述的半导体器件，其中被该第一测试结构的传导结构的天线效应测试部分（110、610）占用的横向面积是被该参考测试结构的传导结构的天线效应测试部分（310、602）占用的横向面积的至少1.1倍，其中该第一测试结构的传导结构的天线效应测试部分（110、610）和该参考测试结构的传导结构的天线效应测试部分（310、602）位于同一布线层内。
4.根据权利要求3所述的半导体器件，其中该第一测试结构的传导结构的天线效应测试部分（610）和该参考测试结构的传导结构的天线效应测试部分（602）位于第一横向布线层上方的布线层内。
5.根据权利要求4所述的半导体器件，其中被该第一测试结构的传导结构的第一部分（110）占用的横向面积与被该参考测试结构的传导结构的第一部分（310）占用的横向面积相差小于20%。
6.根据权利要求3所述的半导体器件，其中该第一测试结构的传导结构的天线效应测试部分（110）通过该第一测试结构的传导结构的第一部分（110）来表示，其中该参考测试结构的传导结构的天线效应测试部分（310）通过该第一测试结构的传导结构的第一部分（310）来表示。
7.根据权利要求1所述的半导体器件，包括包含第一测试结构的多个测试结构。
8.根据权利要求7所述的半导体器件，其中该多个测试结构中的每个测试结构都包括位于半导体器件的层堆叠内且连接至单独的测试焊盘的传导结构。
9.根据权利要求7或8所述的半导体器件，其中该多个测试结构中的每个测试结构都包括相应测试结构的传导结构的天线效应测试部分，其中该多个测试结构的测试结构的传导结构的天线效应测试部分均占用不同的横向面积。
10.根据权利要求7-8中的一项所述的半导体器件，其中该多个测试结构中的每一个测试结构都包括位于第一横向布线层内的传导结构的第一部分和传导结构的第二部分，
其中每个相应测试结构的传导结构的第一部分都通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层或第三横向布线层内的相应第三部分被电连接至相应测试结构的传导结构的第二部分，其中每个相应测试结构的传导结构的第一部分都被电连接至相应测试晶体管结构的栅极、相应测试晶体管结构的掺杂区或相应电容器的电极。
11.根据权利要求1所述的半导体器件，其中除了至该第一测试结构的传导结构的第三部分（130）的连接之外，该第一测试结构的传导结构的第二部分（120）被电绝缘。
12.根据权利要求1所述的半导体器件，其中在第一横向布线层内，该第一测试结构的传导结构的第一部分（110）与该第一测试结构的传导结构的第二部分（120）电绝缘。
13.根据权利要求1所述的半导体器件，其中该测试晶体管结构的源极掺杂区被连接至该第一测试结构的第二测试焊盘，并且该测试晶体管结构的漏极掺杂区被连接至该第一测试结构的第三测试焊盘。
14.根据权利要求1所述的半导体器件，其中该第一横向布线层是层堆叠的最低横向金属布线层或者层堆叠的多晶硅层。
15.根据权利要求14所述的半导体器件，其中该测试晶体管结构的栅极位于多晶硅层内。
16.一种用于测试晶体管结构的栅极绝缘的方法（1100），该方法包括：
在半导体器件的第一测试结构的第一测试焊盘和第二测试焊盘之间施加（1110）预定义电流或预定义电压，其中该第一测试焊盘通过位于半导体器件的层堆叠内的传导结构被连接至测试晶体管结构的栅极或测试晶体管结构的掺杂区，其中该第一测试结构的传导结构包括位于层堆叠的第一横向布线层内的传导结构的第一部分和传导结构的第二部分，其中该第一测试结构的传导结构的第一部分通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层内的第三部分被电连接至该第一测试结构的传导结构的第二部分；
在施加预定义电流期间测量（1120）该第一测试结构的第一测试焊盘和第二测试焊盘之间的第一电压，或者在施加预定义电压期间测量（1120）该第一测试结构的第一测试焊盘和第二测试焊盘之间的第一电流,
在半导体器件的参考测试结构的第一测试焊盘和第二测试焊盘之间施加预定义电流或预定义电压，其中该第一测试焊盘通过位于半导体器件的层堆叠内的传导结构被连接至参考晶体管结构的栅极或参考晶体管结构的掺杂区，其中该参考测试结构的传导结构包括位于第一横向布线层内的传导结构的第一部分和传导结构的第二部分，其中该参考测试结构的传导结构的第一部分通过位于被布置在第一横向布线层上方的层堆叠的第二横向布线层或第三横向布线层内的第三部分被电连接至该参考测试结构的传导结构的第二部分；以及
在施加预定义电流期间测量该参考测试结构的第一测试焊盘和第二测试焊盘之间的参考电压，或者在施加预定义电压期间测量该参考测试结构的第一测试焊盘和第二测试焊盘之间的参考电流,
其中被该第一测试结构的传导结构的第一部分占用的横向面积和被该第一测试结构的传导结构的第二部分占用的横向面积的总和与被该参考测试结构的传导结构的第一部分占用的横向面积和被该参考测试结构的传导结构的第二部分占用的横向面积的总和相差小于20%。
17.根据权利要求16所述的方法，进一步包括将第一电压和参考电压进行比较，或者将第一电流和参考电流进行比较以检测等离子体诱导损伤。
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