CN102956591A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。使用半导体层的元件形成在布线层之间，并且同时使用除用于布线的材料之外的导电材料形成栅电极。第一布线嵌入第一布线层的表面中。栅电极形成在第一布线上。栅电极耦合至第一布线。通过与用于第一布线的工艺不同的工艺形成栅电极。因此，使用除用于第一布线的材料之外的材料形成栅电极。而且，在栅电极上形成栅极绝缘膜和半导体层。

Description

半导体器件及其制造方法
相关申请交叉引用
将2011年8月10日提交的日本专利申请2011-175391的公开内容，包括说明书、附图和摘要整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件，其中半导体元件形成在多层布线层中，以及用于制造该半导体器件的方法。
背景技术
根据专利文献1，半导体膜形成在布线层中，并且使用半导体膜和布线层的布线形成晶体管。在晶体管中，位于半导体膜下的布线用作栅电极，并且布线层之间的扩散防止膜用作栅极绝缘膜。
[专利文献1]日本未审查专利公开2010-141230。
发明内容
要求晶体管的特性之一是阈值电压。除栅极绝缘膜的膜厚之外，阈值电压还由栅电极以及栅极绝缘膜的材料控制。但是，根据在专利文献1中描述的技术，包括在多层布线层中的布线用作栅电极。因此，不能改变栅电极的材料。
根据本发明，提供了一种半导体器件，包括：第一布线层，其具有第一布线；第二布线层，其形成在第一布线层上并且具有第二布线；栅电极，其在厚度方向上位于第一布线和第二布线之间，包含与第一布线的材料不同的材料，并且耦合至第一布线；栅极绝缘膜，其位于栅电极上；半导体层，其位于栅极绝缘膜上；以及第一通路（via），其嵌入第二布线层并且将半导体层和第二布线耦合。
根据本发明，使用半导体层的元件可以形成在布线层之间。而且，可以通过与用于布线层中的布线的工艺不同的工艺形成栅电极。因此，栅电极可以使用除用于布线的材料之外的导电材料形成。
根据本发明，提供了一种用于制造半导体器件的方法，包括以下步骤：在半导体衬底上形成具有第一布线的第一布线层；在第一布线层上形成栅电极、位于栅电极上的栅极绝缘膜以及位于栅极绝缘膜上的半导体层；以及在第一布线层上和在半导体层上形成具有第二布线的第二布线层。栅电极耦合至第一布线并且第二布线耦合至半导体层。
根据本发明，使用半导体层的元件可以形成在布线层之间，并且栅电极可以使用除用于布线的材料之外的导电材料形成。
附图说明
图1是示出根据第一实施例的半导体器件的构造的横截面图；
图2是图1中所示晶体管的平面图；
图3（a）和3（b）是示出用于制造图1所示的半导体器件的方法的横截面图；
图4（a）和4（b）是示出用于制造图1所示的半导体器件的方法的横截面图；
图5（a）和5（b）是示出用于制造图1所示的半导体器件的方法的横截面图；
图6（a）和6（b）是示出用于制造图1所示的半导体器件的方法的横截面图；
图7是示出根据第二实施例的半导体器件的构造的横截面图；
图8是图7中所示半导体器件的平面图；
图9（a）和9（b）是示出用于制造图7所示的半导体器件的方法的横截面图；
图10（a）和10（b）是示出用于制造图7所示的半导体器件的方法的横截面图；
图11是根据第三实施例的半导体器件的构造的横截面图；
图12（a）和12（b）是示出用于制造图11所示的半导体器件的方法的横截面图；
图13（a）和13（b）是示出用于制造图11所示的半导体器件的方法的横截面图；
图14（a）和14（b）是示出用于制造图11所示的半导体器件的方法的横截面图；
图15是示出根据第四实施例的半导体器件的构造的横截面图；
图16（a）和16（b）是示出用于制造图15所示的半导体器件的方法的横截面图；
图17（a）和17（b）是示出用于制造图15所示的半导体器件的方法的横截面图；
图18是示出根据第五实施例的半导体器件的构造的横截面图；
图19（a）和19（b）是示出用于制造图18所示的半导体器件的方法的横截面图；
图20是示出用于制造图18所示的半导体器件的方法的横截面图；
图21是示出根据第六实施例的半导体器件的构造的横截面图；
图22（a）和22（b）是示出用于制造图21所示的半导体器件的方法的横截面图；
图23（a）和23（b）是示出用于制造图21所示的半导体器件的方法的横截面图；
图24是示出根据第七实施例的半导体器件的构造的横截面图；
图25（a）和25（b）是示出用于制造图24所示的半导体器件的方法的横截面图；
图26（a）和26（b）是示出用于制造图24所示的半导体器件的方法的横截面图；
图27是示出根据第八实施例的半导体器件的构造的横截面图；
图28（a）和28（b）是示出用于制造图27所示的半导体器件的方法的横截面图；
图29（a）和29（b）是示出用于制造图27所示的半导体器件的方法的横截面图；
图30（a）和30（b）是示出用于制造图27所示的半导体器件的方法的横截面图；
图31（a）和31（b）是示出用于制造图27所示的半导体器件的方法的横截面图；
图32（a）和32（b）是示出用于制造根据第九实施例的半导体器件的方法的横截面图；
图33（a）和33（b）是示出用于制造根据第九实施例的半导体器件的方法的横截面图；
图34（a）和34（b）是示出用于制造根据第九实施例的半导体器件的方法的横截面图；
图35是示出根据第十实施例的半导体器件的构造的横截面图；
图36是图35中所示的半导体器件的平面图；
图37是示出根据第十一实施例的半导体器件的构造的横截面图；
图38是示出根据第十二实施例的半导体器件的构造的横截面图；
图39是示出根据第十三实施例的半导体器件的构造的横截面图；
图40是图39中所示的半导体器件的电路图；
图41是示出图39和40中所示的半导体器件的整体构造的平面图；以及
图42是示出图39中所示的半导体器件的修改例的示意图。
具体实施方式
以下将参考附图说明本发明的实施例。在所有附图中，类似的附图标记用于标记类似组件部分并任意省略其说明。
第一实施例
图1是示出根据第一实施例的半导体器件的构造的横截面图。半导体器件包括：第一布线层150；第二布线层170；第一布线210；栅电极218；栅极绝缘膜219；半导体层220；第一通路184；以及第二布线186。第二布线层170位于第一布线层150上。第一布线层150和第二布线层170构成多层布线层的至少一部分。多层布线层例如形成在诸如硅衬底的半导体衬底（图1中未示出）上。诸如晶体管的元件例如形成在半导体衬底上。半导体衬底和晶体管将在下述另一实施例中说明。
构成第一布线层150的绝缘膜以及构成第二布线层170的绝缘膜174中的每一个例如为低介电常数绝缘层，其具有比氧化硅的介电常数低的介电常数（例如相对介电常数为2.7或更小）。对于低介电常数绝缘层来说，例如可以使用诸如SiOC膜、SiOCH膜以及SiLK（注册商标）的含碳膜、HSQ（氢倍半硅氧烷）膜、MHSQ（甲基化氢倍半硅氧烷）膜、MSQ（甲基倍半硅氧烷）膜或其多孔膜。
第一布线层150形成在扩散防止膜140上。使用包含Si、C和N中的至少两种或更多种元素的绝缘材料形成扩散防止膜140。例如，扩散防止膜140是SiN膜、SiCN膜或SiC膜。替代地，扩散防止膜140可以是通过堆叠了两个或更多个上述膜制成的堆叠结构。扩散防止膜140的厚度例如是10nm或更大且150nm或更小。
在构成第一布线层150的绝缘层的表面中嵌入第三布线154和第一布线210。第三布线154和第一布线210通过相同工艺形成。因此，第三布线154和第一布线210具有相同深度并使用相同材料形成，诸如使用金属材料，例如包含铜作为主要成分（95％或更大）的金属。
栅电极218形成在第一布线210上。栅电极218耦合至第一布线210。栅电极218通过与用于第一布线210的工艺不同的工艺形成。因此，可以使用除用于第一布线210的材料之外的材料形成栅电极218。栅电极218例如包括Ti、Ta、W、TiN、TaN和WN膜、包含Co或W的化合物、通过将C和O中的至少一种引入上述材料中的一种而制成的膜或通过堆叠这些膜中的两种或更多种而制成的堆叠层。
栅极绝缘膜219形成在栅电极218上。栅极绝缘膜219的厚度例如为0.5nm或更大且50nm或更小。栅极绝缘膜219例如包括氧化硅膜、氮化硅膜或包含Hf、Zr、Al、Ti和Ta中的至少一种的氧化物膜。此外，可以通过将氮和碳加入上述绝缘膜或金属硅酸盐而制成栅极绝缘膜219。而且，栅极绝缘膜219可以是通过堆叠两个或更多个这些膜而制成的堆叠层。
半导体层220形成在栅极绝缘膜219上。半导体层220的厚度例如是10nm或更大且300nm或更小。半导体层220例如具有诸如InGaZnO（IGZO）层、InZnO层、ZnO层、ZnAlO层、ZnCuO层、NiO层、SnO层、SnO2层、CuO层、Ta2O5层或TiO2层的氧化物半导体层。半导体层220可以是上述氧化物半导体层的单层结构，或上述氧化物半导体层和其他层的堆叠结构。作为后者情况的一个实例，存在IGZO/Al2O3/IGZO/Al3O3的堆叠结构。而且，半导体层220可以是多晶硅层或非晶硅层。
在半导体层220中设置源极和漏极。当半导体层220是氧化物半导体层时，源极和漏极例如通过引入氧缺陷而形成。但是，其也可以通过引入杂质而形成。替代地，其可以通过在形成接触时调整半导体层220的性质而形成。当半导体层220是多晶硅层或非晶硅层时，通过引入杂质形成源极和漏极。源极和漏极在栅极宽度方向（即与图1的平面垂直的方向）上的宽度例如是50nm或更大且10微米或更小。
半导体层220的夹在源极和漏极之间的区域成为沟道区。如平面图所示，沟道区与栅电极218和栅极绝缘膜219重叠。
硬掩模膜230形成在半导体层220上。使用硬掩模膜230以允许通过蚀刻来选择性保留半导体层220。为此，硬掩模膜230和半导体层220具有相同的平面形状。用于硬掩模膜230的材料可以是能够获得相对于半导体层220的蚀刻选择比的材料。
第四布线188和两个第二布线186形成在第二布线层170中。第四布线188通过通路189耦合至第三布线154，并且两个第二布线186分别通过第一通路184耦合至半导体层220的源极/漏极。在平面图中，第一通路184设置在通过栅电极218的中心彼此相对的侧上。而且，两个第一通路184不必布置为关于栅电极218的中心呈点对称。例如，与将要耦合至半导体层220的源极的第一通路184相比，将要耦合至半导体层220的漏极的第一通路184可以设置在距栅电极218更远的位置处。
通过相同工艺形成第二布线186和第四布线188。因此，使用相同材料形成第二布线186和第四布线188，诸如使用包含铜作为主要成分（95％或更大）的金属材料。
根据图1中所示的实例，每个布线和通路都具有双镶嵌结构。但是，在至少一层中的布线和通路可以具有单镶嵌结构。而且，第二布线层170可以具有诸如Al布线的结构，该Al布线通过干法蚀刻来选择性移除金属而制成。而且，在第二布线层170中，阻挡金属膜185和187分别形成在其中嵌入了布线和通路的槽或孔的侧壁上。阻挡金属膜185和187包括Ti、Ta、Ru、W及其氮化物或氧化物。此外，阻挡金属膜185和187中的每一个可以是由这些材料组成的单层或通过堆叠两个或更多个层而制成的堆叠层。堆叠层的实例包括诸如TiN（上层）/Ti（下层）或Ta（上层）/TaN（下层）的堆叠结构。
在第一布线层150中，阻挡金属膜也形成在其中嵌入了布线和通路的槽或孔的侧壁上。该阻挡金属膜也具有与在第二布线层170中的阻挡金属膜的构造类似的构造。
此外，各个布线的材料和各个阻挡金属膜的材料的组合不限于上述材料。例如，至少一个布线层可能包含Al。
在上述结构中，栅电极218、栅极绝缘膜219以及半导体层220构成晶体管200（第二晶体管）。即，根据本发明，有源元件形成在多层布线层中。当晶体管200是N沟道型晶体管时，半导体层220是InGaZnO（IGZO）层、InZnO层、ZnO层、ZnAlO层、ZnCuO层、SnO2层、Ta2O5层或TiO2层。此外，当晶体管200是P沟道型晶体管时，半导体层220是NiO2层、SnO层、ZnO层、ZnAlO层、ZnCuO层或CuO层。而且，当N沟道型晶体管200和P沟道型晶体管200形成在相同层中时，其可以使用与各个晶体管200的半导体层220的材料相同的材料来形成。
在本实施例中，扩散防止膜160形成在第一布线层150和第二布线层170之间。开口162形成在扩散防止膜160中。栅电极218形成在扩散防止膜160上并位于开口162内及其周边上。扩散防止膜160具有与扩散防止膜140的构造类似的构造。而且，栅极绝缘膜219、半导体层220以及硬掩模膜230也具有与栅电极218的平面形状相同的平面形状。在图1所示实例中，栅电极218比扩散防止膜160薄。但是，栅电极218也可以具有与扩散防止膜160的厚度相同的或比扩散防止膜160厚的厚度。
此外，硬掩模膜230是例如与扩散防止膜160的材料相同的材料并且具有与扩散防止膜160的厚度相同的厚度的层。但是，也可以使用与扩散防止膜160的材料不同的材料来形成硬掩模膜230。而且，硬掩模膜230可以是堆叠结构，该堆叠结构包括包含与扩散防止膜160的材料相同的材料的层和依次堆叠在其上的另一层（例如SiO2层或SiOCH层）。在此情况下，另一层的厚度例如是10nm或更大且200nm或更小。
图2是图1中所示晶体管200的平面图。在图2所示的实例中，半导体层220的其中形成晶体管200的区域是矩形的。两个第一通路184耦合至半导体层220的两个短边的周边。
图3（a）和3（b）至图6（a）和6（b）是示出用于制造图1中所示的半导体器件的方法的横截面图。首先如图3（a）中所示，晶体管等形成在半导体衬底（未示出）上，并且下层布线层（未示出）形成在半导体衬底上。随后，扩散防止膜140形成在布线层上。随后，构成第一布线层150的绝缘膜形成在扩散防止膜140上。随后，通路孔（via hole）和布线槽形成在绝缘膜中。
随后，根据需要，阻挡金属膜（未示出）形成在通路孔和布线槽的底表面和侧壁上以及要成为第一布线层150的绝缘膜上。阻挡金属膜例如通过溅射方法形成。随后，例如通过镀覆方法在通路孔和布线槽中以及在构成第一布线层150的绝缘膜上形成金属膜。随后，例如通过CMP方法移除构成第一布线层150的绝缘膜上的金属膜和阻挡金属膜。因此，形成第一布线层150。第一布线层150中包括第三布线154、通路152以及第一布线210。此外，虽然通路152和第三布线154可以通过单镶嵌方法形成，但是它们也可以通过双镶嵌方法形成。
随后，扩散防止膜160形成在第一布线层150上。扩散防止膜160例如通过CVD方法形成。
随后，如图3（b）中所示，硬掩模膜240形成在扩散防止膜160上。随后，抗蚀剂图案242形成在硬掩模膜240上。随后，使用抗蚀剂图案242作为掩模执行对硬掩模膜240的蚀刻。因此，开口形成在硬掩模膜240中。该开口形成于扩散防止膜160的形成的开口162的区域上。
随后，如图4（a）中所示，使用硬掩模膜240作为掩模执行对扩散防止膜160的蚀刻。因此，开口162形成在扩散防止膜160中。在该阶段中，在开口162的底部处暴露第一布线210。
随后，如图4（b）中所示，移除硬掩模膜240。
随后，如图5（a）中所示，栅电极218形成在位于开口162内的第一布线210上以及扩散防止膜160的整个表面上。虽然栅电极218可以例如通过溅射方法形成，但也可以通过CVD方法形成栅电极218。随后，栅极绝缘膜219形成在栅电极218上。栅极绝缘膜219例如通过CVD方法或溅射方法形成。
随后，半导体层220形成在栅极绝缘膜219上。当在半导体层220中使用诸如InGaZnO层、InZnO层、ZnO层、ZnAlO层、ZnCuO层、NiO层、SnO层或CuO层的氧化物半导体层时，半导体层220例如通过溅射方法形成。此时，在400°C或更低的温度下加热半导体衬底。而且，当半导体层220是多晶硅层或非晶硅层时，半导体层220例如通过等离子体CVD方法形成。
随后，硬掩模膜230形成在半导体层220上。例如，当硬掩模膜230具有与扩散防止膜160相同的层时，该层可以通过与扩散防止膜160的方法相同的方法来形成。而且，当硬掩模膜230进一步包括氧化硅层时，该氧化硅层例如通过CVD方法形成。
随后，如图5（b）中所示，抗蚀剂图案232形成在硬掩模膜230上。
随后，如图6（a）中所示，使用抗蚀剂图案232作为掩模执行对硬掩模膜230的蚀刻。因此，将硬掩模膜230加工为预定图案。
随后，如图6（b）中所示，移除抗蚀剂图案232。随后，使用硬掩模膜230作为掩模执行对半导体层220、栅极绝缘膜219以及栅电极218的蚀刻。因此，将半导体层220、栅极绝缘膜219以及栅电极218加工为预定形状。半导体层220也形成在栅极绝缘膜219上以及在位于栅极绝缘膜219周围的扩散防止膜160上。而且在本工艺中，移除位于第三布线154上的半导体层220、栅极绝缘膜219以及栅电极218。
随后，源极和漏极形成在半导体层220中。随后，构成第二布线层170的绝缘膜174形成在扩散防止膜160上以及硬掩模膜230上。随后，通路孔和布线槽形成在绝缘膜174中。在于绝缘膜174中形成通路孔的工艺中，硬掩模膜230和扩散防止膜160也作为蚀刻停止层。特别地，当硬掩模膜230具有与扩散防止膜160的材料和厚度相同的材料和厚度的膜时，这将更容易提供用于穿透位于通路底部的硬掩模膜230和扩散防止膜160的工艺的条件。
此外，在此可以执行用于在半导体层220中形成源极和漏极的工艺。例如，当对半导体层220的暴露在通孔的底部的区域执行还原等离子体（例如氢等离子体）处理或含氮等离子体（例如氨等离子体）处理时，在半导体层220中形成源极和漏极。
随后，阻挡金属膜185和187形成在通路孔和布线槽的底表面和侧壁上以及绝缘膜174上。阻挡金属膜185和187例如通过溅射方法形成。随后，例如通过镀覆方法在通路孔和布线槽内以及绝缘膜174上形成金属膜。随后，例如通过CMP方法移除在绝缘膜174上的金属膜和阻挡金属膜。因此形成第二布线层170。第二布线层170包括第二布线186、第四布线188、第一通路184以及通路189。此外，如上所述，第二布线层170可以包括Al布线。在该情况下，在第二布线层170中可以包含电极焊盘。因此形成了图1中所示的半导体器件。
接下来，将说明本实施例的操作和效果。根据本实施例，栅电极218形成在第一布线210上。为此，形成栅电极218的导电材料不同于第一布线210的导电材料。为此，通过选择形成栅电极218的适当的导电材料就可以调整栅电极218的功函数并且可以将晶体管200的阈值电压设定为所需电压。此外，可以选择常关型晶体管或常开型晶体管作为晶体管200。
此外，第一布线210的上表面被栅电极218覆盖。因此，即使移除第一布线210上的扩散防止膜160，也防止形成第一布线210的导电材料扩散进第二布线层170。
此外，因为独立于扩散防止膜160而形成栅极绝缘膜219，因此栅极绝缘膜219的厚度可以与扩散防止膜160的厚度不同。因此，可以使栅极绝缘膜219更薄，从而降低晶体管200的栅极电容。此外，因为无需栅极绝缘膜219作为第一布线210的阻挡膜，因此能够用于栅极绝缘膜219的材料的选择增加。
第二实施例
图7是示出根据第二实施例的半导体器件的构造的横截面图。图8是图7中所示的半导体器件的平面图。除了晶体管200的栅电极218的形状，本实施例的半导体器件具有与根据第一实施例的半导体器件的构造类似的构造。
在本实施例中，栅电极218仅位于开口162中。栅电极218的上表面形成与扩散防止膜160的上表面相同的表面（例如相同的平面）。
栅极绝缘膜219以及半导体层220形成在栅电极218上以及在位于栅电极218周围的扩散防止膜160上。即，在平面图中，半导体层220大于栅电极218。而且，在平面图中，两个第一通路184中任何一个的中心都不与栅电极218重叠。即，第一通路184偏离栅电极218。在图7中所示实例中，两个第一通路184的全部部分不与栅电极218重叠。
图9（a）、9（b）以及图10（a）和10（b）是示出用于制造图7中所示的半导体器件的方法的横截面图。首先，如图9（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210、扩散防止膜160以及开口162。用于形成这些的方法类似于第一实施例的方法。
随后，如图9（b）中所示，栅电极218形成在开口162中以及扩散防止膜160上。此时，栅电极218的厚度形成为比扩散防止膜160厚。
随后，如图10（a）中所示，通过CMP方法移除位于扩散防止膜160上的栅电极218。因此，栅电极218仅位于开口162中。此外，栅电极218的上表面与扩散防止膜160的上表面形成相同的平面。
随后，如图10（b）中所示，栅极绝缘膜219和半导体层220形成在栅电极218上以及扩散防止膜160的整个表面上。随后，硬掩模膜230形成在半导体层220上。随后，抗蚀剂图案（未示出）形成在硬掩模膜230上，并使用抗蚀剂图案作为掩模执行对硬掩模膜230的蚀刻。因此，硬掩模膜230具有预定图案。随后，根据需要移除抗蚀剂图案。随后，使用硬掩模膜230作为掩模执行对半导体层220和栅极绝缘膜219的蚀刻。因此，仅在栅电极218及其周边保留半导体层220和栅极绝缘膜219。
随后的工艺类似于第一实施例的工艺。
根据本实施例，也能够获得与第一实施例的效果类似的效果。此外，栅极绝缘膜219和半导体层220的形状以及栅电极218的形状可以彼此不同。因此，可以保持栅电极218的端部远离半导体层220的端部，这可以降低从栅电极218流至半导体层220的泄漏电流。因此提高了栅电极218的可靠性。
此外，可以通过改变开口162的形状将栅电极218的形状设定为给定形状。此外，可以通过改变硬掩模膜230的图案将栅极绝缘膜219和半导体层220的形状设定为给定形状。因此，允许将要成为沟道的半导体层220的区域的与栅电极218重叠的区域具有期望的形状和面积。因此，可以控制源极和漏极之间的耐压。
第三实施例
图11是示出根据第三实施例的半导体器件的构造的横截面图。除了以下几点，本实施例的半导体器件具有与根据第二实施例的半导体器件的构造类似的构造。
首先，在扩散防止膜160上形成保护绝缘膜165。例如使用与构成第二布线层170的绝缘膜的材料相同的材料形成保护绝缘膜165。但是，其可以是不同的材料。例如，当第二布线层170是低介电常数膜时，保护绝缘膜165可以是氧化硅膜。
开口162形成在扩散防止膜160以及保护绝缘膜165中。栅电极218的上表面形成与保护绝缘膜165的上表面相同的表面（例如相同的平面）。在栅电极218上以及在位于栅电极218周围的保护绝缘膜165上形成栅极绝缘膜219、半导体层220以及硬掩模膜230的堆叠结构。
图12（a）和12（b）至图14（a）和14（b）是示出用于制造图11中所示的半导体器件的方法的横截面图。首先，如图12（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210以及扩散防止膜160。形成这些结构的方法类似于第二实施例的方法。随后，保护绝缘膜165形成在扩散防止膜160上。
随后，如图12（b）中所示，抗蚀剂图案242形成在保护绝缘膜165上。随后，使用抗蚀剂242作为掩模执行对保护绝缘膜165的蚀刻。因此，开口162形成在保护绝缘膜165中。但是在该阶段中，开口162并未穿透扩散防止膜160。
随后，如图13（a）中所示，移除抗蚀剂图案242。随后，使用保护绝缘膜165作为掩模执行对扩散防止膜160的蚀刻。因此，开口162穿透扩散防止膜160并且在开口162的底表面处暴露第一布线210。
随后，如图13（b）中所示，栅电极218形成在开口162内以及保护绝缘膜165上。此时，使栅电极218的厚度大于扩散防止膜160和保护绝缘膜165的堆叠结构的厚度。
随后，如图14（a）中所示，通过CMP方法移除位于保护绝缘膜165上的栅电极218。因此，栅电极218仅位于开口162内。而且，栅电极218的上表面具有与保护绝缘膜165的上表面相同的平面。
随后，如图14（b）中所示，在保护绝缘膜165上形成栅极绝缘膜219、半导体层220以及硬掩模膜230的堆叠结构。用于形成这些结构的方法类似于第二实施例的方法。
随后的工艺类似于第二实施例的工艺。
根据本实施例，也能够获得与第二实施例的效果类似的效果。此外，扩散防止膜160被保护绝缘膜165覆盖。因此栅电极218的不需要的部分形成在保护绝缘膜165上。为此，当通过CMP方法移除栅电极218的不需要的部分时，可以防止损坏扩散防止膜160。为此，可以防止形成第三布线154的导电材料扩散进入第二布线层170。
此外，开口162形成在扩散防止膜160和保护绝缘膜165的堆叠结构中。因此，栅电极218可以比第二实施例中的栅电极218更厚。因此，可以保持半导体层220远离第一布线210。因此，可以抑制第一布线210对晶体管200的诸如阈值电压和可靠性的晶体管特性的影响。
第四实施例
图15是示出根据第四实施例的半导体器件的构造的横截面图。除了以下几点，本实施例的半导体器件具有与根据第二实施例的半导体器件的构造类似的构造。
首先，在扩散防止膜160的开口162中形成阻挡金属膜216。阻挡金属膜216包括例如Ti、Ta、W、TiN、TaN和WN膜、包含Co或W的化合物、通过将C和O中至少一种引入上述材料中的一种而制成的膜或通过堆叠这些膜中的两种或更多种而制成的堆叠膜。阻挡金属膜216例如具有与扩散防止膜160的厚度相同的厚度。但是，其也可以比扩散防止膜160薄。
栅电极218形成在阻挡膜216上以及在位于阻挡金属膜216周围的扩散防止膜160上。即，根据本实施例，栅电极218通过阻挡金属膜216耦合至第一布线210。栅极绝缘膜219、半导体层220以及硬掩模膜230的堆叠结构具有与栅电极218相同的平面形状。
图16（a）、16（b）以及图17（a）和17（b）是示出用于制造图15中所示的半导体器件的方法的横截面图。首先，如图16（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210、扩散防止膜160以及开口162。用于形成这些结构的方法类似于第二实施例的方法。
随后，如图16（b）中所示，阻挡金属膜216形成在开口162内部以及扩散防止膜160上。此时，使阻挡金属膜216比扩散防止膜160厚。
随后，如图17（a）中所示，通过CMP方法移除位于扩散防止膜160上的阻挡金属膜216。因此，阻挡金属膜216仅位于开口162中。而且，阻挡金属膜216的上表面与扩散防止膜160的上表面形成相同的平面。
随后，栅电极218、栅极绝缘膜219以及半导体层220形成在阻挡金属膜216上以及在扩散防止膜160的整个表面上。随后，硬掩模膜230形成在半导体层220上。随后，抗蚀剂图案（未示出）形成在硬掩模膜230上，并使用抗蚀剂图案作为掩模执行对硬掩模膜230的蚀刻。因此，硬掩模膜230具有预定图案。随后，根据需要移除抗蚀剂图案。随后，使用硬掩模膜230作为掩模执行对半导体层220、栅极绝缘膜219以及栅电极218的蚀刻。因此，仅在阻挡金属膜216上及其周围保留半导体层220、栅极绝缘膜219以及栅电极218。
随后的工艺类似于第二实施例的工艺。
根据本实施例，也能够获得与第一实施例的效果类似的效果。而且，阻挡金属膜216形成在栅电极218和第一布线210之间。为此，进一步防止形成第一布线210的导电材料扩散进第二布线层170是可能的。
当选择用于栅电极218的材料时，无需考虑扩散防止功能。因此，用于栅电极218的材料的选择增加。此外，允许栅电极218变得更薄也是可能的。例如，可以使用Ti、Ta、Al、Hf、W、Ni、Co、Pt及其化合物（氮化物、碳化物、氧化合物、复合金属以及硅化物）作为用于栅电极218的材料。
第五实施例
图18是示出根据第五实施例的半导体器件的构造的横截面图。除了半导体器件具有保护绝缘膜165，本实施例的半导体器件具有与根据第四实施例的半导体器件的构造类似的构造。
保护绝缘膜165的构造与第三实施例中的构造相同。开口162形成在扩散防止膜160和保护绝缘膜165的堆叠结构中。阻挡金属膜216的上表面与保护绝缘膜165的上表面形成相同的平面。在阻挡金属膜216上以及位于阻挡金属膜216周围的保护绝缘膜165上形成栅电极218、栅极绝缘膜219、半导体层220以及硬掩模膜230的堆叠结构。
图19（a）、19（b）、图20（a）和20（b）是示出用于制造图18中所示的半导体器件的方法的横截面图。首先，如图19（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210、扩散防止膜160、保护绝缘膜165以及开口162。用于形成这些结构的方法类似于第三实施例中所述方法。
随后，如图19（b）中所示，阻挡金属膜216形成在开口162中以及保护绝缘膜165上。此时，使阻挡金属膜216比扩散防止膜160和保护绝缘膜165的堆叠结构厚。
随后，通过CMP方法移除位于保护绝缘膜165上的阻挡金属膜216。因此，阻挡金属膜216仅位于开口162中。而且，阻挡金属膜216的上表面和保护绝缘膜165的上表面形成相同的平面。
随后，如图20中所示，在阻挡金属膜216上以及阻挡金属膜216周围的保护绝缘膜165上形成栅电极218、栅极绝缘膜219、半导体层220以及硬掩模膜230。用于形成这些结构的方法类似于第四实施例的方法。
随后的工艺类似于第四实施例的工艺。
根据本实施例，也能够获得与第四实施例的效果类似的效果。而且，因为形成了保护绝缘膜165，因此也能够获得与第三实施例相同的效果。
第六实施例
图21是示出根据第六实施例的半导体器件的构造的横截面图。除了以下几点，本实施例的半导体器件具有与根据第五实施例的半导体器件的构造类似的构造。
首先，阻挡金属膜216比扩散防止膜160和保护绝缘膜165的堆叠结构薄。而且，栅电极218嵌入开口162中。栅电极218的上表面和保护绝缘膜165的上表面形成相同的平面。此外，在栅电极218上以及位于栅电极218周围的保护绝缘膜165上形成栅极绝缘膜219、半导体层220以及硬掩模膜230的堆叠结构。栅电极218的厚度以及阻挡金属膜216的厚度基于需要其具有的相应功能来设计。因此，扩散防止膜160和保护绝缘膜165之间的边界以及阻挡金属膜216和栅电极218之间的边界可以在相同高度的位置处或可以在不同高度的位置处。
图22（a）、22（b）、图23（a）和23（b）是示出用于制造图21中所示的半导体器件的方法的横截面图。首先，如图22（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210、扩散防止膜160、保护绝缘膜165、开口162以及阻挡金属膜216。用于形成这些结构的方法类似于第五实施例的方法。在该阶段，阻挡金属膜216的上表面与保护绝缘膜165的上表面形成相同的平面。
随后，如图22（b）中所示，执行阻挡金属膜216的回蚀。因此，阻挡金属膜216的上表面变得低于保护绝缘膜165的上表面。
随后，如图23（a）中所示，栅电极218形成在阻挡金属膜216上以及保护绝缘膜165上。随后，通过CMP方法移除位于阻挡金属膜216上的栅电极218。因此，栅电极218嵌入开口162的位于阻挡金属膜216上的部分中。栅电极218的上表面与保护绝缘膜165的上表面形成相同的平面。
随后，如图23（b）中所示，在栅电极218上以及在位于栅电极218周围的保护绝缘膜165上形成栅极绝缘膜219、半导体层220以及硬掩模膜230的堆叠结构。用于形成这些结构的方法类似于第三实施例的方法。
随后的工艺类似于第三实施例的工艺。
根据本实施例，能够获得与第五实施例的效果类似的效果。而且，因为栅电极218嵌入开口162中，因此能够获得与第三实施例相同的效果。
第七实施例
图24是示出根据第七实施例的半导体器件的构造的横截面图。除了该半导体器件具有晶体管201而不是晶体管200，本实施例的半导体器件具有与根据第四实施例的半导体器件的构造类似的构造。
晶体管201形成在与晶体管200相同的层中。除了用于栅电极218、栅极绝缘膜219以及半导体层220的材料组合，晶体管201具有与晶体管200的构造相同的构造。例如，当晶体管200和晶体管201的沟道的导电类型相同时，可以通过允许用于栅电极218、栅极绝缘膜219以及半导体层220的材料组合在晶体管200和晶体管201之间不同来改变晶体管200和晶体管201的阈值电压。而且，晶体管201也可以用作P沟道型晶体管并且晶体管200可以用作N沟道型晶体管。
图25（a）、25（b）、图26（a）和26（b）是示出用于制造图24中所示的半导体器件的方法的横截面图。首先，如图25（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210、扩散防止膜160以及开口162。除了在两个位置形成第一布线210和开口162，这些工艺类似于第四实施例的工艺。
随后，如图25（b）中所示，阻挡金属膜216分别嵌入两个开口162中。用于形成这些结构的方法类似于第四实施例的方法。
随后，如图26（a）中所示，在扩散防止膜160和阻挡金属膜216上形成构成晶体管200的栅电极218、栅极绝缘膜219以及半导体层220。随后，构成晶体管200的硬掩模膜230形成在半导体层220上。随后，使用硬掩模膜230作为掩模，执行对半导体层220、栅极绝缘膜219以及栅电极218的蚀刻。因此，形成了晶体管200的栅电极218、栅极绝缘膜219以及半导体层220。
随后，如图26（b）中所示，在扩散防止膜160和其中形成晶体管201的阻挡金属膜216上形成构成晶体管201的栅电极218、栅极绝缘膜219以及半导体层220。随后，形成晶体管201的硬掩模膜230形成在半导体层220上。随后，使用硬掩模膜230作为掩模，执行对半导体层220、栅极绝缘膜219以及栅电极218的蚀刻。因此，形成了晶体管201的栅电极218、栅极绝缘膜219以及半导体层220。
随后的工艺类似于第四实施例的工艺。
根据本实施例，也能够获得与第四实施例的效果类似的效果。而且，可以在相同层中形成具有不同性质的晶体管200和晶体管201。
第八实施例
图27是示出根据第八实施例的半导体器件的构造的横截面图。除了晶体管200和201具有与根据第六实施例的晶体管200类似的构造，本实施例的半导体器件具有与根据第七实施例的半导体器件类似的构造。
图28（a）和28（b）至图31（a）和31（b）是示出用于制造图27中所示的半导体器件的方法的横截面图。首先，如图28（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210、扩散防止膜160、保护绝缘膜165以及开口162。除了在两个位置形成第一布线210和开口162，这些工艺类似于第六实施例的工艺。
随后，如图28（b）中所示，阻挡金属膜216嵌入两个开口162中。该工艺也类似于第六实施例中所述工艺。在本步骤中，两个阻挡金属膜216的上表面与保护绝缘膜165的上表面形成相同的平面。
随后，如图29（a）中所示，抗蚀剂图案50形成在保护绝缘膜165以及阻挡金属膜216上。抗蚀剂图案50在其中形成晶体管200的阻挡金属膜216中具有开口。随后，使用抗蚀剂图案50作为掩模，执行阻挡金属膜216的回蚀。因此，将其中形成晶体管200的阻挡金属膜216的上表面形成为变得低于保护绝缘膜165的上表面。
随后，如图29（b）中所示，移除抗蚀剂图案50。随后，晶体管200的栅电极218（218a）嵌入其中形成晶体管200的阻挡金属膜216中。该工艺与第六实施例中的相同。
随后，如图30（a）中所示，抗蚀剂图案52形成在保护绝缘膜165上、晶体管200的栅电极218（218a）上以及形成在晶体管201的阻挡金属膜216上。抗蚀剂图案52在其中形成晶体管201的阻挡金属膜216中具有开口。随后，使用抗蚀剂图案52作为掩模，执行对阻挡金属膜216的回蚀。因此，其中形成晶体管201的阻挡金属膜216的上表面变得低于保护绝缘膜165的上表面。
随后，如图30（b）中所示，移除抗蚀剂图案52。随后，晶体管201的栅电极218（218b）嵌入其中形成晶体管201的阻挡金属膜216中。可以使用不同材料形成晶体管200的栅电极218a以及晶体管201的栅电极218b。该工艺类似于形成晶体管200的栅电极218（218a）的工艺。
随后，如图31（a）中所示，在扩散防止膜160和栅电极218（218a）上形成构成晶体管200的栅极绝缘膜219以及半导体层220。随后，构成晶体管200的硬掩模膜230形成在半导体层220上。随后，使用硬掩模膜230作为掩模，执行半导体层220和栅极绝缘膜219的蚀刻。因此，形成了晶体管200的栅极绝缘膜219以及半导体层220。
随后，如图31（b）中所示，在扩散防止膜上以及晶体管201的栅电极218（218b）上形成构成晶体管201的栅极绝缘膜219以及半导体层220。随后，构成晶体管201的硬掩模膜230形成在半导体层220上。随后，使用硬掩模膜230作为掩模，执行对半导体层220和栅极绝缘膜219的蚀刻。因此，形成了晶体管201的栅极绝缘膜219以及半导体层220。
随后的工艺类似于第六实施例的工艺。
根据本实施例，也能够获得与第六实施例的效果类似的效果。此外，可以在相同层中形成具有不同性质的晶体管200和晶体管201。
而且，晶体管200和201中的每一个可以具有与第一至第三实施例和第五实施例中任何一个类似的构造。
第九实施例
图32（a）和32（b）至34（a）和34（b）是示出用于制造根据第九实施例的半导体器件的方法的横截面图。根据本实施例制造的半导体器件具有与第八实施例中所示的半导体器件的构造类似的构造。
首先，如图32（a）中所示，形成扩散防止膜140、第一布线层150、通路152、第三布线154、第一布线210、扩散防止膜160以及两个开口162。此外，阻挡金属膜216分别嵌入两个开口162中。用于形成这些结构的方法类似于第八实施例的方法。
随后，如图32（b）中所示，同时执行两个阻挡金属膜216的回蚀工艺。因此，两个阻挡金属膜216的上表面中的任何一个都低于保护绝缘膜165的上表面。
随后，如图33（a）中所示，栅电极218（218a）形成在两个阻挡金属膜216上以及保护绝缘膜165上。随后，使用CMP方法移除位于保护绝缘膜165上的栅电极218（218a）。因此，栅电极218（218a）分别嵌入两个开口162中。
随后，如图33（b）中所示，形成晶体管200的栅电极218（218a）被抗蚀剂图案54覆盖。但是，抗蚀剂54并未形成在将成为晶体管201的阻挡金属膜216上。随后，使用抗蚀剂图案54作为掩模，通过蚀刻移除形成在将成为晶体管201的阻挡金属膜216上的栅电极218（218a）。
随后，如图34（a）中所示，在将成为晶体管201的阻挡金属膜216上、保护绝缘膜165上以及晶体管200的栅电极218（218a）上形成栅电极218（218b）。随后，如图34（b）中所示，通过CMP方法移除位于保护绝缘膜165上以及晶体管200的栅电极218（218a）上的栅电极218（218b）。
因此，阻挡金属膜216以及栅电极218（218b）嵌入将成为晶体管200的开口162中，并且阻挡金属膜216和栅电极218（218b）嵌入将成为晶体管201的开口162中。随后的工艺类似于第八实施例的工艺。
根据本实施例，也能够获得与第八实施例的效果类似的效果。而且，与第八实施例相比，可以减少形成抗蚀剂图案的次数。因此可以减少用于制造半导体器件的工艺步骤。
第十实施例
图35是示出根据第十实施例的半导体器件的构造的横截面图。图36是图35中所示半导体器件的平面图。在半导体器件中，构成晶体管200的各个层的堆叠结构与第三实施例中的结构相同。但是，栅电极218在平面图中呈梳齿形（comb-shaped）。则将成为源极布线的第二布线186（186b）以及将成为漏极布线的第二布线186（186a）在半导体层220的由栅电极218夹持的部分上交替延伸。此外，为各个第二布线186形成两个或更多个第一通路184。两个第二布线186中的每一个在平面图中都为梳齿形。即，根据本实施例的晶体管200在平面图中为梳齿形。
根据本实施例，也能够获得与第三实施例的效果类似的效果。此外，因为晶体管200在平面图中为梳齿形，因此可以确保更宽的实际沟道宽度。因此，可以增加晶体管200的开态电流。
此外，在本实施例中，构成晶体管200的各个层的堆叠结构可以是第一至第二实施例以及第四至第六实施例中所示结构中的任何一种。
第十一实施例
图37是示出根据第十一实施例的半导体器件的构造的横截面图。除了半导体器件具有电容元件202以取代晶体管200，本实施例的半导体器件具有与根据第五实施例的半导体器件的构造类似的构造。
电容元件202是MIS型电容元件，并且构造为使得分别耦合晶体管200的源极、沟道区以及漏极的第一通路184耦合至同一第二布线186。因此，可以通过与在晶体管200的情况下的相同方法形成电容元件202。
根据本实施例，MIS型电容元件202可以形成在多层布线层中。此外，第五实施例中所示的晶体管200和根据本实施例的电容元件202可以通过相同工艺形成在同一层中。
根据本实施例，构成电容元件202的各个层的堆叠结构可以是第一至第四实施例以及第六实施例中所示结构中的任何一种。
第十二实施例
图38是示出根据第十二实施例的半导体器件的构造的横截面图。除了半导体器件具有二极管204以取代晶体管200，半导体器件具有与根据第五实施例的半导体器件类似的构造。
二极管204具有如下构造，其中第五实施例的晶体管200的栅极218通过通路183与耦合至半导体层220的源极的布线182短接。通路183通过与在通路181的情况下相同的工艺形成。即，通路181、183以及布线182具有双镶嵌结构。
根据本实施例，二极管204可以形成在多层布线层中。此外，能够通过相同工艺在同一层中形成第五实施例中所示的晶体管200以及第十一实施例中所示的电容元件202以及根据本实施例的二极管204中的至少一个。
而且，在本实施例中，构成二极管204的各个层的堆叠结构可以是第一至第四以及第六实施例中的任何一个所示的结构。
第十三实施例
图39是示出根据第十三实施例的半导体器件的构造的横截面图。半导体器件包括半导体衬底10和多层布线层100。
在半导体衬底10上形成元件隔离膜20以及晶体管12和14（第一晶体管）。而且，在元件隔离膜20上形成无源元件（例如电阻元件）16。通过与晶体管12的栅电极的工艺相同的工艺形成无源元件16。
在多层布线层100中，形成第一至第六实施例中所示的晶体管200、第十一实施例中所示的无源元件202以及第十二实施例中所示的二极管204中的至少一个。在图39所示的实例中，形成第一实施例（图1）中所示的晶体管200。平面图中的晶体管200在尺寸上大于晶体管12和14。虽未示出，但半导体器件具有与晶体管200处于同一层中的二极管204。
在图39所示的实例中，第一布线层150位于局部布线层102的最上层中，该局部布线层102是形成电路的布线层。此外，第二布线层170位于全局布线层104的最下层中，该全局布线层104是用于布置电源布线和接地布线的布线层。而且，在第二布线层170上，穿过层间绝缘膜190形成布线194。布线194是Al布线并通过通路192耦合至第二布线层170的布线（例如第四布线188）。布线194具有形成在其上表面和下表面上的阻挡金属膜。阻挡金属膜是包含Ti作为主要成分的金属膜、该金属的氮化物膜或该金属膜和该氮化物膜的堆叠结构。此外，在与布线194相同的层中形成电极焊盘（用于下述信号的电源焊盘400、接地焊盘402以及I/O焊盘410）。
此外，构成局部布线层102的各个布线层比构成全局布线层104的各个布线层薄。局部布线层102的各个布线也比全局布线层104的各个布线薄。
晶体管12的漏极（或源极）通过形成在局部布线层102中的布线和通路耦合至第三布线154。晶体管14的漏极通过形成在局部布线层102中的布线和通路耦合至栅电极218。晶体管12和14构成下述内部电路300和302。此外，晶体管14在平面图中与晶体管200的半导体层220重叠。
图40是图39中所示的半导体器件的电路图。在本实施例中，半导体器件具有电源焊盘400、接地焊盘402以及I/O焊盘410。电源焊盘400是用于将电源电压（Vdd）提供给半导体器件的焊盘，并且接地焊盘402是用于将地电势提供给半导体器件的焊盘。I/O焊盘410是用于将信号输出到半导体器件并且从半导体器件输入信号的焊盘。
内部电路300和302形成在半导体器件中。内部电路300和内部电路302中的任何一个通过晶体管200耦合至电源焊盘400。即，晶体管200构成电源电路的一部分。根据本实施例，将不同的电源电压提供给内部电路300和302。因此，内部电路300和302通过不同的晶体管200耦合至不同的电源焊盘400。
而且，内部电路300和302耦合到I/O焊盘410，并通过I/O焊盘410将信号输出到外部装置并且从外部装置输入信号。内部电路300或302中的任何一个耦合至接地焊盘402。二极管204设置在I/O焊盘410和接地焊盘402之间，以致从I/O焊盘410朝向接地焊盘402的方向为正向。即，二极管204是用于保护内部电路300免受ESD等的保护元件，并且都并联耦合至内部电路300。
图41是示出图39和40中所示的半导体器件的总体构造的平面图。如图41中所示，半导体器件是矩形的。此外，沿其侧面布置两个或更多个电源焊盘。电源焊盘是电源焊盘400、接地焊盘402以及I/O焊盘410中的任何焊盘。
此外，在平面图中，其中形成了内部电路300、晶体管200以及电容元件202的区域内部包括由电源焊盘400、接地焊盘402以及I/O焊盘410围绕的区域。即，电源焊盘400、接地焊盘402以及I/O焊盘410与内部电路300、晶体管200和电容元件202重叠。
图42示出图39中所示的实例的一个修改例。在图42中，第一布线层150和第二布线层170两者都形成在全局布线层104中。此外，第四布线188和第二布线186包括Al布线。电源焊盘400、接地焊盘402以及I/O焊盘410形成在与第二布线186和188相同的层中。
根据本实施例，晶体管构成内部电路300和302的电源电路。此外，二极管204用作内部电路300和302的保护元件。因此，内部电路300和302可以在平面图中与电源电路和保护元件重叠。因此，可进一步减小半导体器件的尺寸。
虽然已经参考附图说明了本发明的实施例，但上述说明在所有方面都是说明性而非限制性的。因此可以理解的是，在不脱离本发明范围的情况下可以得出多种修改和变型。

Claims (36)

1.一种半导体器件，包括：
第一布线层，所述第一布线层具有第一布线；
第二布线层，所述第二布线层形成在所述第一布线层上并且具有第二布线；
栅电极，所述栅电极在厚度方向上位于所述第一布线和所述第二布线之间，包含与所述第一布线的材料不同的材料，并且耦合至所述第一布线；
栅极绝缘膜，所述栅极绝缘膜位于所述栅电极上；
半导体层，所述半导体层位于所述栅极绝缘膜上；以及
第一通路，所述第一通路嵌入在所述第二布线层中并且将所述半导体层和所述第二布线耦合。
2.根据权利要求1所述的半导体器件，包括两个第二布线，
其中所述两个第二布线通过彼此不同的所述第一通路耦合至所述半导体层，以及
其中在平面图中，两个第一通路设置在通过所述栅电极的中心而彼此相对的侧上。
3.根据权利要求2所述的半导体器件，
其中所述半导体层在平面图中大于所述栅电极，以及
其中所述两个第一通路的中心与所述栅电极不重叠。
4.根据权利要求1至3中的任何一项所述的半导体器件，包括：
第三布线，所述第三布线形成在所述第一布线层中；
第四布线，所述第四布线形成在所述第二布线层中；以及
第二通路，所述第二通路嵌入在所述第二布线层中并且将所述第三布线和所述第四布线耦合。
5.根据权利要求4所述的半导体器件，
其中所述第三布线具有与所述第一布线的构造类似的构造，
其中所述第四布线具有与所述第二布线的构造类似的构造，以及
其中所述第二通路具有与所述第一通路的构造类似的构造。
6.根据权利要求1至5中的任何一项所述的半导体器件，包括：
扩散防止膜，所述扩散防止膜形成在所述第一布线层上；
开口，所述开口形成在所述扩散防止膜中并且位于所述第一布线上；以及
阻挡金属膜，所述阻挡金属膜位于所述开口内部并且将所述栅电极和所述第一布线耦合。
7.根据权利要求1至5中的任何一项所述的半导体器件，包括：
扩散防止膜，所述扩散防止膜形成在所述第一布线层和所述第二布线层之间；以及
开口，所述开口形成在所述扩散防止膜中并且位于所述第一布线上，
其中所述栅电极至少形成在所述开口内部。
8.根据权利要求7所述的半导体器件，其中所述栅电极形成在所述开口内部以及所述开口周围的所述扩散防止膜上。
9.根据权利要求7所述的半导体器件，其中所述栅电极仅位于所述开口内部。
10.根据权利要求9所述的半导体器件，其中所述栅电极的上表面与所述扩散防止膜的上表面形成相同的平面。
11.根据权利要求7至10中的任何一项所述的半导体器件，包括阻挡金属膜，所述阻挡金属膜位于所述开口内部并且将所述栅电极和所述第一布线耦合。
12.根据权利要求6至11中的任何一项所述的半导体器件，包括保护绝缘膜，所述保护绝缘膜位于所述扩散防止膜上，
其中所述开口形成在所述保护绝缘膜和所述扩散防止膜中。
13.根据权利要求12所述的半导体器件，其中所述保护绝缘膜使用介电常数低于氧化硅的介电常数的材料来形成或由这种材料的多孔膜来形成。
14.根据权利要求1至13中的任何一项所述的半导体器件，
其中所述第一布线层和所述第二布线层形成在衬底上，以及
其中所述半导体器件包括形成在所述衬底上的第一晶体管。
15.根据权利要求14所述的半导体器件，其中所述第一晶体管在平面图中与所述半导体层重叠。
16.根据权利要求2所述的半导体器件，其中所述栅电极、所述栅极绝缘膜以及所述半导体层形成第二晶体管。
17.根据权利要求16所述的半导体器件，包括至少两个第二晶体管，
其中所述至少两个晶体管具有用于所述栅电极、所述栅极绝缘膜以及所述半导体层的材料的不同组合。
18.根据权利要求17所述的半导体器件，其中所述至少两个第二晶体管具有相同的沟道导电类型并且具有彼此不同的阈值电压。
19.根据权利要求16至18中的任何一项所述的半导体器件，包括：
内部电路；以及
电源焊盘，所述电源焊盘形成在所述多层布线层的最上层布线层中并且将电源电压提供给所述内部电路，
其中所述内部电路通过所述第二晶体管耦合至所述电源焊盘。
20.根据权利要求1至15中的任何一项所述的半导体器件，
其中所述半导体层具有源极和漏极，
其中所述源极与所述栅电极短接，以及
其中所述源极、所述漏极、所述栅极绝缘膜以及所述栅电极形成二极管。
21.根据权利要求20所述的半导体器件，包括：
内部电路；
I/O焊盘，所述I/O焊盘形成在所述多层布线层的最上层中并且将信号提供给所述内部电路；以及
接地焊盘，所述接地焊盘形成在所述最上层布线层中并且将地电势提供给所述内部电路，
其中所述二极管设置在所述I/O焊盘和所述接地焊盘之间，使得从所述I/O焊盘朝向所述接地焊盘的方向是正向。
22.根据权利要求1至15中的任何一项所述的半导体器件，其中所述栅电极、所述栅极绝缘膜以及所述半导体层形成电容元件。
23.根据权利要求1至22中的任何一项所述的半导体器件，
其中所述第一布线是Cu布线，以及
其中所述栅电极包括Ti、Ta、W、TiN、TaN、WN膜、包含Co或W的化合物、通过将C和O中的至少一种引入上述之一而制成的膜、或通过堆叠这些膜中的两种或更多种而制成的堆叠膜。
24.根据权利要求1至23中的任何一项所述的半导体器件，其中所述栅极绝缘膜包括氧化硅膜、氮化硅膜或具有Hf、Zr、Al、Ti和Ta中的至少一种的氧化物膜。
25.根据权利要求1至24中的任何一项所述的半导体器件，其中所述半导体层是氧化物半导体层。
26.根据权利要求25所述的半导体器件，其中所述氧化物半导体层是InGaZnO层、InZnO层、ZnO层、ZnAlO层、ZnCuO层、NiO层、NiO2层、SnO层或CuO层。
27.根据权利要求1至26中的任何一项所述的半导体器件，包括硬掩模膜，所述硬掩模膜形成在所述半导体层上并且具有与所述半导体层的平面形状相同的平面形状。
28.根据权利要求27所述的半导体器件，其中所述硬掩模膜由与所述扩散防止膜的材料相同的材料构成并且具有厚度与所述扩散防止膜的厚度相同的层。
29.一种用于制造半导体器件的方法，包括如下步骤：
在半导体衬底上形成具有第一布线的第一布线层；
在所述第一布线层上形成第一栅电极，位于所述第一栅电极上的第一栅极绝缘膜以及位于所述第一栅极绝缘膜上的第一半导体层；以及
在所述第一布线层上和在所述第一半导体层上形成具有第二布线的第二布线层，
其中所述第一栅电极耦合至所述第一布线并且所述第二布线耦合至所述第一半导体层。
30.根据权利要求29所述的用于制造半导体器件的方法，在形成所述第一布线层的步骤和形成所述第一栅电极、所述第一栅极绝缘膜以及所述第一半导体层的步骤之间包括如下步骤：
在所述第一布线层上形成扩散防止膜；以及
在所述扩散防止膜中形成位于所述第一布线上的第一开口，
其中在形成所述第一栅电极的步骤中，通过使所述第一栅电极和所述第一开口在平面图中重叠来使所述第一栅电极与所述第一布线耦合。
31.根据权利要求30所述的用于制造半导体器件的方法，在形成所述第一开口的步骤和形成所述第一栅电极的步骤之间包括如下步骤：
在所述第一开口中形成阻挡金属膜。
32.根据权利要求31所述的用于制造半导体器件的方法，其中将所述阻挡金属膜嵌入在所述第一开口中的步骤包括如下步骤：
在所述第一开口中以及在所述扩散防止膜上形成阻挡金属膜；以及
通过CMP方法移除位于所述扩散防止膜上的所述阻挡金属膜。
33.根据权利要求32所述的用于制造半导体器件的方法，包括以下步骤：
在将所述阻挡金属膜嵌入在所述第一开口中的步骤之后，通过对所述第一开口中的所述阻挡金属膜执行回蚀来允许所述阻挡金属膜的上表面低于所述第一开口的上端；以及
将所述第一栅电极嵌入在所述第一开口中。
34.根据权利要求33所述的用于制造半导体器件的方法，
其中在形成所述第一布线层的步骤中形成多个第一布线，
其中在形成所述第一开口的步骤中，在所述布线上形成所述第一开口并且在所述扩散防止膜中形成位于所述第二布线上的第二开口，
其中在将所述阻挡金属膜嵌入在所述第一开口中的步骤中，也将所述阻挡金属膜嵌入在所述第二开口中，
所述方法在将所述第一栅电极嵌入在所述第一开口中的步骤之后还包括以下步骤：
通过对所述第二开口中的所述阻挡金属膜执行回蚀来允许所述第二开口中的所述阻挡金属膜的上表面低于所述第二开口的上端；
将第二栅电极嵌入在所述第二开口中；以及
在所述第二栅电极上形成第二栅极绝缘膜和第二半导体层。
35.根据权利要求33所述的用于制造半导体器件的方法，
其中在形成所述第一布线层的步骤中形成多个第一布线，
其中在形成所述第一开口的步骤中，在所述布线上形成所述第一开口并且在所述扩散防止膜中形成位于所述第二布线上的第二开口，
其中在将所述阻挡金属膜嵌入在所述第一开口中的步骤中，也将所述阻挡金属膜嵌入在所述第二开口中，
其中在允许所述阻挡金属膜的上表面低于所述第一开口的上端的步骤中，也通过对所述第二开口中的所述阻挡金属膜执行回蚀来使所述第二开口中的所述阻挡金属膜的上表面也低于所述第二开口的上端，以及
其中在将所述第一栅电极嵌入在所述第一开口中的步骤中，在所述第二开口中嵌入与所述第一栅电极的材料相同的材料，
所述方法在将所述第一栅电极嵌入在所述第一开口中的步骤之后还包括如下步骤：
移除所述第二开口中与所述第一栅电极的材料相同的材料；
在所述第二开口中嵌入第二栅电极；以及
在所述第二栅电极上形成第二栅极绝缘膜和第二半导体层。
36.根据权利要求30至35中的任何一项所述的用于制造半导体器件的方法，在形成所述扩散防止膜的步骤和形成所述开口的步骤之间还包括以下步骤：
在所述扩散防止膜上形成保护绝缘膜，
其中在形成所述开口的步骤中，将所述开口形成在所述扩散防止膜和所述保护绝缘膜中。
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