CN113497001A - 半导体结构 - Google Patents
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Abstract
本发明涉及一种半导体结构，包括：绝缘区域，位于衬底中；第一导体，位于绝缘区域上方，用于收集电荷；第二导体，至少部分位于绝缘区域上方，用于感应第一导体的电荷；电介质层，位于第一导体与第二导体之间，使得第一导体与第二导体电绝缘。本申请的半导体结构在进行天线效应测量时，第一导体先将电荷收集起来，并通过第二导体与第一导电体之间形成电容的方式将电荷感应到第二导体上，这样就不会出现当第一导体中某一层金属层面积较大，该层金属层测量时测试结构被击穿导致后面金属层上的电荷测量不到的情况，提高了测量的精确度。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构。
背景技术
在深亚微米集成电路加工工艺中，通常需大量使用高密度等离子体增强化学气相沉积(HDPECVD，High Density Plasma Enhanced Deposition)以及等离子体刻蚀(plasmaetching)技术。但是在高密度等离子体增强化学气相沉积或等离子体刻蚀过程中，会产生游离电荷，当刻蚀导体(金属或多晶硅)的时候，裸露的导体表面就会收集游离电荷。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成栅极漏电流(gate leakage)，当积累的电荷超过一定数量时，就会损伤栅氧化层，使电路失效，从而使器件甚至整个芯片的可靠性和寿命严重的降低。通常将这种情况称为等离子诱导损伤(PID，P1asma Induced Damage)，又称为天线效应(PAE，Process Antenna Effect)。
目前工艺会对天线效应进行监测，然而现有的监测结构很难准确的评估做完每一层金属层后的栅氧化层受到天线效用影响的程度。
发明内容
基于此，有必要针对上述技术问题，提供一种半导体结构，其可以有效的监测天线效应对栅氧化层的影响。
本发明提供了一种半导体结构，包括：
绝缘区域，位于衬底中；
第一导体，位于所述绝缘区域上方，用于收集电荷；
第二导体，至少部分位于所述绝缘区域上方，用于感应所述第一导体的电荷；
电介质层，位于所述第一导体与所述第二导体之间，使得第一导体与第二导体电绝缘。
在其中一个实施例中，所述绝缘区域包括浅槽隔离区域。
在其中一个实施例中，所述第一导体包括接触孔。
在其中一个实施例中，所述接触孔在所述绝缘区域上的投影图型包括U型、V型、C型。
在其中一个实施例中，所述第二导体至少部分位于所述接触孔开口内部。
在其中一个实施例中，所述第一导体还包括至少一金属层，所述金属层与所述接触孔电连接。
在其中一个实施例中，述第二导体包括多晶硅。
在其中一个实施例中，还包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的栅极均与所述第二导体电连接。
在其中一个实施例中，所述第一晶体管为NMOS，所述第二晶体管为PMOS。
在其中一个实施例中，所述电介质层的材料包括二氧化硅和氮化硅中的一种或多种。
本申请具有以下有益效果：
本申请的半导体结构在进行天线效应测量时，第一导体先将电荷收集起来，并通过第二导体与第一导电体之间形成电容的方式将电荷感应到第二导体上，这样就不会出现当第一导体中某一层金属层面积较大，该层金属层测量时测试结构被击穿导致后面金属层上的电荷测量不到的情况，提高了测量的精确度。
附图说明
图1为一个实施例展示的半导体结构的截面结构示意图；
图2为另一个实施例展示的半导体结构的立体结构图；
图3为图2中所示实施例展示的半导体结构的俯视结构示意图。
附图标记：10、绝缘区域；11、第一导体；111、接触孔；112、金属层；12、第二导体；13、第一晶体管；14、第二晶体管。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
如图1所示，本发明提供了一种半导体结构，包括：绝缘区域10，绝缘区域10位于衬底中；第一导体11，第一导体11位于绝缘区域10上方，用于收集电荷；第二导体12，第二导体12至少部分位于绝缘区域10上方，用于感应第一导体11的电荷；电介质层(图中未示出)，电介质层位于第一导体11与第二导体12之间，使得第一导体11与第二导体12电绝缘。
上述半导体结构在进行天线效应测量时，第一导体11先将电荷收集起来，并通过第二导体12与第一导电体11之间形成电容的方式将电荷感应到第二导体12上，这样就不会出现当第一导体11中某一层金属层面积较大，该层金属层测量时测试结构被击穿导致后面金属层上的电荷测量不到的情况，从而提高了测量的精确度。
在一个可选的实施例中，衬底可以为半导体衬底，如单晶硅衬底，单晶锗衬底等。
在一个可选的实施例中，电介质层的材料包括二氧化硅和氮化硅中的一种或多种。
在一个可选的实施例中个，绝缘区域10包括浅沟槽隔离结构，浅沟槽隔离结构可以通过在衬底内形成浅沟槽并于浅沟槽内填充绝缘层而形成，填充的绝缘层的材料可以为氧化物或氮化物，譬如二氧化硅或氮化硅。具体的，形成浅沟槽隔离结构的过程可以包括：首先，于衬底上表面形成光刻胶层，并对光刻胶层光刻以图形化光刻胶层，图形化光刻胶层内形成有开口图形，开口图形暴露衬底并定义出浅沟槽的位置及形状；其次，基于图形化光刻胶层刻蚀暴露出的衬底部分，以形成浅沟槽，具体的，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀衬底；然后，于浅沟槽内沉积绝缘层，绝缘层可以填满浅沟槽并覆盖衬底的上表面；最后去除覆盖衬底上表面的绝缘层以得到浅沟槽隔离结构。
在上述半导体结构中，用于收集电荷的第一导体11位于绝缘区域10上方，第一导体11不占用半导体结构中的有源区的位置，从而可以节约半导体器件中的有效面积，使得半导体结构的尺寸可以做到更小。
在一个可选的实施例中，第一导体11可以包括接触孔111，接触孔111可以包括一个与第二导体12形成电容的板状面，接触孔111与第二导体12之间具有间隙，电介质层位于接触孔111与第二导体12之间的间隙内。
在另一个可选的实施例中，第一导体11包括接触孔111，接触孔111可以包括至少两个与第二导体12形成电容的板状面；第二导体12至少部分位于接触孔111开口内部，即第二导体12至少部分插入接触孔111内，第二导体12与接触孔1111之间具有间隙，电介质层位于接触孔111与第二导体12之间的间隙内；接触孔111可以为在朝向第二导体12的一侧具有开口的任意形状，具体的，接触孔111在绝缘区域10上的投影图形可以包括U型、V型或C型，即接触孔111可以为U型结构、V型结构或C型结构等等；通过将接触孔111设置为只有朝向第二导体12的一侧具有开口的结构，可以使得接触孔111的面积达到最大，而接触孔111的面积越大，所形成的电容也越大，电荷感应的效果越明显，有利于第二导体12收集电荷。如图3所示，接触孔111在绝缘区10上的投影图形可以为U型，而第二导体12插入接触孔111内部，接触孔111位于第二导体12两侧的侧壁与第二导体12平行并形成电容。
在一个可选的实施例中，第一导体11还包括至少一层金属层112，在其中一个实施例中，如图1所示，第一导体11包括5层金属层112，当然，在实际示例中金属层112的数量并不以此为限；多层金属层112依次上下间隔叠置，相邻金属层112之间由导电插塞电连接，因此金属层112与金属层112之间依次电连接，靠近接触孔111的金属层112与接触孔111电连接，因此各个金属层112上的电荷均可经由接触孔111被第二导体12所感应。
在一个可选的实施例中，金属层112的材料可以包括铜、铝、镍或金中的至少一种；导电插塞的材料可以包括铜、铝、镍或金中的至少一种。
在一个可选的实施例中，接触孔111其实为填充于金属层12与绝缘区域10之间的互连接触孔内的导电接触结构，接触孔111可以为任一种导电接触结构，具体的，本实施例中，接触孔111可以为金属接触结构，接触孔111的材料可以与金属层112的材料相同，也可以与导电插塞的材料相同。
在其中一个实施例中，当第一导体11包括多层金属层112时，各层金属层112的面积可以不相同，例如，可以为某一层金属层112的面积大于其他金属层112的面积，图1中以位于底层的金属层112的面积大于其他金属层112的面积作为示例，此时，面积最大的位于底层的金属层112与接触孔111直接电连接。当然，在其他示例中，也可以为其他任意一层的金属层112的面积大于其他金属层112的面积。
在一个可选的实施例中，第二导体12可以为多晶硅或金属，本实施例中第二导体12为多晶硅。具体的，本实施例中的第二导体12可以为掺杂多晶硅。
如图2和图3所示，在一个可选的实施例中，半导体结构还包括第一晶体管13和第二晶体管14，第一晶体管13和第二晶体管14可以均位于接触孔11开口朝向的一侧，且第一晶体管13与第二晶体管14之间具有间距。第一晶体管13的栅极及第二晶体管14的栅极均与第二导体12电连接，具体的，第一晶体管13的栅极及第二晶体管14的栅极可以为与第二导体12一体成型结构，即第一晶体管13的栅极及第二晶体管14的栅极与第二导体12可以为同一工艺形成的同一多晶硅层，此时，第一晶体管13的源极及漏极分别位于第二导体12延伸方向相对的两侧，第二晶体管14的源极及漏极同样分别位于第二导体12延伸方向相对的两侧。因此第二导体12感应到第一导体11上的电荷后会传达到第一晶体管13和第二晶体管14的栅极上，通过第一晶体管13与第二晶体管14能够对第一导体11上的电荷进行测试。
在一个可选的实施例中，第一晶体管13为NMOS管，第二晶体管14为PMOS管，当然，也可以为第一晶体管13为PMOS管，第二晶体管14为NMOS管。由于第二导体12感应收集到的电离子有正离子也有负离子，而NMOS管可以测量正离子，PMOS管可以测量负离子，通过同时设置PMOS管及NMOS管，可以实现对第二导体12感应收到的正离子及负离子进行检测，从而提高半导体结构进行天线效应测量的精确性。例如，可以将第一晶体管13的阈值电压设计为0.5V，可以将第二晶体管14的阈值电压设计为0.7V，可以在第一晶体管13的漏极接1V的固定电压，可以在第二晶体管14的漏极接0V的固定电压，同时分别监测流过第一晶体管13和第二晶体管14的电流，根据流过第一晶体管13的电流大小可以推断出第二导体12感应的正离子大小是否已经超出阈值电压0.5V，或根据流过第二晶体管14的电流大小可以推断出第二导体12感应的负离子大小是否已经超出阈值电压0.7V，且当感应的正离子大小超过阈值电压0.5V时或感应的负离子大小超过阈值电压0.7V时，可以精确计算出感应正离子或负离子的值，进而评估出接触孔111上天线效应的大小。
通过上述实施例中的半导体结构，在进行天线效应测量时，先将电荷收集起来，电荷具体收集到接触孔111上但并不与第一晶体管13和第二晶体管14的栅极直接导通，而是通过第二导体12与接触孔111之间形成电容的方式将电荷感应到第二导体12上，在通过第二导体12将感应到的电荷传到第一晶体管13与第二晶体管14，这样就不会出现当第一导体11中的某一层金属层112面积较大，该层金属层测量时测试结构就被击穿导致后面金属层112上的电荷测量不到的情况，从而提高了测量的精确度；此外，由于同时具有PMOS管和NMOS管，因此无论是正离子还是负离子都能检测到，减小了检测的误差，提高了测量的精确度。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构，其特征在于，包括：
绝缘区域，位于衬底中；
第一导体，位于所述绝缘区域上方，用于收集电荷；
第二导体，至少部分位于所述绝缘区域上方，用于感应所述第一导体的电荷；
电介质层，位于所述第一导体与所述第二导体之间，使得第一导体与第二导体电绝缘。
2.根据权利要求1所述的半导体结构，其特征在于，所述绝缘区域包括浅槽隔离区域。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一导体包括接触孔。
4.根据权利要求3所述的半导体结构，其特征在于，所述接触孔在所述绝缘区域上的投影图型包括U型、V型、C型。
5.根据权利要求4所述的半导体结构，其特征在于，所述第二导体至少部分位于所述接触孔开口内部。
6.根据权利要求3所述的半导体结构，其特征在于，所述第一导体还包括至少一金属层，所述金属层与所述接触孔电连接。
7.根据权利要求1所述的半导体结构，其特征在于，所述第二导体包括多晶硅。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的栅极均与所述第二导体电连接。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一晶体管为NMOS，所述第二晶体管为PMOS。
10.根据权利要求1所述的半导体结构，其特征在于，所述电介质层的材料包括二氧化硅和氮化硅中的一种或多种。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315145A (en) * | 1993-07-16 | 1994-05-24 | Board Of Trustees Of The Leland Stanford Junior University | Charge monitoring device for use in semiconductor wafer fabrication for unipolar operation and charge monitoring |
| EP0678909A1 (en) * | 1994-04-20 | 1995-10-25 | STMicroelectronics S.r.l. | Monitoring of rf-plasma induced potential on a gate dielectric inside a plasma etcher |
| US5594328A (en) * | 1995-02-14 | 1997-01-14 | Lukaszek; Wieslaw A. | Passive probe employing cluster of charge monitors for determining simultaneous charging characteristics of wafer environment inside IC process equipment |
| US5869877A (en) * | 1997-04-23 | 1999-02-09 | Lam Research Corporation | Methods and apparatus for detecting pattern dependent charging on a workpiece in a plasma processing system |
| US6051443A (en) * | 1996-12-16 | 2000-04-18 | Stmicroelectronics S.R.L | Method for assessing the effects of plasma treatments on wafers of semiconductor material |
| US20070257302A1 (en) * | 2006-05-03 | 2007-11-08 | Kang Chang-Seok | Semiconductor device having a gate contact structure capable of reducing interfacial resistance and method of forming the same |
| CN101211849A (zh) * | 2006-12-28 | 2008-07-02 | 东部高科股份有限公司 | 半导体器件电容制备方法 |
| US7646643B1 (en) * | 2008-01-07 | 2010-01-12 | Lattice Semiconductor Corporation | Process charging monitor for nonvolatile memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781445A (en) | 1996-08-22 | 1998-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plasma damage monitor |
| US6372525B1 (en) * | 1999-12-20 | 2002-04-16 | Taiwan Semiconductor Manufacturing Company | Wafer-level antenna effect detection pattern for VLSI |
| US7492016B2 (en) * | 2006-03-31 | 2009-02-17 | International Business Machines Corporation | Protection against charging damage in hybrid orientation transistors |
| CN103094253B (zh) * | 2011-11-07 | 2015-08-19 | 无锡华润上华科技有限公司 | 一种栅极氧化层测试结构 |
| CN204155929U (zh) | 2014-10-29 | 2015-02-11 | 中芯国际集成电路制造(北京)有限公司 | 等离子体引入损伤的测试结构 |
-
2020
- 2020-04-03 CN CN202010260440.6A patent/CN113497001B/zh active Active
-
2021
- 2021-03-19 WO PCT/CN2021/081701 patent/WO2021197090A1/zh active Application Filing
- 2021-07-13 US US17/373,948 patent/US11984369B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315145A (en) * | 1993-07-16 | 1994-05-24 | Board Of Trustees Of The Leland Stanford Junior University | Charge monitoring device for use in semiconductor wafer fabrication for unipolar operation and charge monitoring |
| EP0678909A1 (en) * | 1994-04-20 | 1995-10-25 | STMicroelectronics S.r.l. | Monitoring of rf-plasma induced potential on a gate dielectric inside a plasma etcher |
| US5594328A (en) * | 1995-02-14 | 1997-01-14 | Lukaszek; Wieslaw A. | Passive probe employing cluster of charge monitors for determining simultaneous charging characteristics of wafer environment inside IC process equipment |
| US6051443A (en) * | 1996-12-16 | 2000-04-18 | Stmicroelectronics S.R.L | Method for assessing the effects of plasma treatments on wafers of semiconductor material |
| US5869877A (en) * | 1997-04-23 | 1999-02-09 | Lam Research Corporation | Methods and apparatus for detecting pattern dependent charging on a workpiece in a plasma processing system |
| US20070257302A1 (en) * | 2006-05-03 | 2007-11-08 | Kang Chang-Seok | Semiconductor device having a gate contact structure capable of reducing interfacial resistance and method of forming the same |
| CN101211849A (zh) * | 2006-12-28 | 2008-07-02 | 东部高科股份有限公司 | 半导体器件电容制备方法 |
| US7646643B1 (en) * | 2008-01-07 | 2010-01-12 | Lattice Semiconductor Corporation | Process charging monitor for nonvolatile memory |
Also Published As
| Publication number | Publication date |
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