CN116417437A - 一种离子体诱导损伤测试结构 - Google Patents

一种离子体诱导损伤测试结构 Download PDF

Info

Publication number
CN116417437A
CN116417437A CN202310210665.4A CN202310210665A CN116417437A CN 116417437 A CN116417437 A CN 116417437A CN 202310210665 A CN202310210665 A CN 202310210665A CN 116417437 A CN116417437 A CN 116417437A
Authority
CN
China
Prior art keywords
tested
bonding pad
mos tube
metal layer
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310210665.4A
Other languages
English (en)
Inventor
王冰琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing Electronics Shaoxing Corp SMEC
Original Assignee
Semiconductor Manufacturing Electronics Shaoxing Corp SMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing Electronics Shaoxing Corp SMEC filed Critical Semiconductor Manufacturing Electronics Shaoxing Corp SMEC
Priority to CN202310210665.4A priority Critical patent/CN116417437A/zh
Publication of CN116417437A publication Critical patent/CN116417437A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明提供一种离子体诱导损伤测试结构，包括待测MOS管、天线、第一焊垫和开关MOS管，天线连接待测MOS管的栅极，第一焊垫通过开关MOS管连接待测MOS管的栅极，使得待测MOS管处于关闭状态时，待测MOS管的栅极和第一焊垫之间不连通，测MOS管处于导通状态时，待测MOS管的栅极和第一焊垫之间连通。本发明通过采用开关MOS管替代了当前所使用的金属跳层，既可以阻绝焊垫工艺过程中产生的等离子体电荷对待测MOS管的损伤，又可以最大程度的减小金属跳层对待测MOS管带来的等离子损伤，而在可靠性测试过程中，开启开关MOS管即可，使得第一焊垫和待测MOS管连通，使得开关MOS管没有对离子体诱导损伤测试结构的可靠性测试产生任何地影响。

Description

一种离子体诱导损伤测试结构
技术领域
本发明涉及半导体制造领域，特别涉及一种离子体诱导损伤测试结构。
背景技术
在深亚微米集成电路加工工艺中，通常需大量使用高密度等离子体增强化学气相沉积(High Density Plasma Enhanced Deposition，HDPECVD)以及等离子体刻蚀(PlasmaEtching)技术。在高密度等离子体增强气相沉积或等离子体刻蚀过程中，会产生游离电荷，当刻蚀导体(金属或多晶硅)的时候，裸露的导体表面就会收集游离电荷。如果积累了电荷的导体直接连接到被测MOS的栅极上，就会在栅极下的栅氧化层形成栅极漏电流(Gate Leakge)，影响半导体器件的开启电压Vt，当积累的电荷超过一定数量时，这种栅极漏电流就会损伤栅氧化层，使得电路失效，从而使得器件甚至整个芯片的可靠性和寿命严重的降低。通常将这种情况称为等离子体诱导损伤(Plasma Induced Damage，PID)，又称为天线效应(Process Antenna Effect，PAE)。
如图1所示，为了比较带天线的MOS管和不带天线的MOS管的电性参数差异，在当前的离子体诱导损伤测试结构中，保护二极管D可以导走第一焊垫Pad1刻蚀工艺过程中的等离子体电荷，确保待测MOS管Q1的栅极只收集天线(Antenna)的等离子体电荷，而金属跳层(Metal jump)1可以进一步隔绝第一焊垫Pad1和待测MOS管Q1，以确保待测MOS管Q1的栅极只收集Antenna收集的等离子体电荷。但是，由于金属跳层1由下至上包括M1～Mn这n层金属层，其中，Mn通过一顶层金属层实现最终连通的。而在顶层金属层形成前，连接到待测MOS管Q1的各金属层所产生的等离子体电荷会持续作用到待测MOS管Q1的栅氧层，造成待测MOS管Q1收集了天线之外其他结构的等离子体电荷。
发明内容
本发明的目的在于，提供一种离子体诱导损伤测试结构，可以最大程度的减少待测MOS管的栅极收集除天线外其他结构的等离子体电荷。
为了解决上述问题，本发明提供一种离子体诱导损伤测试结构，包括待测MOS管、天线、第一焊垫和开关MOS管，所述天线连接所述待测MOS管的栅极，所述第一焊垫通过所述开关MOS管连接所述待测MOS管的栅极，使得所述待测MOS管处于关闭状态时，所述待测MOS管的栅极和所述第一焊垫之间不连通，所述测MOS管处于导通状态时，所述待测MOS管的栅极和所述第一焊垫之间连通。
可选的，所述开关MOS管的有源区包括第一有源区和第二有源区，所述第一焊垫连接所述第一有源区，所述待测MOS管的栅极连接所述第二有源区。
进一步的，所述第一有源区为源区，所述第二有源区为漏区；或者，所述第一有源区为漏区，所述第二有源区为源区。
进一步的，所述离子体诱导损伤测试结构还包括第二焊垫，所述第二焊垫连接所述开关MOS管的栅极。
进一步的，所述离子体诱导损伤测试结构还包括保护二极管和第三焊垫，所述保护二极管的正极连接所述第一焊垫，所述保护二极管的负极和所述待测MOS管的衬底均连接所述第三焊垫。
进一步的，所述保护二极管为PN结型二极管。
进一步的，所述第一焊垫包括由下至上依次连通的第一金属层至第n金属层以及顶层焊垫层，所述第一焊垫的第一金属层还连接所述保护二极管的正极以及所述第一有源区，所述第一焊垫的顶层焊垫层用于连接外部测试治具，以进行电性测试。
进一步的，所述第二焊垫包括由下至上依次连通的第一金属层至第n金属层以及顶层焊垫层，所述第二焊垫的第一金属层还连接所述开关MOS管的栅极，所述第二焊垫的顶层焊垫层用于连接外部测试治具，以进行电性测试。
进一步的，所述天线包括由下至上依次连通的第一金属层至第n金属层，每层金属层同时具有用以收集等离子电荷的子天线，且所述天线的第一金属层连接所述待测MOS管的栅极。
可选的，所述开关MOS管为NMOS管。
与现有技术相比，本发明具有以下有益效果：
本发明提供一种离子体诱导损伤测试结构，包括待测MOS管、天线、第一焊垫和开关MOS管，所述天线连接所述待测MOS管的栅极，所述第一焊垫通过所述开关MOS管连接所述待测MOS管的栅极，使得所述待测MOS管处于关闭状态时，所述待测MOS管的栅极和所述第一焊垫之间不连通，所述测MOS管处于导通状态时，所述待测MOS管的栅极和所述第一焊垫之间连通。本发明通过采用所述开关MOS管替代了当前所使用的金属跳层，既可以阻绝焊垫工艺过程中产生的等离子体电荷对所述待测MOS管的损伤，又可以最大程度的减小金属跳层对所述待测MOS管带来的等离子损伤，而在可靠性测试过程中，开启所述开关MOS管即可，使得所述第一焊垫和所述待测MOS管连通，使得所述开关MOS管没有对离子体诱导损伤测试结构的可靠性测试产生任何地影响。
附图说明
图1为当前的一种离子体诱导损伤测试结构的电路图；
图2为本发明一实施例提供的一种离子体诱导损伤测试结构的电路图；
图3为本发明一实施例提供的一种离子体诱导损伤测试结构的部分结构示意图。
附图标记说明：
1-金属跳层；10-天线；20-第一焊垫；30-第二焊垫；40-第三焊垫；A1-第一有源区；A2-第二有源区；Q1-待测MOS管；Q2-开关MOS管；D-保护二极管。
具体实施方式
以下将对本发明的一种离子体诱导损伤测试结构作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例提供的一种离子体诱导损伤测试结构的电路图。如图2所示，本实施例提供一种离子体诱导损伤测试结构，包括天线10、第一焊垫20、待测MOS管Q1和开关MOS管Q2，所述天线10连接所述待测MOS管Q1的栅极G，所述第一焊垫20通过所述开关MOS管Q2连接所述待测MOS管Q1的栅极G，使得所述待测MOS管Q1处于关闭状态时，所述待测MOS管Q1的栅极G和所述第一焊垫20之间不连通，所述待测MOS管Q1处于导通状态时，所述待测MOS管Q1的栅极G和所述第一焊垫20之间连通。
所述开关MOS管Q2的有源区包括第一有源区A1和第二有源区A2，所述第一焊垫20连接所述第一有源区A1，所述待测MOS管Q1的栅极G连接所述第二有源区A2。
所述离子体诱导损伤测试结构还包括第二焊垫30、第三焊垫40和保护二极管D，所述保护二极管D的正极连接所述第一焊垫20，所述保护二极管D的负极和所述待测MOS管Q1的衬底B均连接所述第三焊垫40。
其中，所述待测MOS管Q1用于评估离子体诱导损伤程度的半导体器件。所述开关MOS管Q2可以为NMOS管，所述第一有源区A1为源区，所述第二有源区A2为漏区；或者，所述第一有源区A1为漏区，所述第二有源区A2为源区。
所述第一焊垫20用于在可靠性测试过程中对所述待测MOS管Q1的栅极G施加电压，以及测量所述待测MOS管Q1的栅极G的电性参数。所述天线10用于收集和监控天线收集的等离子体电荷对所述待测MOS管Q1的影响。
在离子体诱导损伤测试结构的刻蚀形成过程中，因为所述开关MOS管Q2处于关闭状态，所述第一有源区A1和第二有源区A2之间没有连通，所以实现了所述第一焊垫20和所述待测MOS管Q1的栅极G之间隔绝，使得所述第一焊垫20在刻蚀工艺中产生的等离子体电荷可以通过所述保护二极管D导至所述第三焊垫40，所述第三焊垫40处的等离子体电荷通过所述待测MOS管Q1的衬底导出，以确保所述第一焊垫20工艺过程中产生的等离子体电荷不会被所述待测MOS管Q1的栅极G收集，从而确保所述待测MOS管Q1仅可以收集通过天线10收集的等离子体电荷。在本实施例中，采用所述开关MOS管Q2替代了当前所使用的金属跳层，既可以阻绝焊垫工艺过程中产生的等离子体电荷对所述待测MOS管Q1的损伤，又可以最大程度的减小金属跳层对所述待测MOS管Q1带来的等离子损伤，而在可靠性测试过程中，开启所述开关MOS管Q2即可，使得所述第一焊垫20和所述待测MOS管Q1连通，使得所述开关MOS管Q2没有对离子体诱导损伤测试结构的可靠性测试产生任何地影响。
图3为本实施例提供的一种离子体诱导损伤测试结构的部分结构示意图。如图3所示，所述保护二极管D为PN结型二极管，使得所述保护二极管D的P端为正极，N端为负极。
所述第一焊垫20为金属互连结构，所述第一焊垫20包括由下至上依次连通的第一金属层M1至第n金属层Mn以及顶层焊垫层TM，所述第一焊垫20的第一金属层M1连接所述保护二极管D的P端，同时还连接所述第一有源区A1。所述第一焊垫20的顶层焊垫层TM用于连接外部测试治具，以进行电性测试。
所述第二焊垫30为金属互连结构，所述第二焊垫30包括由下至上依次连通的第一金属层M1至第n金属层Mn以及顶层焊垫层TM，所述第二焊垫30的第一金属层M1连接所述开关MOS管Q2的栅极G。所述第二焊垫30的顶层焊垫层TM用于连接外部测试治具，以进行电性测试。
所述天线10为金属互连结构，所述天线10包括由下至上依次连通的第一金属层M1至第n金属层Mn，每层金属层同时具有用以收集等离子电荷的子天线，且所述天线10的第一金属层M1连接所述待测MOS管Q1的栅极G。
在本实施例中，所述开关MOS管Q2和所述待测MOS管Q1可以同时形成，使得本实施例的离子体诱导损伤测试结构没有增加工艺步骤，且所述开关MOS管Q2的有源区和栅极的形状可以根据实际工艺需求进行设计，所述开关MOS管Q2的沟道长度和宽度也可以根据实际需求进行设计，所述开关MOS管Q2和所述待测MOS管Q1之间通过隔离的浅沟槽隔离结构的深度以及尺寸也可以根据实际需求进行设计。
综上所述，本发明提供一种离子体诱导损伤测试结构，包括待测MOS管、天线、第一焊垫和开关MOS管，所述天线连接所述待测MOS管的栅极，所述第一焊垫通过所述开关MOS管连接所述待测MOS管的栅极，使得所述待测MOS管处于关闭状态时，所述待测MOS管的栅极和所述第一焊垫之间不连通，所述测MOS管处于导通状态时，所述待测MOS管的栅极和所述第一焊垫之间连通。本发明通过采用所述开关MOS管替代了当前所使用的金属跳层，既可以阻绝焊垫工艺过程中产生的等离子体电荷对所述待测MOS管的损伤，又可以最大程度的减小金属跳层对所述待测MOS管带来的等离子损伤，而在可靠性测试过程中，开启所述开关MOS管即可，使得所述第一焊垫和所述待测MOS管连通，使得所述开关MOS管没有对离子体诱导损伤测试结构的可靠性测试产生任何地影响。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种离子体诱导损伤测试结构，其特征在于，包括待测MOS管、天线、第一焊垫和开关MOS管，所述天线连接所述待测MOS管的栅极，所述第一焊垫通过所述开关MOS管连接所述待测MOS管的栅极，使得所述待测MOS管处于关闭状态时，所述待测MOS管的栅极和所述第一焊垫之间不连通，所述待测MOS管处于导通状态时，所述待测MOS管的栅极和所述第一焊垫之间连通。
2.如权利要求1所述的一种离子体诱导损伤测试结构，其特征在于，所述开关MOS管的有源区包括第一有源区和第二有源区，所述第一焊垫连接所述第一有源区，所述待测MOS管的栅极连接所述第二有源区。
3.如权利要求2所述的一种离子体诱导损伤测试结构，其特征在于，所述第一有源区为源区，所述第二有源区为漏区；或者，所述第一有源区为漏区，所述第二有源区为源区。
4.如权利要求2所述的一种离子体诱导损伤测试结构，其特征在于，所述离子体诱导损伤测试结构还包括第二焊垫，所述第二焊垫连接所述开关MOS管的栅极。
5.如权利要求2所述的一种离子体诱导损伤测试结构，其特征在于，所述离子体诱导损伤测试结构还包括保护二极管和第三焊垫，所述保护二极管的正极连接所述第一焊垫，所述保护二极管的负极和所述待测MOS管的衬底均连接所述第三焊垫。
6.如权利要求5所述的一种离子体诱导损伤测试结构，其特征在于，所述保护二极管为PN结型二极管。
7.如权利要求5所述的一种离子体诱导损伤测试结构，其特征在于，所述第一焊垫包括由下至上依次连通的第一金属层至第n金属层以及顶层焊垫层，所述第一焊垫的第一金属层还连接所述保护二极管的正极以及所述第一有源区，所述第一焊垫的顶层焊垫层用于连接外部测试治具，以进行电性测试。
8.如权利要求5所述的一种离子体诱导损伤测试结构，其特征在于，所述第二焊垫包括由下至上依次连通的第一金属层至第n金属层以及顶层焊垫层，所述第二焊垫的第一金属层还连接所述开关MOS管的栅极，所述第二焊垫的顶层焊垫层用于连接外部测试治具，以进行电性测试。
9.如权利要求5所述的一种离子体诱导损伤测试结构，其特征在于，所述天线包括由下至上依次连通的第一金属层至第n金属层，每层金属层同时具有用以收集等离子电荷的子天线，且所述天线的第一金属层连接所述待测MOS管的栅极。
10.如权利要求1所述的一种离子体诱导损伤测试结构，其特征在于，所述开关MOS管为NMOS管。
CN202310210665.4A 2023-02-28 2023-02-28 一种离子体诱导损伤测试结构 Pending CN116417437A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310210665.4A CN116417437A (zh) 2023-02-28 2023-02-28 一种离子体诱导损伤测试结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310210665.4A CN116417437A (zh) 2023-02-28 2023-02-28 一种离子体诱导损伤测试结构

Publications (1)

Publication Number Publication Date
CN116417437A true CN116417437A (zh) 2023-07-11

Family

ID=87057396

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310210665.4A Pending CN116417437A (zh) 2023-02-28 2023-02-28 一种离子体诱导损伤测试结构

Country Status (1)

Country Link
CN (1) CN116417437A (zh)

Similar Documents

Publication Publication Date Title
US8796685B2 (en) On-chip plasma charging sensor
CN110335861B (zh) 一种半导体器件及其制作方法
TW200814278A (en) A test structure and method for detecting charge effects during semiconductor processing
CN116417437A (zh) 一种离子体诱导损伤测试结构
CN109920778B (zh) 半导体结构及其测试方法
CN101853843B (zh) 半导体器件栅氧化层完整性的测试结构
CN104752247A (zh) 一种金属桥连缺陷的检测结构以及制备方法
CN103258813A (zh) 部分耗尽soi mosfet的测试结构及其形成方法
US20080203436A1 (en) Semiconductor device and layout method of decoupling capacitor thereof
CN104425605B (zh) 检测结构及其形成方法、检测方法
KR0142118B1 (ko) 반도체 메모리 소자 제조방법
JP3792931B2 (ja) 半導体装置およびそのテスト方法
CN109300878A (zh) 界面缺陷表征结构的形成方法
CN109727956B (zh) 一种测试结构、半导体器件
US20030006412A1 (en) Semiconductor device, semiconductor test structure and method for fabricating a semiconductor device
CN208674068U (zh) 界面缺陷表征结构及界面缺陷检测装置
US8357985B2 (en) Bipolar transistor with guard region
US6960802B1 (en) Performing passive voltage contrast on a silicon on insulator semiconductor device
US11984369B2 (en) Semiconductor structure
CN106340466B (zh) 一种集成电路测试结构及其形成方法
US20080160701A1 (en) Method of Fabricating Trench Gate Type MOSFET Device
US6960784B2 (en) Charging sensor method and apparatus
US20070275312A1 (en) Semiconductor device
US6774394B2 (en) Inline detection device for self-aligned contact defects
CN105990422B (zh) 一种dmos器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination