CN104576738A - 半导体器件和处理方法 - Google Patents

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Abstract

半导体器件和处理方法。根据各种实施例的用于处理半导体器件的方法可包括：提供具有第一焊盘和与第一焊盘电分离的第二焊盘的半导体器件；向第一焊盘和第二焊盘中的至少一个施加至少一个电测试电位；以及在施加所述至少一个电测试电位之后将第一焊盘和第二焊盘相互电连接。

Description

半导体器件和处理方法
相关申请
本申请是部分继续申请且根据美国法典第35条120款要求当前待决的2012年10月9日提交的美国申请序号13/647,480的权益，并且此外涉及2013年10月9日提交的德国专利申请号10 2013 111 154.8且根据美国法典第35条119款要求其优先权，其所有的内容被整体地通过引用结合到本文中。
技术领域
各种实施例涉及半导体器件和用于处理半导体器件的方法。
背景技术
一种类型的半导体器件是诸如沟槽晶体管之类的沟槽器件，例如沟槽场效应晶体管（FET）或沟槽绝缘栅双极晶体管（IGBT）。具有高或非常高的集成密度的沟槽器件可包括大量（例如数千、数万、数十万或数百万或者甚至更多）的单元（cell），其有时也被称为单元场（cell field）。单元场中的一个或几个有缺陷单元可能已经影响器件的操作行为且甚至可能使得器件不可使用。因此，可能期望在器件的预先测试中（例如在前端处理阶段中）检测到具有有缺陷单元的器件，例如以便防止有缺陷器件被递送给客户。在本上下文中，可能期望对被耦合到单元的一个或多个接触焊盘施加单个测试电位。
发明内容
根据各种实施例，一种用于处理半导体器件的方法可包括：
提供具有第一焊盘和与第一焊盘电分离的第二焊盘的半导体器件；
向第一焊盘和第二焊盘中的至少一个施加至少一个电测试电位；以及
在施加所述至少一个电测试电位之后将第一焊盘和第二焊盘相互电连接。
根据各种实施例，一种半导体器件可包括：
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；以及
导电层，设置在第一焊盘和第二焊盘的至少一部分上且将第一焊盘电连接到第二焊盘。
根据各种实施例，一种用于处理半导体器件的方法可包括：
提供半导体器件，其具有第一焊盘、第二焊盘以及耦合在第一焊盘与第二焊盘之间且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘相互电分离的第二状态之间可切换的开关元件；
在开关元件处于第二状态时向第一和第二焊盘中的至少一个施加至少一个电测试电位；以及
在向第一和第二焊盘中的所述至少一个施加所述至少一个电测试电位之后将开关元件从第二状态切换至第一状态。
根据各种实施例，一种半导体器件可包括：
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；
开关元件，被电耦合在第一焊盘和第二焊盘之间，并且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘相互电分离的第二状态之间可切换。
附图说明
在图中，相似的参考字符遍及不同的视图一般地指的是相同部分。附图不一定按比例，而是一般地将重点放在说明本发明的原理上。在以下描述中，参考以下的图来描述本发明的各种实施例，在所述附图中：
图1A示出供一个或多个实施例使用的示例性半导体器件的截面图，并且图1B示出了沿着图1A中的线A—A'的截面图；
图1C示出了供一个或多个实施例使用的另一示例性半导体器件的截面图；
图2至5示出了供一个或多个实施例使用的另一示例性半导体器件的截面图；
图6A示出了图示出沟槽晶体管的击穿电压对重复雪崩脉冲数目的相关性的图；
图6B示出了图示出用于无缺陷晶体管单元和有缺陷晶体管单元的击穿电压的相关性的图；
图7A示出了根据各种实施例的测试方法；
图7B示出了根据各种实施例的测试方法；
图8示出了根据各种实施例的测试装置；
图9示出了具有各种单元缺陷的半导体器件，并且进一步示出电扫描曲线，用于图示出一个或多个实施例的方面；
图10示出了供一个或多个实施例使用的示例性半导体器件的截面图；
图11示出了根据各种实施例的测试方法；
图12示出了根据各种实施例的用于处理半导体器件的方法；
图13A和13B示出了根据各种实施例的第一处理阶段期间的半导体器件；
图14A和14B示出了根据各种实施例的第二处理阶段期间的半导体器件；
图15示出了根据各种实施例的用于处理半导体器件的方法；
图16示出了根据各种实施例的半导体器件的布局图；
图17示出了图16的剖面的放大图；
图18示出了图17的剖面的放大图。
具体实施方式
以下详细描述参考附图，其作为例证示出了特定细节和其中可实施本发明的实施例。足够详细地描述了这些实施例以使得本领域的技术人员能够实施本发明。在不脱离本发明的范围的情况下，可利用其它实施例且可进行结构、逻辑以及电气变化。各种实施例不一定是互相排斥的，因为可将某些实施例与一个或多个其它实施例组合以形成新的实施例。结合方法来描述各种实施例并结合器件来描述各种实施例。然而，可理解的是结合方法所述的实施例可类似地应用于器件且反之亦然。
词语“示例性”在本文中用来意指“用作示例、实例或例证”。在本文中描述为“示例性的”的任何实施例或设计不一定被解释为相比于其它实施例或设计而言是优选或有利的。
可将术语“至少一个”和“一个或多个”理解成包括大于或等于一的任何整数，即一、二、三、四……等。
可将术语“多个”理解成包括大于或等于二的任何整数，即二、三、四、五……等。
在本文中用来描述形成特征、例如侧面或表面“上面”的层的词语“上面”可用来意指可“直接地”在暗指侧面或表面上面例如与之直接接触地形成该特征，例如层。可使用在本文中用来描述形成特征、例如在侧面或表面“上面”的层的词语“上面”来意指可“间接地”在暗指侧面或表面上形成特征，例如层，其中在暗指侧面或表面与形成的层之间布置一个或多个附加的层。
以类似方式，在本文中用来描述设置在另一个上面的特征的词语“覆盖”，例如“覆盖”侧面或表面的层，可用来意指可在暗指侧面或表面上面且与之直接接触地设置该特征，例如层。在本文中用来描述设置在另一个上面的特征的词语“覆盖”，例如“覆盖”侧面或表面的层，可用来意指可设置在暗指侧面或表面上且与之间接接触地设置特征，例如层，其中在暗指侧面或表面与覆盖层之间布置一个或多个附加层。
可将术语“耦合”或“连接”理解成包括直接“耦合”或“连接”的情况和间接“耦合”或“连接”的情况两者。
图1A示出了供一个或多个实施例使用的示例性半导体器件100的截面图，并且图1B示出了沿着图1A中的线A—A'的半导体器件100的截面图。
半导体器件100可包括第一侧123和第二侧124，其可与第一侧123相对。第一侧123可例如是半导体器件100的正面，并且第二侧124可例如是半导体器件100的背面。可将半导体器件100配置为包括多个器件单元120的沟槽晶体管（在这种情况下即晶体管单元），每个器件单元120包括沟槽130。箭头121指示沟槽宽度wt（沟槽130的宽度），并且箭头122指示相邻沟槽130之间的距离wm，其有时也称为台面宽度。出于举例说明的目的而示出了三个单元120，然而，可理解的是单元120的数目可不同于三个，并且可例如比三个大得多，诸如约数千个、数万个或数百万个或者甚至更多的单元。半导体器件100可例如被配置为功率晶体管，例如作为功率场效应晶体管，诸如功率MOSFET。
半导体器件100可包括半导体本体（semiconductor body）101，其中可形成多个第一端子电极区102和第二端子电极区103。第一端子电极区102可以是晶体管的源极区，并且第二端子电极区103可以是晶体管的漏极区。在这种情况下，还可以将第一端子电极区102整体地称为晶体管的源极区，并且还可将第二端子电极区103称为晶体管的漏极区。可将第一端子电极区102连接到第一端子电极104且可将第二端子电极区103连接到第二端子电极105。第一端子电极104可以是晶体管的源极电极，并且第二端子电极105可以是晶体管的漏极电极。替换地，第一端子电极104可以是晶体管的漏极电极，并且第二端子电极105可以是晶体管的源极电极。可在半导体本体101的第一侧106上面形成第一端子电极104，并且可在半导体本体101的第二侧107上面形成第二端子电极105，其可与第一侧106相对。第一侧106可例如是半导体本体101的正面，并且第二侧107可例如是半导体本体101的背面。半导体本体101的第一侧106可例如接近于半导体器件100的第一侧123，并且半导体本体101的第二侧107可例如接近于半导体器件100的第二侧124。
第一端子电极区102和第二端子电极区103可以具有相同导电类型且可以是例如n掺杂的。第二端子电极区103可包括邻近于第二端子电极105的n掺杂（例如高度n掺杂，诸如n+掺杂）第一子区103a以及邻近于第一子区103a的背对第二端子电极105的侧面的n掺杂（例如轻度n掺杂，诸如n-掺杂）第二子区103b。第一子区103a可具有比第二子区103b更高的掺杂剂浓度。可在第二端子电极区103的第二子区103b与第一端子电极区102之间形成p掺杂本体区108。导电沟道可在半导体器件（晶体管）100的导通状态期间在本体区108中形成。
可在半导体本体101的垂直方向上将第一端子电极区102、本体区108和第二端子电极区103一个设置在另一个上面。
可在半导体本体101中提供多个第一端子电极区102，其中，栅极电极109可在每种情况下从每个第一端子电极区102中的每个通过本体区108延伸到第二端子电极区103的第二子区103b中。可将第一端子电极区102连接到公共第一电极104。可用第一绝缘层110使栅极电极109与半导体本体101绝缘。栅极电极109可以是可连接的或被连接到公共电位（例如栅极驱动电位）。
在每种情况下可向栅极电极109中的每个指派附加电极111。附加电极111可完全位于第二端子电极区103的第二子区103b内，其中附加电极111中的每个被相应的第二绝缘层112围绕且邻近于对应的栅极电极109定位。在每种情况下可在公共沟槽130中在半导体本体101的垂直方向上将栅极电极109和附加电极111一个设置在另一个上面，公共沟槽130可在半导体本体101的垂直方向上从第一侧106延伸直到第二端子电极区103中。位于公共沟槽130中的栅极电极109和附加电极111可通过其相应的第一和第二绝缘层110、112而相互绝缘。
可将附加电极111电连接在一起以向所有附加电极111施加公共电位。
如图1B中所示，可将附加电极111配置为板。可提供公共板113以施加公共电位。公共板113可将附加电极111相互连接且可用电绝缘层114使其与半导体本体101绝缘。可在沟槽（如所示）中实现附加电极111相互的电连接，或者其可在半导体器件100的表面处实现。可将栅极电极109配置为板且可以将其以与附加电极111类似的方式经由公共板而连接到公共电位。可在沟槽中实现栅极电极109相互的电连接，或者可将其在半导体器件100的表面处实现。可规定在栅极电极109与附加电极111之间不存在导电连接。换言之，栅极电极109和附加电极111可相互电分开或分离。
栅极电极109和附加电极111中的每一个和第一端子电极区102中的每一个可以是半导体器件100的相应单元120的一部分。例如，为了能够切换高电流，可能期望提供大量统一配置的单元120。
由于可将半导体器件100的所有单元120连接到相同电位（例如供应电位和驱动电位），所以可以相同的方式驱动所有单元120。换言之，所有单元120的第一端子电极区102可全部连接到同一电位，可将所有单元120的栅极电极109全部连接到同一电位，并且可将所有单元120的附加电极111全部连接到同一电位。此外，根据本示例，可以为所有单元120提供公共第二端子电极区103。
栅极电极109可用于控制半导体器件（晶体管）100的开关状态。附加电极111可用于当在第一和第二端子电极104、105之间（或在第一端子电极区102与第二端子电极区103之间）施加供应电压时“屏蔽”栅极电极109，即附加电极111可用于减小作用在栅极电极109的第一绝缘层110上的电场的强度。因此，还可将附加电极111称为“屏蔽电极”。例如，在附加电极111被配置为板的情况下，有时还可将其称为场电极（field plate）。
由于上述屏蔽效应，可例如以较小的厚度来配置第一绝缘层110，同时在没有附加（屏蔽）电极111的情况下获得与在类似器件中相同的电强度。减小的绝缘层厚度可例如减小半导体器件100的导通状态电阻和/或栅极电极109与第二端子电极区103之间的寄生电容，其可导致降低的开关损耗。此外，由于在半导体器件100中，第一端子电极104与第二端子电极105之间的电压降可主要发生在附加电极111的区域中，所以与不具有附加（屏蔽）电极111的器件相比增加第二端子电极区103的掺杂可以是可能的，而不以较高场强度的形式向栅极电极109上添加应力。
如上所述，第一端子电极区102可以是源极区且第一端子电极104可以是源极电极，其可在晶体管100的第一侧123处，并且第二端子电极区103可以是漏极区且第二端子电极105可以是漏极电极，其可在晶体管100的第二侧124处。替换地，可以以所谓的源极向下配置来实施晶体管100。在这种情况下，可说明性地将图1A中的情形倒置（flip），使得源极区102可在晶体管100的第二侧124处且漏极区103可在第一侧123处。在此配置中，第一端子电极104可以是漏极电极，第二端子电极105可以是源极电极，并且可将沟槽130中的电极109、111连接到在晶体管100的第一侧123处的焊盘。替换地，可将电极109连接到在晶体管100的第一侧123处的焊盘且可将电极111连接到在晶体管100的第二侧124处的焊盘。类似考虑可适用于在下文中所述的其它半导体器件，例如晶体管。
图1C示出了供一个或多个实施例使用的另一示例性半导体器件150的截面图。沿着图1C中的线A—A'的截面图可与图1B中所示的类似。
可将半导体器件150配置为沟槽晶体管，并且其可在一定程度上类似于上述半导体器件100。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对上面描述进行参考。
半导体器件150与半导体器件100的不同之处在于第一绝缘层110可在接近于栅极电极109的下端的区域140中具有分级厚度。如所示，第一绝缘层110的厚度可在区域140中增加，并且可例如接近于第二绝缘层112的厚度。厚度的此增加有时也可称为电介质层斜坡（或者在氧化物作为绝缘材料的情况下为氧化物斜坡）。
图2示出了供一个或多个实施例使用的另一示例性半导体器件200的截面图。沿着图2中的线A—A'的截面图可与图1B中所示的类似。
可将半导体器件200配置为沟槽晶体管，并且可在某些程度上类似于上述半导体器件100和150。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对以上描述进行参考。
半导体器件200可包括一个或多个接触沟槽115，其可从半导体本体101的第一侧106延伸到半导体本体101中。接触沟槽115可在相应的本体区108中结束。可在沟槽130之间设置接触沟槽115。例如，在每种情况下，可在两个相邻器件单元120的沟槽130之间设置接触沟槽115。接触沟槽115可允许例如借助于在接触沟槽115的底部的高度掺杂区来对相应的本体区108进行电接触。此外，接触沟槽115还可允许例如借助于在接触沟槽115的上部的高度掺杂区对第一端子电极区102进行电接触。
例如，在其中集成密度如此高，以致于可能不存在足以从表面接触第一端子电极区102的空间的情况下，可应用还经由接触沟槽115来接触第一端子电极区102。
图3示出了供一个或多个实施例使用的另一示例性半导体器件300的截面图。
可将半导体器件300配置为包括多个晶体管单元120的沟槽晶体管，并且其可在某些程度上类似于上述半导体器件100、150和200。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对以上描述进行参考。
半导体器件300中的晶体管单元120可包括在半导体本体101的横向方向上相互紧接着设置的两个第一沟槽130和两个第二沟槽135。可在第一沟槽130的每个中设置附加电极111，并且可在第二沟槽135的每个中设置栅极电极109。栅极电极109可被相应的第一绝缘层110围绕，并且附加电极111可被相应的第二绝缘层112围绕。第一绝缘层110可具有与第二绝缘层112相同的厚度。替换地，第一绝缘层110和第二绝缘层112可具有不同的厚度。例如，第一绝缘层110可薄于第二绝缘层112。可邻近于第一端子电极区102设置栅极电极109。可将第一端子电极区102连接到第一端子电极104，可将其设置在半导体本体101的第一侧106上面。可将第二端子电极105设置在半导体本体101的第二侧107上面，其可与第一侧106相对。第一侧106可例如是半导体本体101的正面，并且第二侧107可例如是半导体本体101的背面。第二端子电极105可用于接触第二端子电极区103，其可包括邻近于第二端子电极105的p掺杂（例如高度p掺杂，诸如p+掺杂）的第一子区103a和邻近于第一子区103a的n掺杂（例如轻n掺杂，诸如n-掺杂）的第二子区103b。可在第二端子电极区103（或第二端子电极区103的第二子区103b）与第一端子电极区102之间形成p掺杂本体区108。从半导体本体101的第一侧106开始，栅极电极109可沿着本体区108延伸直到第二端子电极区103中。可在栅极电极109与在第二端子电极区103上面且在第一端子电极104下面的附加电极111之间形成附加p掺杂区116。可借助于相应的绝缘层117使附加p掺杂区116与第一端子电极104绝缘。
由于第二端子电极区103的第一和第二子区103a、103b的互补掺杂，半导体器件300可操作为绝缘栅双极晶体管（IGBT）。
与在半导体器件100、150和200中类似，附加电极111可屏蔽栅极电极109且可防止在第一绝缘层110处的大的场强。
图4示出了供一个或多个实施例使用的另一示例性半导体器件400的截面图。
可将半导体器件400配置为包括多个晶体管单元120的沟槽晶体管，并且其可在某些程度上类似于上述半导体器件100、150、200和300。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对以上描述进行参考。
半导体器件400中的晶体管单元120可包括在半导体本体101的横向方向上相互紧接着设置的两个第一沟槽130和第二沟槽135。可在第一沟槽130中设置附加电极111，并且可在单元120的第二沟槽135中设置栅极电极109。可在两个第一沟槽130之间横向地设置第二沟槽135。每个第一沟槽130可被两个相邻单元120共享，如图4中所示，其示出了三个单元120，即中心单元120和两个相邻单元120（仅示出了相邻单元的部分）。栅极电极109可被第一绝缘层110围绕，并且附加电极111可被相应的第二绝缘层112围绕。可邻近于第一端子电极区102设置栅极电极109。可将第一端子电极区102连接到第一端子电极104，可将其设置在半导体本体101的第一侧106上面。可将第二端子电极105设置在半导体本体101的第二侧107上面，其可与第一侧106相对。第一侧106可例如是半导体本体101的正面，并且第二侧107可例如是半导体本体101的背面。第二端子电极105可用来接触第二端子电极区103，其可包括邻近于第二端子电极105的n掺杂（例如高度n掺杂，诸如n+掺杂）的第一子区103a和邻近于第一子区103a的n掺杂（例如轻n掺杂，诸如n-掺杂）的第二子区103b。可在第二端子电极区103（或第二端子电极区103的第二子区103b）与第一端子电极区102之间形成p掺杂本体区108。从半导体本体101的第一侧106开始，栅极电极109可沿着本体区108延伸直到第二端子电极区103中。附加电极111可沿着本体区108且沿着第二端子电极区103的至少一部分（例如，如所示，第二端子电极区103的第二子区103b的至少一部分）延伸。因此，附加电极111可比栅极电极109更深地延伸到半导体本体101中。可在p掺杂本体区108中邻近于第一端子电极区102形成p掺杂（例如高度p掺杂，诸如p+掺杂）区118且可将其连接到第一端子电极104。p掺杂区118可用来电接触本体区108。
与在半导体器件100、150、200和300中类似，附加电极111可屏蔽栅极电极109且可防止第一绝缘层110处的大的场强。
图5示出了供一个或多个实施例使用的另一示例性半导体器件500的截面图。
半导体器件500被配置为包括多个晶体管单元120的沟槽晶体管，并且在某些程度上类似于上述半导体器件100、150、200、300和400。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。对以上描述进行参考。
半导体器件500中的晶体管单元120可包括在半导体本体101的横向方向上相互紧接着设置的两个沟槽130。可在两个沟槽130中的每一个中设置附加电极111。可在两个沟槽130之间的半导体本体101的第一侧106上面设置栅极电极109。第一侧106可以例如是半导体本体101的正面。可用第一绝缘层110使栅极电极109与半导体本体101绝缘。附加电极111可被相应的第二绝缘层112围绕。可在栅极电极109的任一侧的半导体本体101中形成p掺杂本体区108且其可由栅极电极109部分地重叠。可在栅极电极109与相应的沟槽130之间的本体区108中形成N掺杂（例如高度n掺杂，诸如n+掺杂）的第一端子电极区102。
可将第一端子电极区102连接到第一端子电极104，可将其设置在半导体本体101的第一侧106上面。可在p掺杂本体区108中邻近于第一端子电极区102形成p掺杂（例如高度p掺杂，诸如p+掺杂）区118且可将其连接到第一端子电极104。高度p掺杂区118可用来电接触本体区108。
可将第二端子电极105设置在半导体本体101的第二侧107上面，其可与第一侧106相对。第二侧107可以例如是半导体本体101的背面。第二端子电极105可用来接触第二端子电极区103，其可包括邻近于第二端子电极105的n掺杂（例如高度n掺杂，诸如n+掺杂）的第一子区103a和邻近于第一子区103a的n掺杂（例如轻n掺杂，诸如n-掺杂）的第二子区103b。可在第二端子电极区103（或第二端子电极区103的第二子区103b）与第一端子电极区102之间形成p掺杂本体区108。栅极电极109可沿着水平方向延伸且可与本体区108的一部分和本体区108之间的第二端子电极区103（或第二端子电极区103的第二子区103b）的一部分重叠。附加电极111可沿着本体区108且沿着第二端子电极区103的至少一部分（例如，如所示，第二端子电极区103的第二子区103b的至少一部分）延伸。因此，附加电极111可在沟槽130中形成且其可垂直地延伸到半导体本体101中，同时可在半导体本体101上面设置栅极电极109。
与在半导体器件100、150、200、300和400中类似，附加电极111可屏蔽栅极电极109且可防止第一绝缘层110处的大的场强。
半导体器件的栅极电极和/或附加电极、诸如半导体器件100、150、200、300、400和500的栅极电极109和/或附加电极111可包含导电材料或由其组成，例如多晶硅或金属（或金属合金），然而其它导电材料也可以是可能的。使栅极电极109和/或附加电极111绝缘的绝缘层、诸如半导体器件100、150、200、300、400和500的第一绝缘层110和/或第二绝缘层112可包含电绝缘材料或由其组成，例如氧化物，然而其它电绝缘材料也可以是可能的。半导体器件的端子电极、诸如半导体器件100、150、200、300、400和500的第一端子电极104和/或第二端子电极105可包含导电材料或由其组成，诸如，例如金属或金属合金，然而其它的导电材料也可以是可能的。
此外，可理解的是可使单个掺杂区的掺杂类型反向以获得相反导电类型的器件，例如p型场效应晶体管而不是n型场效应晶体管或反之亦然。
诸如器件100、150、200、300、400和500之类的半导体器件可具有条纹状图案或结构。例如，器件单元120的附加电极111和/或栅极电极109可以具有如图1B中所示的条纹状图案。然而，可理解的是半导体器件或半导体器件的器件单元120可具有不同形状的图案或结构。例如，半导体器件的器件单元120一般地可具有任意形状，例如多边形形状（诸如三角形、四边形、矩形、正方形、六边形等）、圆形形状（例如圆形、椭圆形等）或不规则形状。
在下文中，将主要对半导体器件进行参考，例如沟槽晶体管，其在一个或多个沟槽中具有由多晶硅制成的电极（也称为多晶硅电极（poly electrode）或简言之多晶硅（polys））。然而，将理解的是相同或类似的考虑也可以适用于具有包含其它导电材料或由其组成的电极的器件，诸如，例如金属或金属合金。此外，将主要把（多个）沟槽中的电介质或绝缘层描述为氧化物或氧化层，例如场氧化物（FOX）或栅极氧化物（GOX）。然而，将理解的是相同或类似的考虑也可适用于其它电介质或绝缘材料。
此外，虽然第二端子电极105被示为被设置在半导体本体101的第二侧107上面，但可理解的是还可将第二端子电极105设置在半导体本体101（未示出）的第一侧106上面。在这种情况下，例如可将第二端子电极区103的第一子区103a配置为掩埋层，并且可借助于从第一侧106延伸直到掩埋层的垂直接触（例如接触沟槽）将设置在第一侧106上面的第二端子电极105电连接到掩埋层。
可将诸如例如晶体管100、150、200、300、400和500之类的沟槽晶体管实施为致密沟槽晶体管。在一个或多个实施例中，术语“致密沟槽晶体管”可包括或指的是具有高或非常高的集成密度的沟槽晶体管，例如包括大量（例如，数千个、数万个、数十万个或数百万个或者甚至更多）的晶体管单元120。在一个或多个实施例中，术语“致密沟槽晶体管”可包括具有小于或等于沟槽宽度的约1.5倍的台面宽度的沟槽晶体管。术语“台面宽度”可例如包括或者指的是两个相邻器件单元的两个沟槽之间的区域的宽度（例如图1A中的宽度wm）。术语“沟槽宽度”可例如包括或者指的是沟槽的宽度，其中可设置所述至少一个附加电极（例如图1B中的宽度wt）。在一个或多个实施例中，术语“致密沟槽晶体管”可包括具有小于或等于沟槽宽度的约1.0倍的台面宽度的沟槽晶体管。在一个或多个实施例中，术语“致密沟槽晶体管”可包括沟槽晶体管，其中在沟槽底部处（换言之，在（多个）沟槽底部处或接近于其的区域中）发生电击穿。
沟槽晶体管有时可在所谓的雪崩脉冲模式下操作。致密沟槽晶体管可将热电荷载流子结合到场电介质（例如场氧化物（FOX））中，即使晶体管的场电极绝缘的电介质层（例如氧化层），（和/或到栅极电介质（例如栅极氧化物（GOX））中，即在每个雪崩脉冲期间使晶体管的栅极电极（例如半导体器件100、150、200、300、400中的第一绝缘层110）绝缘的电介质层（例如氧化层）。这可在重复雪崩脉冲（也称为重复雪崩施加）期间导致器件参数的非期望漂移，例如晶体管的击穿电压和/或起始电压。原则上，此漂移还可引起成丝效果（其中，晶体管电流可集中在具有比其余单元更低的击穿电压的仅一个或几个单元上），其可导致器件的过早毁坏，其在图6A中示出。
图6A示出了将沟槽晶体管的击穿电压Ubr对比重复雪崩脉冲的数目描绘为曲线601的图600。
已示出的是从所谓的“零小时”值开始的击穿电压601最初可随着数目增加的雪崩脉冲而上升（或漂移）几伏（参见区域602）。可将区域602视为晶体管的稳定操作区。然后，在临界数目的雪崩脉冲之后，可使击穿电压601的漂移方向反向且击穿电压601可显著地减小（参见区域603）。可将区域603看作晶体管的操作区，其原则上可以是不稳定的。为了无故障的操作，可能期望晶体管从不达到击穿电压601的下降区（区域603）。
当一个或多个各个晶体管单元比其它的明显更早地达到下降模式时可能发生另一问题，例如由于本地错误处理（例如沟槽或接触孔照相技术水平中的缺陷密度），因为这些（有缺陷）单元可形成本地纤丝（filament），其可使得整个晶体管不可用，这在图6B中示出。
图6B示出了描绘用于两个不同类型的晶体管单元的击穿电压Ubr对比重复雪崩脉冲数目的图650：第一曲线651a示出了（例如包括大量（例如数百万个）正常（无缺陷）单元的单元场的）正常（无缺陷）单元的击穿电压，而第二曲线651b示出了一个或多个（例如几个）有缺陷晶体管单元的击穿电压。
如本文所使用的术语“有缺陷单元”可例如包括或者指的是包含至少一个缺陷或单元缺陷的单元，例如沟槽缺陷或接触沟槽缺陷。如本文所使用的术语“无缺陷单元”可例如包括或者指的是没有缺陷的单元。
如本文所使用的术语“缺陷”可例如包括或者指的是与特定实体（例如元件、结构、层等）的正常（或标准或期望或预定）条件、状态、形状和/或结构的实质的偏差。例如，术语“沟槽缺陷”可包括或者指的是沟槽或沟槽的或在沟槽中的一个或多个元件（例如沟槽中的电极或电介质）的形状或结构的实质的偏差。例如，术语“沟槽缺陷”可包括其中沟槽的尺寸（例如深度）显著地偏离期望尺寸（例如深度）的情况，例如过深的沟槽深度。此外，术语“沟槽缺陷”可包括其中沟槽中的元件的尺寸（例如，诸如栅极电介质（例如GOX）或场电极电介质（诸如FOX）之类的绝缘层的厚度）显著地偏离期望尺寸（例如期望厚度）的情况，例如过薄的氧化物厚度。此外，术语“沟槽缺陷”可包括其中被认为存在的沟槽中的元件（例如电极，诸如屏蔽电极，例如场电极）实际上遗漏的情况，例如沟槽中的遗漏的多晶硅电极。下面还结合图9而进一步示出并描述示例性缺陷。
与不具有缺陷的类似实体的功能、特性或行为相比，如上所述的缺陷可例如导致相应的实体的功能、特性和/或行为方面的实质的偏差。例如，晶体管单元中的缺陷（例如沟槽缺陷，诸如FOX的实质的变薄）可导致与其它（无缺陷）单元相比的晶体管单元的行为方面的实质的偏差。
例如，如图6B中所示，（多个）有缺陷晶体管单元的击穿电压651b可比（多个）正常（无缺陷）单元的击穿电压651a更早地到达下降区（即在较小数目的雪崩脉冲之后）。这可导致（多个）有缺陷单元651b的击穿电压与无缺陷单元651a的击穿电压之间的增加的电压差ΔV（用箭头652指示）。（多个）有缺陷单元与其余单元场之间的此电压差652变得越高，情况可能变得越关键。因此，如果不采取进一步措施，可用该晶体管执行仅相对少数的雪崩脉冲可以是可能的。
因此，可能期望在晶体管的预先测试期间检测有缺陷晶体管单元，例如以便防止有缺陷器件被递送给客户。
到目前为止，不存在用以检测各个有缺陷晶体管单元的可靠电检测方法，其可能已经由于诸如双多晶硅沟槽晶体管（即具有两个多晶硅电极的沟槽晶体管、也就是多晶硅栅极电极（在本文中也称为多晶硅-G）和附加多晶硅电极（在本文中也称为多晶硅-S或S-多晶硅），其充当屏蔽电极且通常在晶体管的正常操作期间与晶体管源极耦合）之类的沟槽晶体管中的沟槽缺陷或接触沟槽缺陷而形成，以便滤出有缺陷晶体管。结构内联检测方法可能是非常耗时的，并且可示出仅用于某个最小尺寸的缺陷的可靠过滤，例如具有至少1μm的最小尺寸的缺陷，例如明显大于3μm。
一个或多个实施例可提供用于测试半导体器件的测试方法和装置，特别是沟槽器件，诸如包含多个器件单元（例如晶体管单元）的沟槽晶体管（例如致密沟槽晶体管，例如沟槽场效应晶体管（FET），例如沟槽MOSFET或沟槽绝缘栅双极晶体管（IGBT）），以检测有缺陷器件，例如在一个或多个器件单元中具有缺陷（例如沟槽缺陷）的器件。例如，可将上文所述的沟槽晶体管100、150、200、300、400和500视为用于半导体器件的说明性示例，可对其应用根据一个或多个实施例的测试方法和/或测试装置。然而，如将容易地理解的，根据本文所述的一个或多个实施例的测试方法和/或测试装置还可适用于其它沟槽器件，例如其它沟槽晶体管，诸如在一个沟槽中具有三个或更多电极的沟槽晶体管。
一个或多个实施例可通过提供对应的测试结构或装置和测试方法来实施所谓的缺陷密度扫描和/或可靠性扫描，其中，可针对一个或多个沟槽电介质（例如氧化物）的缺陷和/或质量（例如场氧化物（FOX）和/或栅极氧化物（GOX）和/或电极间氧化物（例如两个多晶硅之间的氧化物（POLOX））的质量）而对沟槽中的具有多个电极（例如多晶硅电极（多晶硅））、例如栅极电极和一个或多个附加电极（例如屏蔽电极，例如场电极）的沟槽器件（诸如沟槽晶体管）进行电扫描。因此，根据一个或多个实施例，可检测有缺陷器件并在前端结束时（例如在晶片级）将其滤出，使得可例如防止有缺陷产品被递送给客户。在一个或多个实施例中，可提供对应的器件（例如晶体管）结构和/或焊盘结构和/或布线结构和/或扫描或测试程序，其可使得实现有缺陷器件或产品的上述缺陷检测和/或过滤。
一个或多个实施例可提供可允许检测并滤出可影响晶体管的击穿电压的有缺陷晶体管单元的结构或方法。因此，例如防止有缺陷器件被递送给客户可以是可能的。
按照惯例，可将双多晶硅晶体管在内部连接，其方式为沟槽中的下多晶硅（场电极多晶硅或者所谓的“多晶硅-S”）（例如图1A中的电极111）可始终处于源极电位，并且可借助于芯片布局而经由接触孔来直接地与功率源金属焊盘相连。
根据一个或多个实施例，可提供双多晶硅晶体管，其中可在最初（例如达到且包括前端测量）将上述场电极多晶硅分开地引出到可被分开接触的一个或多个焊盘。在后来可在线处理阶段的后端中或后端组装中将这些分开焊盘与源极焊盘（或者更一般地与承载期望或目标电位的焊盘）相连之前，这可允许在前端（例如借助于探针卡等）中执行一般测量或测试，其可测试晶体管单元的可靠性和/或如果或者该晶体管单元受到缺陷的影响。
在一个或多个实施例中，可例如借助于导线结合和/或夹持件结合和/或反熔丝技术和/或使用材料沉积或激光切割进行的金属重新布线或重新分布技术和/或其它适当技术而以简单的方式来实现将（多个）分开焊盘连接到源极焊盘（或承载目标电位的焊盘）。例如，在（多个）分开的焊盘在线后端处理阶段中或在后端组装中被连接到功率晶体管的大的源极焊盘的情况下，最终的器件或产品可具有与典型器件或产品相同的电位特性和由此的相同的操作特性。
一个或多个实施例可包括以下各项中的一个或多个：
a）将沟槽中的多晶硅电极（例如多晶硅-S）的直接接触分离或解开（undo），
b）在芯片表面上提供分开的焊盘，
c）在沟槽中的多晶硅电极与焊盘之间形成直接接触，
d）例如在前端中执行一个或多个缺陷扫描和/或可靠性测试（例如使用一个或多个探针，诸如探针卡），
e（可选地）借助于诸如动态PAT（零件平均测试）之类的评估方案或算法来评估由（多个）测试获得的数据以便滤出有缺陷或偏离标称值的系统，
f）（可选地）在晶片级涂墨且（可选地）将裸管芯递送给客户，
g）后端组装，包括在单独的焊盘与具有期望（目标）电位的芯片上的焊盘之间形成至少一个导电连接（例如，如果源极电位是期望电位的话，将单独的多晶硅-S焊盘与芯片上的功率源焊盘相连以便实现到源极电位的接触，或者如果栅极电位是期望电位的话，（例如针对高速或低速变体）将单独多晶硅-S焊盘与芯片上的栅极焊盘相连以便实现到栅极电位的接触（在这种情况下，可例如适当地放大栅极焊盘），
h）借助于与一个或多个结合导线和/或夹持件的结合和/或反熔丝技术和/或使用材料沉积或激光切割和/或其它适当技术的金属重新布线或重新分布技术来形成上述导电连接（电接触），
i）在后端中测试现在恢复的正常晶体管功能。
在一个或多个实施例中，可在一个或多个低电流击穿电压测量期间调谐多晶硅-S电压（换言之，施加于多晶硅-S电极的电压），使得可测试各种击穿体系（例如低电流抛物线测量）。例如，图6b的图650中的x轴（即，向右指向的轴）还可表示缺陷密度扫描中的施加多晶硅-S偏压，其（在图6B中所示的示例中）可在约+X伏的偏压下检测击穿电压Ubr与标称或期望值（用曲线651a表示）的显著偏差（如所示），并且可因此滤出有缺陷器件。换言之，在多晶硅-S偏压的某个值（例如+X伏，如所示）下发生的测量击穿电压与标称或期望击穿电压的偏差可指示被测试器件（或者，一个或多个器件单元）可包括一个或多个缺陷。
在一个或多个实施例中，可执行FOX缺陷密度应力测试，其可类似于GOX应力测试。这可包括相对于保持在接地（例如0V）的所有其余电位（例如晶体管的源极、漏极及其它栅极处的电位）逐渐地增加多晶硅-S电位。例如，根据一个或多个实施例，FOX缺陷密度应力测试可包括向多晶硅-S电极施加高电位，即与完全休眠（其可处于接地，例如0V）相比为高的电位，以便测量隧道电流作为用于然后可被滤出的FOX中的可能有缺陷的薄部分的度量。在特别不同的薄部分的情况下，这甚至可导致FOX的毁坏，使得然后可肯定地滤出器件（例如晶体管）。替换地，可向多晶硅-S电极施加与源极相比为负的电压，并且可同时地向漏极施加正的电压。因此，在一个或多个实施例中，沟槽底部可被更多地加压力，同时如果需要的话，可在氧化物斜坡的区域中减小电压。
在一个或多个实施例中，可执行电极间电介质（换言之，沟槽中的两个电极之间的电介质层）的直接测试，例如两个多晶硅电极之间的氧化层（在本文中也称为POLOX层）。例如，根据某些实施例，可对比多晶硅-S来测试多晶硅-G。换言之，可针对薄部分测试多晶硅-G与多晶硅-S之间的电极间电介质。测试程序可与在FOX测试中类似，其中在沟槽中的两个电极（例如多晶硅电极（多晶硅），诸如多晶硅-G和多晶硅-S）之间施加电压。
在一个或多个实施例中，可以与上述类似的方式来测试沟槽中的两个或三个或者甚至更多电极（例如多晶硅）。特别地，可针对薄部分测试相应电极对（例如多晶硅对）之间的电极间电介质（例如电极间氧化物）。
根据一个或多个实施例，例如在高速或低速器件或产品的情况下，可相对于彼此测试沟槽中的电极（例如多晶硅电极），其可在最终产品中具有相同的电位。
根据一个或多个实施例，还可向传感器结构或器件施加本文所述的测试。
根据一个或多个实施例，（仍）可在产品级分开地结合多晶硅-S。在这种情况下，如果施加适当的多晶硅-S电压，则可执行脉冲高电流单次或重复雪崩测试，其可能对缺陷非常敏感，该缺陷可能例如在常规的单次雪崩测试中（其中多晶硅-S电压＝0V）是根本不引人注意的。这可以是借助于测量而滤出或挑选出有缺陷器件或部件的另一方式。在产品中，可例如以逐个电路的方式或者经由熔丝、zap二极管或其它适当方式来施加所需多晶硅-S电位或电压。这还可具有在雪崩应力、退火或其它应力测试之后可相对于其缺陷特性来分析器件或部件的效果。
可看到根据一个或多个实施例的测试装置和方法的一方面在于可在中间阶段中针对各种可靠性标准（诸如电介质层（例如氧化物）厚度或击穿电压）来测试在最终产品中可承载任意电位的任意沟槽。通过使用适当的装置，根据一个或多个实施例还可测试两个或更多所选沟槽之间的半导体区（例如漂移区、累积区等）。例如，通过使用单独可控电极并在可预定值范围内改变各种电位（例如连续地），类似于人类断层成像的缺陷扫描可以是可能的。电极电位的单独控制可例如通过提供一个或多个附加焊盘来实现，其可被耦合到相应的电极。
在一个或多个实施例中，可经由一个或多个接触孔而不将屏蔽电极（例如场电极多晶硅）直接地连接到源极焊盘，而是可在建立电连接中涉及到至少一个结合导线（或其它连接结构）。例如，要测试的电极（例如多晶硅）或者还有半导体区可在结构上与其余芯片构造完全分开或隔离地定位，并且可借助于后来添加（例如仅在测试之后）的一个或多个电连接而与其余芯片构造相连。
图7A示出了根据各种实施例的测试方法700。
在702中，可提供要测试的半导体器件。该半导体器件可包括至少一个器件单元。该至少一个器件单元可包括至少一个沟槽、至少一个第一端子电极区和至少一个第二端子电极区、至少一个栅极电极以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极。可与所述至少一个第一端子电极区、所述至少一个第二端子电极区和所述至少一个栅极电极的电位分开地控制所述至少一个附加电极的电位。例如，可使所述至少一个附加电极与所述至少一个第一端子电极区、所述至少一个第二端子电极区和所述至少一个栅极电极电分离或绝缘。
在704中，可向至少至少一个附加电极施加至少一个电测试电位以检测所述至少一个器件单元中的缺陷。
在一个或多个实施例中，半导体器件可形成于半导体工件中或者可以是其一部分，例如晶片或芯片。
在一个或多个实施例中，所述半导体工件可包括至少一个焊盘，例如多个焊盘。在一个或多个实施例中，所述半导体工件可包括被电连接到所述至少一个第一端子电极区的至少一个第一焊盘。在一个或多个实施例中，所述半导体工件可包括被电连接到所述至少一个第二端子电极区的至少一个第二焊盘。在一个或多个实施例中，所述半导体工件可包括被电连接到所述至少一个栅极电极的至少一个第三焊盘。在一个或多个实施例中，所述半导体工件可包括被电连接到所述至少一个附加电极的至少一个第四焊盘。
在一个或多个实施例中，所述半导体工件可包括指派给所述至少一个附加电极的至少一个单独焊盘。因此，可与其它电极的电位分开地控制所述至少一个附加电极的电位。换言之，可在不改变其它电极或电极区的电位（例如栅极电极电位和/或源极/漏极电位）的情况下改变所述至少一个附加电极的电位。
在一个或多个实施例中，焊盘可以是单独焊盘。在一个或多个实施例中，焊盘可相互电分离。
在一个或多个实施例中，焊盘中的至少一个可包括例如金属或金属合金之类的导电材料或者可由其组成。
在一个或多个实施例中，可在半导体工件的正面处或上面设置焊盘中的至少一个。在一个或多个实施例中，可在半导体工件的背面处或上面设置焊盘中的至少一个。
在一个或多个实施例中，半导体工件可包括半导体本体，其中，所述至少一个沟槽可在半导体本体中形成或者延伸到半导体本体中。
在一个或多个实施例中，半导体本体可包括硅或由其组成，然而根据其它实施例可使用其它半导体材料，包括化合物半导体材料。
在一个或多个实施例中，可将所述至少一个测试电位配置成检测所述至少一个器件单元中的沟槽缺陷。
在一个或多个实施例中，所述半导体器件可以包括多个器件单元，例如数百个器件单元或者数千个器件单元或者数万个器件单元或者数十万个器件单元或者数百万个器件单元或者甚至更多器件单元。在一个或多个实施例中，可将器件单元配置或布置为单元场。
在一个或多个实施例中，所述多个器件单元全部可以以基本上相同的方式来配置，例如可全部具有基本上相同的结构，例如可全部具有基本上相同的元件或区域。
在一个或多个实施例中，可同时地向单元的至少一部分施加所述至少一个电位。
在一个或多个实施例中，可同时地向所有单元施加所述至少一个电位。
在一个或多个实施例中，可向被连接到所有单元的至少一个公共电极施加所述至少一个电位。
在一个或多个实施例中，可将所述至少一个电测试电位配置成检测所述多个器件单元中的缺陷，例如沟槽缺陷和/或接触沟槽缺陷。
在一个或多个实施例中，可将所述至少一个电测试电位配置成检测半导体器件的所述多个器件单元之中的一个或多个有缺陷器件单元。
在一个或多个实施例中，可将第一端子电极区配置成在半导体器件的正常操作期间接收第一电源电位，例如下电源电位或上电源电位，诸如源极/漏极电位，例如源极电位，或者发射极/集电极电位，例如发射极电位。
在一个或多个实施例中，可将第二端子电极区配置成在半导体器件的正常操作期间接收第二电源电位，例如上电源电位或下电源电位，诸如源极/漏极电位，例如漏极电位，或者发射极/集电极电位，例如集电极电位。
在一个或多个实施例中，可将半导体器件配置为晶体管，例如作为场效应晶体管（FET），例如MOSFET（例如NMOS或PMOS），或者作为双极晶体管，例如绝缘栅双极晶体管（IGBT）。
在一个或多个实施例中，所述至少一个第一端子电极区可包括或者是第一源极/漏极区，例如源极区或漏极区。
在一个或多个实施例中，所述至少一个第二端子电极区可包括或者是第二源极/漏极区，例如漏极区或源极区。
在一个或多个实施例中，所述至少一个第一端子电极区可包括或者是第一发射极/集电极区，例如发射极区或集电极区。
在一个或多个实施例中，所述至少一个第二端子电极区可包括或者是第二发射极/集电极区，例如集电极区或发射极区。
在一个或多个实施例中，可将晶体管配置为沟槽晶体管。
在一个或多个实施例中，可将晶体管配置为功率晶体管。
在一个或多个实施例中，可将所述至少一个栅极电极配置成控制半导体器件的开关状态，例如晶体管的开关状态。
在一个或多个实施例中，可将所述至少一个栅极电极至少部分地设置在所述至少一个沟槽中。
在一个或多个实施例中，可将所述至少一个栅极电极和所述至少一个附加电极至少部分地设置在所述至少一个沟槽中。
在一个或多个实施例中，可将所述至少一个栅极电极和所述至少一个附加电极设置在同一沟槽中。在一个或多个实施例中，可将所述至少一个栅极电极设置在沟槽的上部中且可将所述至少一个附加电极设置在所述至少一个栅极电极下面的沟槽的下部中。在一个或多个实施例中，可例如借助于绝缘层或电极间电介质、例如氧化层而使沟槽中的所述至少一个栅极电极和所述至少一个附加电极相互绝缘。
在一个或多个实施例中，可在所述至少一个沟槽中横向相互紧接着地设置所述至少一个栅极电极和所述至少一个附加电极。在一个或多个实施例中，所述至少一个附加电极可在沟槽中比栅极电极延伸得更深。
在一个或多个实施例中，可将所述至少一个栅极电极和所述至少一个附加电极设置在不同的沟槽中。
在一个或多个实施例中，所述至少一个单元可包括至少一个第一沟槽和至少一个第二沟槽，其中，可将所述至少一个附加电极设置在所述至少一个第一沟槽中且可将所述至少一个栅极电极设置在所述至少一个第二沟槽中。
在一个或多个实施例中，可将所述至少一个栅极电极设置在半导体本体上，例如在半导体本体的正面上面。
在一个或多个实施例中，可使所述至少一个栅极电极与半导体本体绝缘。在一个或多个实施例中，所述半导体器件可包括至少一个第一绝缘层以使所述至少一个栅极电极绝缘。在一个或多个实施例中，所述至少一个第一绝缘层可至少部分地围绕所述至少一个栅极电极。在一个或多个实施例中，所述至少一个第一绝缘层可包括氧化物或由其组成。根据其它实施例，所述至少一个第一绝缘层可包含其它绝缘材料或由其组成。
在一个或多个实施例中，可将所述至少一个附加电极配置为屏蔽电极，例如作为场电极。
在一个或多个实施例中，可使所述至少一个附加电极与半导体本体和/或栅极电极绝缘。在一个或多个实施例中，所述半导体器件可包括至少一个第二绝缘层以使所述至少一个附加电极绝缘。在一个或多个实施例中，可将所述至少一个第二绝缘层设置在所述至少一个沟槽中。在一个或多个实施例中，所述至少一个第二绝缘层可至少部分地围绕所述至少一个附加电极。在一个或多个实施例中，所述至少一个第二绝缘层可包括氧化物或由其组成。根据其它实施例，所述至少一个第二绝缘层可包含其它绝缘材料或由其组成。
在一个或多个实施例中，所述至少一个栅极电极可包括导电材料或者可由其组成，例如多晶硅或金属或金属合金，然而可根据其它实施例而使用导电材料。
在一个或多个实施例中，所述至少一个附加电极可包括导电材料或者可由其组成，例如多晶硅或金属或金属合金，然而根据其它实施例可使用导电材料。
在一个或多个实施例中，所述半导体器件可包括结合半导体器件100、150、200、300、400和500中的一个或多个所述的一个或多个特征或者根据其进行配置。
在一个或多个实施例中，向至少所述至少一个附加电极施加至少一个测试电位可包括向所述至少一个附加电极施加多个测试电位，例如增加测试电位序列（换言之，测试电位序列，每个测试电位具有固定量值，并且该量值逐个测试电位地增加，即V1 < V2 < V3 < … < Vn-1 < Vn，其中Vi是该序列的第i个电位），或者减小测试电位的序列（换言之，测试电位序列，每个测试电位具有固定量值，并且该量值逐个测试电位地减小，即V1 > V2 > V3 > … > Vn-1 > Vn，其中Vi是该序列的第i个电位）。
在一个或多个实施例中，向至少所述至少一个附加电极施加至少一个测试电位可包括在向所述至少一个栅极电极、所述至少一个第一端子电极区和所述至少一个第二端子电极区施加固定电位（例如接地电位，诸如0V）的同时向所述至少一个附加电极施加多个不同测试电位。例如，向至少所述至少一个附加电极施加至少一个测试电位可包括在将所述至少一个第一端子电极区、所述至少一个第二端子电极区和栅极电极保持在固定值（例如接地、诸如0V）的同时使所述至少一个附加电极处的电位斜坡上升（ramp up）。
在一个或多个实施例中，该方法可包括向至少所述至少一个附加电极施加所述至少一个测试电位并测量通过所述至少一个第二绝缘层的隧道电流。换言之，可将所述至少一个测试电位配置成测量通过所述至少一个第二绝缘层的隧道电流。
在一个或多个实施例中，该方法可包括向至少所述至少一个附加电极施加所述至少一个测试电位并确定半导体器件的击穿电压。换言之，可将所述至少一个测试电位被配置成确定半导体器件的击穿电压。
在一个或多个实施例中，向至少所述至少一个附加电极施加所述至少一个测试电位可包括执行一个或多个击穿电压测量，例如低电流击穿电压测量，并且改变所述至少一个附加电极处的偏压，诸如低电流抛物线测量。在一个或多个实施例中，可将偏压从下偏压变成（例如斜坡）上偏压，其高于下偏压。在一个或多个实施例中，该下偏压可约为-20V且上偏压可约为+50V。在一个或多个实施例中，该下偏压可约为-5V且上偏压可约为+25V。在一个或多个实施例中，该下偏压可约为0V且上偏压可约为+12V。
在一个或多个实施例中，每次击穿电压测量（即，针对所述至少一个附加电极处的偏压的每个值）可包括在向所述至少一个栅极电极和所述至少一个第一端子电极区（例如源极区）施加固定电位（例如，接地电位，诸如0V）的同时使所述至少一个第二端子电极区（例如漏极区）处的电位斜坡上升，并测量在所述至少一个第一端子电极区（例如源极区）与所述至少一个第二端子电极区（例如漏极区）之间流动的电流。可例如从下值Ulower（例如0V）开始使所述至少一个第二端子电极区（例如漏极区）处的电位斜坡上升，直至在电位的某个上值Uupper下测量到电流的期望值（例如1mA）为止。所述至少一个第二端子电极区处的电位Uupper与所述至少一个第一端子电极区处的电位（例如接地电位，诸如0V）之间的差于是可指示对应于所述至少一个附加电极处的相应偏压的击穿电压Ubr。通过针对所述至少一个附加电极处的许多不同偏压而执行击穿电压测量，可确定击穿电压对偏压的相关性，其可例如看起来类似于图6A和图6B中所示的曲线中的一个。
在一个或多个实施例中，所述至少一个第一端子电极区和所述至少一个第二端子电极区中的至少一个可包括或被配置为接触沟槽区。
在一个或多个实施例中，可将所述至少一个测试电位配置成检测一个或多个接触沟槽区中的一个或多个缺陷。
在一个或多个实施例中，向至少所述至少一个附加电极施加所述至少一个测试电位可包括使半导体器件经受缺陷密度扫描和可靠性扫描中的至少一个。
在一个或多个实施例中，向至少所述至少一个附加电极施加所述至少一个测试电位可包括使半导体器件经受场氧化（FOX）应力测试。
在一个或多个实施例中，向至少所述至少一个附加电极施加所述至少一个测试电位可包括迫使可预定电流通过半导体器件（例如晶体管）。该电流可具有恒定或基本上恒定的电流密度。例如，可使电流的电流密度保持恒定或基本上恒定达可预定时间段。
在一个或多个实施例中，该电流密度可大于或等于约0.5A/mm2（有源器件面积的每mm2安培数），例如大于或等于约10A/mm2，例如大于或等于约50A/mm2，例如大于或等于约100A/mm2。在一个或多个实施例中，该电流密度可接近器件（例如晶体管）的毁坏极限。
在一个或多个实施例中，向至少所述至少一个附加电极施加至少一个测试电位可包括执行雪崩测试。
在一个或多个实施例中，所述雪崩测试可包括向所述半导体器件施加一个或多个雪崩脉冲。换言之，该雪崩测试可以是脉冲雪崩测试。
在一个或多个实施例中，所述方法还可包括分析从测试半导体器件获得的测试结果。在一个或多个实施例中，分析或评估测试结果可包括诸如动态零件平均测试（PAT）之类的评估方案或算法或由其实现。
在一个或多个实施例中，向至少所述至少一个附加电极施加所述至少一个测试电位可包括使用一个或多个探针或可使用一个或多个探针来执行，例如使用包括一个或多个探针的探针卡。该探针可例如接触一个或多个接触焊盘，其连接到所述至少一个第一和第二端子电极区、所述至少一个栅极电极、和所述至少一个附加电极。
在一个或多个实施例中，可在前端处理阶段期间或结束时执行向至少所述至少一个附加电极施加所述至少一个测试电位。
在一个或多个实施例中，可在施加所述至少一个测试电位之后、例如在执行本文所述的测试中的一个或多个之后将所述至少一个附加电极电连接到所述至少一个第一端子电极区（例如源极区）、或至少一个栅极电极。将所述至少一个附加电极连接到所述至少一个第一端子电极区或所述至少一个栅极电极可例如通过在相应的焊盘之间、例如在被耦合到所述至少一个附加电极的焊盘与被耦合到所述至少一个第一端子电极区的焊盘（例如源极焊盘）或被耦合到所述至少一个栅极电极的焊盘（栅极焊盘）之间形成电连接来实现。
在一个或多个实施例中，所述半导体器件可具有大于或等于约1mm2、例如大于或等于约2mm2、例如大于或等于约5mm2、例如大于或等于约10mm2、例如大于或等于约20mm2的表面面积（例如芯片面积）。
图7B示出了根据各种实施例的测试方法750。
在752中，可提供工件。该工件可包括要测试晶体管。该晶体管可包括并联地电连接的多个单元。每个单元可包括至少一个沟槽、至少一个第一端子电极区和至少一个第二端子电极区、至少一个栅极电极以及至少一个附加电极，其被至少部分地设置在所述至少一个沟槽中，其中，可与所述至少一个第一端子电极区、所述至少一个第二端子电极区和所述至少一个栅极电极的电位分开地控制所述至少一个附加电极的电位。
在754中，可至少向单元的所述至少一个附加电极施加多个测试电位以检测所述多个单元之中的有缺陷单元。
还可根据本文所述的一个或多个实施例来配置方法750。
根据一个或多个实施例的测试方法、例如方法700和/或方法750可例如由测试装置、诸如图8中所示的测试装置800'执行。
图8示出了根据各种实施例的测试装置800'。
测试装置800'可包括要测试的半导体器件800。半导体器件800可包括至少一个器件单元120。所述至少一个器件单元120可包括至少一个沟槽130。所述至少一个器件单元120还可包括至少一个第一端子电极区102。所述至少一个器件单元120还可包括至少一个第二端子电极区103。所述至少一个器件单元120还可包括至少一个栅极电极109。所述至少一个器件单元120还可包括至少一个附加电极111。可将所述至少一个附加电极111至少部分地设置在所述至少一个沟槽130中。可与所述至少一个第一端子电极区102、所述至少一个第二端子电极区103和所述至少一个栅极电极109的电位分开地控制所述至少一个附加电极111的电位。
测试装置800'还可包括测试设备850。可将测试设备850配置成向至少所述至少一个附加电极111施加至少一个电测试电位以检测所述至少一个器件单元120中的缺陷。
在一个或多个实施例中，可将测试设备860电耦合或连接到半导体器件800，例如借助于一个或多个电连接851、852、853、854。
例如，可经由第一电连接851将测试设备850耦合到所述至少一个第一端子电极区102。在一个或多个实施例中，第一电连接851可例如包括测试设备850与被耦合到所述至少一个端子电极区102（或被耦合到所述至少一个端子电极区102的第一端子电极）的半导体器件800的第一焊盘（例如第一芯片焊盘，诸如源极焊盘）之间的电连接。
例如，可经由第二电连接852将测试设备850耦合到所述至少一个第二端子电极区103。在一个或多个实施例中，第二电连接852可例如包括在测试设备850与被耦合到所述至少一个第二端子电极区102的半导体器件800的第二焊盘（例如第二芯片焊盘，诸如漏极焊盘）之间的电连接。
例如，可经由第三电连接853将测试设备850耦合到所述至少一个栅极电极109。在一个或多个实施例中，第三电连接853可例如包括测试设备850与被耦合到所述至少一个栅极电极109的半导体器件800的第三焊盘（例如第三芯片焊盘，诸如栅极焊盘）之间的电连接。
例如，可经由第四电连接854将测试设备850耦合到所述至少一个附加电极111。在一个或多个实施例中，第四电连接854可例如包括测试设备850与被耦合到所述至少一个附加电极111的半导体器件800的第四焊盘（例如第四芯片焊盘）之间的电连接。
在一个或多个实施例中，半导体器件800可在芯片或晶片中形成或者是其一部分。在一个或多个实施例中，可将焊盘中的至少一个设置在芯片或晶片的正面上。在一个或多个实施例中，可将焊盘中的至少一个设置在芯片或晶片的背面上。
在一个或多个实施例中，可将半导体器件800配置为晶体管，例如作为场效应晶体管（FET），例如MOSFET，或者作为双极晶体管，诸如绝缘栅双极晶体管（IGBT）。
还可例如根据本文所述的一个或多个实施例来配置半导体器件800或半导体器件800的一个或多个元件，例如根据结合方法700所述的一个或多个实施例和/或根据结合半导体器件100、150、200、300、400和500中的一个或多个所述的一个或多个特征。
在一个或多个实施例中，测试设备850可包括测试电路或者可以是测试电路。在一个或多个实施例中，测试设备850可包括测试器材或者可以是测试器材。在一个或多个实施例中，测试设备850可包括一个或多个探针，例如包括一个或多个探针的探针卡。（多个）探针或探针卡可例如用于接触与半导体器件800的一个或多个电极或电极区电连接的一个或多个焊盘，例如上述第一至第四焊盘中的一个或多个。
在一个或多个实施例中，可将测试设备850配置成执行根据本文所述一个或多个实施例的一个或多个测试或测试方法，例如缺陷密度扫描和/或可靠性扫描。为此，可将测试设备850配置成向至少所述至少一个附加电极111施加一个或多个（例如多个）测试电位。在一个或多个实施例中，测试设备850可例如被配置成向至少所述至少一个附加电极111施加增加或减小电位序列。在一个或多个实施例中，测试设备850可例如被配置成迫使可预定电流通过半导体器件800。在一个或多个实施例中，测试设备850可例如被配置成执行雪崩测试，例如脉冲雪崩测试。
在一个或多个实施例中，可将测试设备850配置成评估例如通过使用诸如例如零件平均测试（PAT）之类的评估方案或算法而获得的测试结果（例如测量击穿电压）。
图9示出了具有各种单元缺陷的半导体器件900，并且进一步图示出电扫描曲线，用于图示出一个或多个实施例的方面。
半导体器件900可包括多个器件单元120。每个单元可包括沟槽130。沟槽130可形成于半导体本体101内或延伸到其中。可将沟槽130配置成包括设置在相应的沟槽130中的栅极电极109和附加电极111。可用第一绝缘层（例如栅极氧化物（GOX））来使栅极电极109绝缘，并且可用第二绝缘层（例如场氧化物（FOX））来使附加电极111绝缘。栅极电极109可用于控制半导体器件900的开关状态，而附加电极111可例如用作屏蔽电极以减小使栅极电极109绝缘的栅极电介质110处的电场强度。在每种情况下可在两个相邻沟槽130之间设置接触沟槽115。半导体器件900可包括另外的元件，例如设置在接触沟槽115与沟槽130之间的第一端子电极区（例如源极区）或至少一个第二端子电极区和/或其它元件（为了明了起见，未示出）。
示出了三个不同的单元缺陷901、902、903作为示例。第一单元缺陷可以是沟槽130中的缺陷，即使附加电极111绝缘的第二绝缘层（例如FOX）的厚度基本上偏离期望厚度，特别是例如在沟槽130的底部处的第二绝缘层（例如FOX）的显著变薄，如被包围区域901所指示的。第二单元缺陷可以是沟槽130的另一缺陷，即附加电极111在沟槽130中遗漏，如被包围区域902所指示的。第三单元缺陷可以是接触沟槽115的缺陷，即接触沟槽115的深度过深，如被包围区域903所示。
单元缺陷901、902和/或903可导致与其它（无缺陷）单元120相比而言一个或多个对应单元120的行为方面的实质的偏差，其可对半导体器件900的性能具有负面影响，或者甚至可使得半导体器件900不可使用，如上所述。
根据本文所述的一个或多个实施例的测试方法和/或测试装置可能能够检测具有一个或多个单元缺陷的有缺陷单元，诸如，例如单元缺陷901、902和/或903（或其它缺陷），使得可例如滤出具有有缺陷单元的器件。
在一个或多个实施例中，可通过向器件单元120或向单元120的一个或多个电极或电极区施加一个或多个测试电位例如以执行击穿电压测量和/或电介质层应力测试等来执行有缺陷单元的检测。
例如，在一个或多个实施例中，测试可包括使半导体器件900的所述至少一个附加电极111处的偏置电位在第一值（例如0V）与第二值（例如某个可预定上限）之间改变或通过其来实现，例如将偏置电位从第一值增加至第二值，并针对施加偏置电位中的每个执行低电流击穿电压测量。测量击穿电压在偏置电位的某个值下与标称或期望值的偏差于是可例如指示半导体器件900可具有一个或多个有缺陷单元。
例如，根据一个或多个实施例，可说明性地推动电扫描曲线通过（多个）单元120以检测半导体器件900中的异常（缺陷）901、902、903，如图9中所示。
图9示出（在图的左半边中）针对（多个）附加电极111（例如（多个）多晶硅-S电极）处于第一偏置电位（例如0V）（用沟槽底部区域中的第一电位曲线910a来表示）的情况和（多个）电极111处于第二偏置电位（例如+12V）（用电极间电介质层（例如POLOX）区域中的第二电位曲线910b来表示）的情况的扫描曲线的电穿过（push-through）（用箭头920指示）。说明性地，曲线910a和910b可表示针对（多个）电极111处的偏置电位的两个不同值（即0 V和+12 V）和第一端子电极区处的电位的给定值（例如0V）和第二端子电极区处的电位的给定值（例如+30 V或+40 V）的半导体器件900中的电位线。可根据施加于（多个）附加电极111（例如（多个）多晶硅-S电极）的偏压而将电扫描曲线从下至上推到（多个）单元120中。可在低电流密度下检测半导体器件900的各种单元120中的异常（缺陷）901、902、903，因为其可引起电位曲线的不同形状和因此的击穿电压Ubr的不同值。在一个或多个实施例中，可对Ubr分布应用动态PAT评估算法且其可滤出异常（有缺陷）器件（例如芯片）。
图10示出了供一个或多个实施例使用的另一示例性半导体器件1000的截面图。
半导体器件1000可在一定程度上类似于上述半导体器件100。特别地，与那里相同的参考数字可表示相同或类似的元件，因此在这里将不再次详细地对其进行描述。
半导体器件1000与半导体器件100的不同之处在于半导体器件1000被配置为二极管。第一端子电极区102可以是与本体区108相同导电类型，并且可以具有与第二端子电极区103相反导电类型。例如，第一端子电极区102可以是p掺杂的（例如p+掺杂），而第二端子电极区103可以是n掺杂的，包括例如高度n掺杂（例如n+掺杂）第一子区103a和轻n掺杂（例如n-掺杂）第二子区103b。可理解的是可使所有掺杂区的导电类型反向。第一端子电极区102可以是阳极区且第一端子电极104可以是二极管的阳极，而第二端子电极区103可以是阴极区且第二端子电极105可以是二极管的阴极，或者反之亦然。
半导体器件1000的每个器件单元120可包括至少一个沟槽130。可将电极1011设置在沟槽130中且可借助于可围绕电极1011的电绝缘层1012使其与半导体本体101电绝缘。电极1011可沿着本体区108且沿着第二端子电极区103的至少一部分（例如，如所示，第二端子电极区103的第二子区103b的至少一部分）延伸。可将电极1011相互电连接。电极1011可包含导电材料或由其组成，诸如，例如多晶硅或金属或金属合金，但也可使用其它导电材料。电绝缘层1012可包含电绝缘材料或由其组成，诸如，例如氧化物，但也可使用其它电绝缘材料。
图11示出了根据各种实施例的测试方法1100。
在1102中，可提供要测试的半导体器件。可将半导体器件配置为二极管。该半导体器件可包括至少一个器件单元。所述至少一个器件单元可包括至少一个沟槽、至少一个第一端子电极区和至少一个第二端子电极区、以及至少部分地设置在所述至少一个沟槽中的至少一个电极。可与所述至少一个第一端子电极区和所述至少一个第二端子电极区的电位分开地控制所述至少一个电极的电位。例如，可使所述至少一个电极与所述至少一个第一端子电极区和所述至少一个第二端子电极区电分离或绝缘。
在1104中，可向至少所述至少一个电极施加至少一个电测试电位以检测所述至少一个器件单元中的缺陷。
在一个或多个实施例中，所述半导体器件还可包括上文结合半导体器件1000所述的一个或多个特征或根据其来配置。
在一个或多个实施例中，通过以与如上文所述类似的方式向至少所述至少一个电极施加至少一个电测试电位，可使被配置为二极管的所述半导体器件经受上文所述的测试方法或测试中的一个或多个以检测所述至少一个器件单元中的缺陷，例如缺陷密度扫描、可靠性扫描、电绝缘层应力测试、击穿电压测量、和/或雪崩测试。为此，可规定可使设置在所述至少一个沟槽中的所述至少一个电极与第一和第二端子电极区电分离，并且可例如将其耦合到单独焊盘，如上文所述。在一个或多个实施例中，稍后（例如，在已执行一个或多个测试之后）可将单独焊盘耦合到在半导体器件的正常操作期间载送期望电位的另一焊盘，如上文所述。
说明性地，可使被配置为二极管且具有设置在沟槽中的至少一个电极的半导体器件经受与本文所述的半导体器件相同或类似的测试，其具有至少一个栅极电极且具有设置在沟槽中的至少一个附加电极。例如，可以以与上文结合图8所述的测试装置800'相同或类似的方式来配置根据一个或多个实施例的测试装置，包括要测试的半导体器件（在这种情况下即二极管）和测试设备（例如测试电路或者测试器材），只是栅极电极109和因此的电连接853被遗漏。
根据各种实施例的测试方法可包括：
提供要测试的半导体器件，该半导体器件包括至少一个器件单元，所述至少一个器件单元包括至少一个沟槽、至少一个第一端子电极区和至少一个第二端子电极区、至少一个栅极电极以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极，
其中，可与所述至少一个第一端子电极区、所述至少一个第二端子电极区和所述至少一个栅极电极的电位分开地控制所述至少一个附加电极的电位；以及
至少向所述至少一个附加电极施加至少一个电测试电位以检测所述至少一个器件单元中的缺陷。
在一个或多个实施例中，所述半导体器件可具有大于或等于约1 mm2、例如大于或等于约2 mm2、例如大于或等于约5 mm2、例如大于或等于约10 mm2、例如大于或等于约20 mm2的表面面积（例如芯片面积）。
在一个或多个实施例中，可将半导体器件配置为晶体管。
在一个或多个实施例中，可将所述至少一个栅极电极至少部分地设置在所述至少一个沟槽中。
在一个或多个实施例中，可将所述至少一个附加电极配置为屏蔽电极。
在一个或多个实施例中，可将所述至少一个测试电位配置成检测所述至少一个沟槽中的一个或多个缺陷。
在一个或多个实施例中，所述至少一个单元可包括至少一个接触沟槽，并且可将所述至少一个测试电位配置成检测所述至少一个接触沟槽中的一个或多个缺陷。
在一个或多个实施例中，可将所述至少一个测试电位配置成确定半导体器件的击穿电压。
在一个或多个实施例中，至少向所述至少一个附加电极施加至少一个测试电位可包括迫使可预定电流通过半导体器件（例如晶体管）。该电流可具有恒定或基本上恒定的电流密度。例如，可将电流的电流密度保持恒定或基本上恒定达可预定时间段。
在一个或多个实施例中，该电流密度可大于或等于约0.5A/mm2（有源器件面积的每mm2安培数），例如大于或等于约10A/mm2，例如大于或等于约50A/mm2，例如大于或等于约100A/mm2。在一个或多个实施例中，该电流密度可接近器件（例如晶体管）的毁坏极限。
在一个或多个实施例中，至少向所述至少一个附加电极施加至少一个测试电位可包括执行雪崩测试。
在一个或多个实施例中，所述雪崩测试可包括向所述半导体器件施加一个或多个雪崩脉冲。换言之，该雪崩测试可以是脉冲雪崩测试。
在一个或多个实施例中，至少向所述至少一个附加电极施加至少一个测试电位可包括向所述至少一个附加电极施加多个测试电位，并且该方法还可包括针对所述多个测试电位中的每一个测量半导体器件的击穿电压。
在一个或多个实施例中，可将所述至少一个测试电位配置成确定所述至少一个沟槽中的绝缘层的强度。
在一个或多个实施例中，可用设置在所述至少一个沟槽中的绝缘层来使所述至少一个附加电极绝缘，其中，至少向所述至少一个附加电极施加至少一个测试电位可包括向所述至少一个附加电极施加多个测试电位，并且其中，该方法还可包括：针对所述多个测试电位中的每一个而测量通过绝缘层的隧道电流。
在一个或多个实施例中，所述至少一个栅极电极和所述至少一个附加电极中的至少一个可包括多晶硅。
在一个或多个实施例中，所述半导体器件可包括被并联地电连接的多个器件单元，每个器件单元包括至少一个沟槽、至少一个第一端子电极区和至少一个第二端子电极区、至少一个栅极电极以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极，
其中，可与所述至少一个第一端子电极区、所述至少一个第二端子电极区和所述至少一个栅极电极的电位分开地控制所述至少一个附加电极的电位，
其中，可同时地向所述多个器件单元中的所有器件单元施加所述至少一个测试电位。
在一个或多个实施例中，施加所述至少一个测试电位可包括使半导体器件经受缺陷密度扫描和可靠性扫描中的至少一个。
在一个或多个实施例中，所述方法还可包括分析借助于动态零件平均测试（PAT）通过施加所述至少一个测试电位而获得的测试结果。
在一个或多个实施例中，可在半导体工件中形成所述半导体器件，该工件包括多个焊盘，其至少包括被耦合到所述至少一个第一端子电极区的第一焊盘、被耦合到所述至少一个第二端子电极区的第二焊盘、被耦合到所述至少一个栅极电极的第三焊盘和被耦合到所述至少一个附加电极的第四焊盘，其中，可使被耦合到所述至少一个附加电极的第四焊盘与第一至第三焊盘电绝缘。
在一个或多个实施例中，该方法还可包括：在至少向所述至少一个附加电极施加所述至少一个测试电位之后将第四焊盘电连接到第一至第三焊盘中的至少一个。
在一个或多个实施例中，可在半导体器件的线后端处理阶段中执行将第四焊盘电连接到第一至第三焊盘中的至少一个。在一个或多个实施例中，可在半导体器件的后端处理阶段中执行将第四焊盘电连接到第一至第三焊盘中的至少一个。
在一个或多个实施例中，至少向所述至少一个附加电极施加所述至少一个测试电位可包括使用多个探针。
在一个或多个实施例中，可在半导体器件的前端处理阶段中执行至少向所述至少一个附加电极施加所述至少一个测试电位。
根据各种实施例的测试方法可包括：提供工件，该工件包括要测试的晶体管，该晶体管包括被并联地电连接的多个单元，每个单元包括至少一个沟槽、至少一个第一端子电极区和至少一个第二端子电极区、至少一个栅极电极以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极，
其中，可与所述至少一个第一端子电极区、所述至少一个第二端子电极区和所述至少一个栅极电极的电位分开地控制所述至少一个附加电极的电位；以及
至少向单元的所述至少一个附加电极施加多个测试电位以检测所述多个单元之中的有缺陷单元。
在一个或多个实施例中，至少向单元的所述至少一个附加电极施加所述多个测试电位可包括向所述至少一个附加电极施加多个不同偏置电位，其中，该方法还可进一步包括针对偏置电位中的每个而测量晶体管的击穿电压。
在一个或多个实施例中，可用设置在相应沟槽中的绝缘层来使所述至少一个附加电极绝缘，其中，至少向所述至少一个附加电极施加多个测试电位可包括向所述至少一个附加电极施加多个测试电位，并且其中，该方法还可包括针对所述多个测试电位中的每一个而测量通过绝缘层的隧道电流。
在一个或多个实施例中，所述工件还可包括多个焊盘，其至少包括被耦合到所述至少一个第一端子电极区的第一焊盘、被耦合到所述至少一个第二端子电极区的第二焊盘、被耦合到所述至少一个栅极电极的第三焊盘和被耦合到每个单元的所述至少一个附加电极的第四焊盘，其中，可使被耦合到所述至少一个附加电极的第四焊盘与第一至第三焊盘电绝缘。
在一个或多个实施例中，可在工件的前端处理阶段中执行至少向单元的所述至少一个附加电极施加所述多个测试电位；以及
该方法还可包括在工件的线的后端或后端处理阶段中将第四焊盘电连接到第一至第三焊盘中的至少一个。
根据各种实施例的测试装置可包括：
要测试的半导体器件，该半导体器件包括至少一个器件单元，所述至少一个器件单元包括至少一个沟槽、至少一个第一端子电极区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极，
其中，可与所述至少一个第一端子电极区、所述至少一个第二端子电极区和所述至少一个栅极电极的电位分开地控制所述至少一个附加电极的电位；以及
测试设备，被配置成至少向所述一个附加电极施加至少一个电测试电位以检测所述至少一个器件单元中的缺陷。
根据各种实施例的测试方法可包括：提供要测试的半导体器件，该半导体器件被配置为二极管且包括至少一个器件单元，所述至少一个器件单元包括至少一个沟槽、至少一个第一端子电极区、至少一个第二端子电极区、和至少部分地设置在所述至少一个沟槽中的至少一个电极，
其中，可与所述至少一个第一端子电极区和所述至少一个第二端子电极区的电位分开地控制所述至少一个电极的电位；以及
至少向所述至少一个电极施加至少一个电测试电位以检测所述至少一个器件单元中的缺陷。
根据各种实施例的测试装置可包括：要测试的半导体器件，该半导体器件被配置为二极管且包括至少一个器件单元，所述至少一个器件单元包括至少一个沟槽、至少一个第一端子电极区、至少一个第二端子电极区、和至少部分地设置在所述至少一个沟槽中的至少一个电极，
其中，可与所述至少一个第一端子电极区和所述至少一个第二端子电极区的电位分开地控制所述至少一个电极的电位；以及
测试设备，被配置成至少向所述至少一个电极施加至少一个电测试电位以检测所述至少一个器件单元中的缺陷。
上文所述的一个或多个实施例涉及具有用于源极多晶硅（在本文中也称为S-多晶硅或多晶硅-S）的单独接触焊盘的双多晶硅MOSFET（有时也称为“XFET”）以及可用于滤出关键缺陷的前端中的对应测量方法。可看到此概念的一个方面在于可能需要将源极多晶硅（多晶硅-S）单独地耦合到前端中的独立电位，并且稍后在后端中可能需要常规地再次耦合到（例如大的）源极焊盘。一般地，可能期望在器件的制造期间将例如诸如上述双多晶硅MOSFET之类的半导体器件的两个或更多接触焊盘相互电分离，例如以便能够向焊盘施加单独电位（例如在前端测试期间），并且在最后处理的器件中将焊盘永久地相互电连接，例如以便实现器件的期望功能。
实现单独电位的上述施加的一个方法可以是在前端中提供单独焊盘，其可稍后在后端中借助于结合过程而被相互连接。此概念的示例包括使用几个单独焊盘、或使用附加焊盘和到大的源极焊盘的结合或者甚至使用所谓的“分裂焊盘”。然而，此概念可能难以实施，因为对后端过程的改变可能仅设计为长期变化且可能要求相当大的努力。
本文所述的各种实施例提供了通过在前端中改变已经在晶片级的设计或布局来消除上述困难的方式。
根据某些实施例，可使用包括至少两个层的金属化结构，例如两层金属化（诸如AlCu和Cu）和对应的照相技术而在第一金属化层级（例如AlCu级）执行针对缺陷的测试或筛选（screening）（其中接触焊盘，例如双多晶硅MOSFET的多晶硅-S焊盘和源极焊盘，仍被相互电分离），并例如借助于Cu桥而在线的后端（BEOL）中（换言之，在前端处理阶段的BEOL处理阶段中）通过第二（后续）金属化层级（例如Cu层）重建单独接触焊盘（例如多晶硅-S焊盘和（诸如大的）源极焊盘）之间的电连接。这样，可避免用于在后端处理阶段中使焊盘短路的复杂和/或昂贵措施。
根据各种实施例，可用单独的电位（焊盘）基于AlCu而在前端中执行缺陷筛选测量，例如在具有用于源极多晶硅（所谓的XFET）的单独接触焊盘的双多晶硅MOSFET处或在其它器件（诸如，在沟槽中具有两个或更多栅极（诸如多晶硅）的任何沟槽器件）处，并且随后在BEOL组装中，可再次地借助于一个或多个Cu桥而使这些电位（焊盘）短路。例如，可在缺陷筛选期间使同一个器件的（例如同一个晶体管的）两个或更多焊盘相互电分离（绝缘），以便向焊盘施加不同的电位，并且可在已完成缺陷筛选之后将其相互电连接（短路）以便向焊盘施加同一个电位。为此，可使用多层金属化（换言之，金属化层堆栈），其包括至少两个金属化层（诸如，AlCu层和在AlCu层顶部上的Cu层），其中，所述至少两个金属化层中的至少一个（但并非全部）在多层金属化的最后处理阶段中形成连接桥。形成连接桥的所述至少一个金属化层可以是除多层金属化的最底层之外的层。形成连接桥的所述至少一个金属化层可例如包含Cu或由其制成。然而，根据某些实施例，也可使用其它导电材料，诸如其它金属或金属合金。
根据其它实施例，可在单独接触焊盘之间提供永久导电连接（诸如，在多晶硅-S焊盘与源极焊盘之间或在其它单独接触焊盘之间）。此永久导电（“常开”）连接可例如由诸如晶体管之类的开关实施，其可在其休眠状态下是“导通”的，诸如当不向晶体管（“常开”晶体管）的栅极施加电压时。借助于向开关的控制端子施加适当的控制电压，诸如向“常开”晶体管的栅极，可将开关（例如晶体管）关断达在其期间执行缺陷筛选或测试的时间段。换言之，可（暂时地）中断接触焊盘（例如多晶硅-S焊盘和源极焊盘）之间的电连接。在完成缺陷筛选或测试测量之后，可例如通过终止向开关的控制端子（例如晶体管的栅极）供应控制电压来恢复例如“常开”晶体管之类的开关的休眠状态，即接触焊盘（诸如多晶硅-S焊盘和源极焊盘）之间的导电连接。在这种状态下，可以常规方式来执行整个后端处理或组装。
本文所述的各种实施例可避免对用以使两个或更多单独焊盘电短路的复杂和/或昂贵后端处理的需要。
图12示出了根据各种实施例的用于处理半导体器件的方法1200。
方法1200可包括：
提供具有第一焊盘和与第一焊盘电分离的第二焊盘的半导体器件（在1202中）；
向第一焊盘和第二焊盘中的至少一个施加至少一个电测试电位（在1204中）；以及
在施加所述至少一个电测试电位之后将第一焊盘和第二焊盘相互电连接（在1206中）。
在一个或多个实施例中，可将半导体器件配置为沟槽晶体管，其包括源极端子区、漏极端子区、栅极电极、以及至少部分地设置在沟槽中的至少一个附加电极，其中，可将第一焊盘耦合到源极端子区且可将第二焊盘耦合到至少一个附加电极。
在一个或多个实施例中，可将所述至少一个附加电极配置为屏蔽电极。在一个或多个实施例中，可将所述至少一个附加电极配置为场电极。
在一个或多个实施例中，可根据上文所述的一个或多个实施例将在1202中提供的半导体器件配置为例如具有用于源极多晶硅（所谓的XFET）的单独接触焊盘的双多晶硅沟槽晶体管（例如MOSFET）或者作为可要求在器件测试期间向接触焊盘施加单个/单独电位或信号的任何其它器件，其中，接触焊盘在最后处理的器件中被短路。
换言之，根据各种实施例，第一焊盘和第二焊盘（以及可能半导体器件的一个或多个附加焊盘）可以是可能需要在测试测量（例如缺陷筛选测试）期间相互电分离（分开）且可能需要在测试测量之后相互电连接的焊盘。
在一个或多个实施例中，半导体器件可包括多个器件单元，并且可将所述至少一个电测试电位配置成检测所述多个器件单元中的缺陷。
在一个或多个实施例中，可根据上文所述的一个或多个实施例来执行在1204中向第一和第二焊盘施加第一和第二电测试电位。例如，根据一个或多个实施例，可使半导体器件经受如上文所述的缺陷筛选测试。
在一个或多个实施例中，可用任何适当的连接元件来实现在1206中将第一和第二焊盘相互电连接。
在一个或多个实施例中，在1206中将第一和第二焊盘相互电连接可包括在第一和第二焊盘的至少一部分上面沉积导电层。
在一个或多个实施例中，导电层可包括金属和金属合金中的至少一个或者可由其制成。
在一个或多个实施例中，导电层可具有比第一和第二焊盘中的至少一个更大的厚度。
在一个或多个实施例中，可用导电桥或桥层、例如金属或金属合金桥（例如Cu或Cu合金（诸如AlCu）桥）来实现在1206中将第一和第二焊盘相互电连接。替换地，导电桥可包含其它导电材料或由其组成，诸如其它金属或金属合金，例如阻挡层材料，诸如例如Ti、TiN、TiW等。
在一个或多个实施例中，可用至少一层（例如上层，诸如最上层）的多层金属化、例如用AlCu/Cu或AlSiCu/Cu金属化堆栈的Cu层或用AlCu/AlCu金属化堆栈的上AlCu层或用Cu/Cu金属化堆栈的上Cu层等来形成导电桥。就此而论，可将术语“多层金属化”或“金属化堆栈”理解成还包括其中层中的至少一个包含除金属或金属合金之外的导电材料（诸如，例如多晶硅或其它导电材料）或由其制成的层布置。例如，在一个实施例中，可将多层金属化配置为多晶硅/金属层堆栈，例如多晶硅/Cu堆栈（即，包括多晶硅层和在多晶硅层的顶部上的Cu层的层堆栈）。
在一个或多个实施例中，形成导电桥的一个或多个层可包括与多层金属化的一个或多个其它层不同的一个或多个材料或者可由其制成。
在一个或多个实施例中，形成导电桥的一个或多个层可包括与多层金属化的一个或多个其它层相同的一个或多个材料或者可由其制成。
在一个或多个实施例中，形成导电桥的一个或多个层可具有比多层金属化的一个或多个其它层更大的厚度。
在一个或多个实施例中，形成导电桥的一个或多个层（在一个或多个实施例中，诸如AlCu/Cu多层金属化中的Cu层）可具有大于或等于约3μm的厚度、例如在从约3μm至约40μm范围内、例如在从约3μm至约 15μm范围内。
在一个或多个实施例中，一个或多个其它层（换言之，未形成导电桥的一个或多个层）（在一个或多个实施例中诸如AlCu/Cu多层金属化中的AlCu层）可具有大于或等于约1μm的厚度、诸如在从约1μm至约10μm范围内、诸如在从约3μm至约5μm范围内。
在一个或多个实施例中，可将第一和第二焊盘布置在半导体器件的第一侧（例如主处理表面，例如正面）处。一般地，可将第一和第二焊盘布置在第一侧处的任意位置处。在一个或多个实施例中，第一和第二焊盘可以是半导体器件的相邻焊盘，诸如其中在第一和第二焊盘之间并未设置导电元件（诸如栅极滑槽（gate runner））。
在一个或多个实施例中，可用除结合导线或夹持件之外的任何适当的连接元件来实现在1206中将第一和第二焊盘相互电连接。
在一个或多个实施例中，可用至少一个结合导线来实现在1206中将第一和第二焊盘相互电连接。
在一个或多个实施例中，可用至少一个夹持件来实现在1206中将第一和第二焊盘相互电连接。
在一个或多个实施例中，可在线后端（BEOL）过程或处理阶段中执行将第一和第二焊盘相互电连接。
图13A示出了根据各种实施例的例如对应于图12中的1202的第一处理阶段期间的半导体器件1300的平面图且图13B示出了沿着图13A中的线A-A的截面图。
在一个或多个实施例中，半导体器件1300可形成于半导体工件中或者可以是其一部分，例如晶片或芯片。
半导体器件1300可包括设置在半导体器件1300的第一侧1323（诸如正面，诸如主处理表面）处的多个接触焊盘1302、1303、1304。可将半导体器件1300配置为具有用于源极多晶硅（所谓的XFET）的单独接触焊盘的双多晶硅MOSFET器件。半导体器件1300可包括多个器件单元（未示出）且可例如以与上文所述的半导体器件中的一个类似的方式来配置，诸如图1A至5中所示的半导体器件中的一个。
特别地，半导体器件1300可包括可以是XFET的源极焊盘的第一焊盘1302、可以是XFET的源极多晶硅（多晶硅-S或S-多晶硅）焊盘的第二焊盘1303以及可以是XFET的栅极焊盘的第三焊盘1304。可将第一至第三焊盘1302、1303、1304电耦合到半导体器件1300的各个器件单元的相应端子电极区或电极以便向端子电极区或电极提供电位。
例如，在以与图1A的半导体器件100类似的方式配置半导体器件1300的情况下，可将第一焊盘（源极焊盘）1302耦合到第一端子电极区（源极区）102，可将第二焊盘（S-多晶硅焊盘）1303耦合到附加电极111，并且可将第三焊盘（栅极焊盘）1304耦合到图1A中的栅极电极109。在一个或多个实施例中，半导体器件1300可包括第四焊盘（在图13A和13B中未示出），其可被耦合到图1A中所示的第二端子电极区（漏极区）103。第四焊盘可例如设置在半导体器件1300的相对侧（诸如背面）。
在一个或多个实施例中，焊盘1302、1303、1304中的至少一个（诸如全部）可包括单层（诸如单个金属或金属合金层或其它导电层）或包括多个层（例如多个金属或金属合金层或其它导电层）的层堆栈，或者可以由其制成。
在一个或多个实施例中，可借助于在本领域中可同样地已知的适当沉积过程而已经形成焊盘1302、1303、1304中的至少一个（例如全部）。
焊盘1302、1303、1304被相互电分离。换言之，施加或改变到焊盘1302、1303、1304中的一个的电位将对其它焊盘处的电位没有（或仅有可忽略的）影响。再换言之，可相互独立地设置和/或改变焊盘1302、1303、1304处的电位。
在一个或多个实施例中，第一焊盘（源极焊盘）1302可占用半导体器件1300的第一侧1323的面积的相对大的百分比，例如面积的超过50%，如所示。
在一个或多个实施例中，可紧接着第一焊盘1302设置第二焊盘（S-多晶硅焊盘）1303。换言之，第一和第二焊盘1302、1303可以是相邻焊盘。例如，在第一侧1323处的第一焊盘1302和第二焊盘1303之间可以不设置导电元件，如所示。
在一个或多个实施例中，可将第二焊盘（S-多晶硅焊盘）1303设置在半导体器件1300的第一侧1323的拐角处，诸如图13A中的右上拐角。
在一个或多个实施例中，可紧接着第一焊盘1302设置第三焊盘（栅极焊盘）1304。换言之，第一和第三焊盘1302、1303可以是相邻焊盘。例如，在第一侧1323处的第一焊盘1302和第三焊盘1304之间可以不设置导电元件，如所示。
在一个或多个实施例中，可将第三焊盘（栅极焊盘）1304设置在半导体器件1300的第一侧1323的拐角处，诸如图13A中的右下拐角。
在一个或多个实施例中，可将第三焊盘（栅极焊盘）1304耦合到可沿着半导体器件1300的第一侧1323的边缘延伸的一个或多个延伸部分1304a，1304b，如图13A中所示。导电延伸部分1304a、1304b有时也可称为栅极滑槽且可用于提供经由第三焊盘（栅极焊盘）1304供应给器件单元（例如图1A中的器件单元120）中的各个栅极电极109的电位。
半导体器件1300还可包括设置在半导体器件1300的第一侧1323处的绝缘层1301（例如，氧化层等），其中，可借助于绝缘层1301使焊盘1302、1303、1304和/或导电延伸部分1304a、1304b与半导体器件1300的其它导电元件或其它区域电绝缘。
在一个或多个实施例中，焊盘1302、1303、1304和/或导电延伸部分1304a、1304b可包括导电材料或者可由其制成，诸如，例如金属或金属合金，诸如根据某些实施例的AlCu。例如，焊盘1302、1303、1304和/或导电延伸部分1304a、1304b可包括至少一个导电层或者可由其组成，诸如至少一个金属或金属合金层。
在图13A和13B中所示的处理阶段中，可使半导体器件1300经受一个或多个测试测量，例如如上文中所述的缺陷筛选测试，并且对应于例如图12中的1204。也就是说，可向第一和第二焊盘1302、1303（且可能向第三焊盘1304和/或第四焊盘（未示出））施加单独测试电位以便检测例如半导体器件1300中的器件单元中的缺陷。由于第一焊盘1302和第二焊盘1303相互电分离，所以可向焊盘1302、1303施加各个测试电位。可同时地或连续地向焊盘1302、1303施加相应的测试电位。这样，可在半导体器件1300处执行可用来检测有缺陷器件单元的多种缺陷筛选测试，如上文所述。可例如以与如图8中所示类似的方式来配置用于向半导体器件1300的第一和第二焊盘1302、1303（和可能其它焊盘）施加相应测试电位的测试装置。
图14A示出了根据各种实施例的例如对应于图12中的1206的第二处理阶段期间的半导体器件1300的平面图且图14B示出了沿着图14A中的线A'—A'的截面图。
如图14A和14B中所示，半导体器件1300的第一焊盘（源极焊盘）1302和第二焊盘（S-多晶硅焊盘）1303已被相互电连接。为此，已形成将第一焊盘1302与第二焊盘1303相连的导电桥。该导电桥可由导电层1305形成，例如金属或金属合金层，诸如在一个实施例中的Cu层，其接触（诸如直接地接触）第一焊盘1302和第二焊盘1303两者，如所示。在一个或多个实施例中，导电层1305可覆盖第一焊盘1302和/或第二焊盘1303的大面积，诸如超过50%、诸如超过75%、诸如超过80%、诸如超过90%。可例如借助于适当的沉积工艺来形成例如金属或金属合金层之类的导电层1305。
在一个或多个实施例中，可在形成导电层1305之前在第一焊盘1302与第二焊盘1303之间形成绝缘层1306（例如层间电介质（ILD），诸如氧化层等），如所示。在其它实施例中，可省略绝缘层1306。
在一个或多个实施例中，导电层1305的厚度（在图14B中用箭头1307指示）可比第一焊盘1302和/或第二焊盘1303的厚度更大。例如，在一个或多个实施例中，第一焊盘1302和/或第二焊盘1303的厚度可大于或等于约1μm，例如在从约1μm至约10μm范围内，例如在从约3μm至约 5μm范围内，而导电层1305的厚度可大于或等于约3μm，例如在从约3μm至约 40μm的范围内，例如在从约3μm至约15μm范围内，然而厚度也可以是可能的。
说明性地，图14A和14B中所示的半导体器件1300包括多层金属化，其包括至少两个金属化层或级，其中，多层金属化的第一（下）金属化层或级由形成第一和第二焊盘1302、1303的一个或多个层组成，并且多层金属化的第二（上）金属化层或级由导电层1305组成，并且其中，第二（上）金属化层或级形成导电桥，使第一和第二焊盘1302、1303电短路。根据一个或多个实施例，可在已在用电分离焊盘1302、1303在半导体器件1300处执行一个或多个测试测量（例如缺陷筛选测试）之后，在线后端处理阶段中形成第二金属化层或级（导电桥）。
在一个或多个实施例中，在形成导电桥之后，随后可使图14A和14B中所示的半导体器件1300经受一个或多个附加处理步骤或过程，例如一个或多个后端处理步骤或过程。
在最后处理器件1300中，可经由导电层1305将第一和第二焊盘1302、1303永久地相互电连接，使得可在器件1300的正常操作期间向焊盘1302和1303两者且因此向被耦合到焊盘1302和1303的端子电极区或电极供应同一个电位。
各种实施例提供了一种半导体器件，其可包括：
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区（诸如第一源极/漏极区，诸如源极区）、至少一个第二端子电极区（诸如第二源极/漏极区，诸如漏极区）、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极（诸如屏蔽电极，诸如场电极）；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；以及
导电层，设置在第一焊盘和第二焊盘的至少一部分上且将第一焊盘电连接到第二焊盘。
各种实施例提供了一种具有用于源极多晶硅（所谓的XFET）的单独接触焊盘的双多晶硅MOSFET器件，其中用于源极多晶硅（多晶硅-S）的焊盘与晶体管器件的另一焊盘电分离。在各种实施例中，将在已在其中焊盘被相互电分离的状态下执行一个或多个测试测量（例如缺陷筛选测试）之后经由多层金属化的一个或多个层将源极多晶硅焊盘电连接到另一焊盘。
各种实施例提供了一种用于处理半导体器件的方法，该方法包括：
提供要测试的半导体器件，该半导体器件具有被相互电分离的至少两个接触焊盘；
向所述至少两个接触焊盘施加单个测试电位；以及
在已施加测试电位之后使所述至少两个接触焊盘电短路。
各种实施例提供了一种用于处理半导体器件的方法，该方法包括：
提供要测试的半导体器件，该半导体器件具有多个器件单元且具有相互电分离且被耦合到在器件单元中形成的相应的电极区或电极的至少两个接触焊盘；
向所述至少两个接触焊盘施加一个或多个测试电位以检测所述多个器件单元中的缺陷；
在已施加所述一个或多个测试电位之后在所述至少两个接触焊盘之间形成永久电连接。
图15示出了根据各种实施例的用于处理半导体器件的方法1500。
方法1500可包括：
提供具有第一焊盘、第二焊盘以及耦合在第一焊盘与第二焊盘之间且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘相互电分离的第二状态之间可切换的开关元件的半导体器件（在1502中）；
在开关元件处于第二状态的同时向第一焊盘和第二焊盘中的至少一个施加至少一个电测试电位（在1504中）；以及
在向第一和第二焊盘中的所述至少一个施加所述至少一个电测试电位之后将开关元件从第二状态切换至第一状态（在1506中）。
在一个或多个实施例中，提供半导体器件可包括在开关元件处于第一状态的情况下提供半导体器件。换言之，当提供半导体器件时，开关元件可处于第一状态中。
在一个或多个实施例中，可在施加所述至少一个电测试电位之前将开关元件从第一状态切换至第二状态。
在一个或多个实施例中，所述第一状态可以是开关元件的休眠状态。
在一个或多个实施例中，可将开关元件配置为常开晶体管。
在一个或多个实施例中，可将常开晶体管的第一源极/漏极端子耦合到第一焊盘，并且可将常开晶体管的第二源极/漏极端子耦合到第二焊盘。
在一个或多个实施例中，术语“常开晶体管”可包括或者可指的是自导电（self-conducting）晶体管。在一个或多个实施例中，术语“常开晶体管”可包括或者可指的是当未向晶体管的栅极施加控制电压时或者当施加于晶体管的栅极的控制电压为零或基本上为零时处于导电状态或“导通”状态的晶体管。
在一个或多个实施例中，将开关元件从第一状态切换至第二状态可包括向开关元件的控制端子施加控制电压（例如向常开晶体管的栅极端子施加控制电压），并且将开关元件从第二状态切换至第一状态可包括关断控制电压的施加。
在一个或多个实施例中，所述控制电压可以是非零电压。在一个或多个实施例中，所述控制电压可以是小于零的电压。在一个或多个实施例中，所述控制电压可以是大于零的电压。
在一个或多个实施例中，开关元件可以是常开晶体管，其中，可例如通过向晶体管的栅极施加适当栅极控制电压、同时施加所述至少一个电测试电位来将晶体管切换至“断开”状态。
在一个或多个实施例中，一旦不再向晶体管的栅极施加栅极控制电压，就可将常开晶体管从“断开”状态切换回到“导通”状态。
说明性地，例如常开晶体管之类的开关元件的正常状态或休眠状态可以是导电的或“导通”，使得可经由开关元件将第一焊盘和第二焊盘相互电连接，并且可暂时地使诸如常开晶体管之类的开关元件被带到不导电或“断开”状态，例如达缺陷筛选测试的持续时间。也就是说，在缺陷筛选测试期间，可由于开关元件被切换成“断开”而使第一和第二焊盘相互电分离。在缺陷筛选（或任何其它测试测量）完成之后，开关元件可例如通过关断施加于常开晶体管的栅极的控制电压而返回到其休眠状态，并且可例如经由开关元件被切换成“导通”而将第一和第二焊盘永久地相互电连接。
在一个或多个实施例中，可将半导体器件配置为具有用于源极多晶硅（XFET）的单独接触焊盘的双多晶硅MOSFET，其中，第一焊盘可以是例如源极多晶硅焊盘且第二焊盘可以是XFET的源极焊盘，如上文所述。然而，在其它实施例中，可根据本文所述的其它实施例来配置半导体器件，或者其一般地可以是可要求在测试测量（例如缺陷筛选）期间将两个（或更多）焊盘电分离以便能够向焊盘施加单个测试电位并在完成测试之后再次被电连接的任何器件。
在一个或多个实施例中，常开晶体管可包括至少一个沟槽或者可在其中形成。
在一个或多个实施例中，可将常开晶体管配置为具有横向电流的晶体管。在一个或多个实施例中，术语“横向电流”可包括或者可指的是平行于或基本上平行于芯片表面（例如芯片主处理表面，例如芯片的正面和/或背面）的电流。
在一个或多个实施例中，常开晶体管可以具有与半导体器件的主晶体管（例如功率晶体管，例如沟槽晶体管，例如XFET）相同导电类型。在一个或多个实施例中，术语“主晶体管”可包括或指的是由半导体器件的器件单元或单元场实现的晶体管。
在一个或多个实施例中，可将常开晶体管配置成具有比主晶体管更高的击穿电压。这可例如由布局设计和/或沟槽宽度设计和/或掺杂分布来实现。例如，在一个或多个实施例中，可与主晶体管的漂移区不同地（例如，通过使用反向掺杂剂注入）掺杂常开晶体管的漂移区。
在一个或多个实施例中，可相对于芯片半导体材料（例如硅）的结晶取向而以与主晶体管不同的取向来布置常开晶体管。例如，可相对于主晶体管的布局将常开晶体管的布局旋转一定角度，例如45°。例如，在一个或多个实施例中，可相对于芯片半导体材料的主结晶取向和/或相对于主晶体管的取向而将常开晶体管旋转约45°的角度。例如，在一个或多个实施例中，可使主晶体管的单元沟槽平行于或基本上平行于芯片边缘对准，同时可使常开晶体管的单元沟槽以与芯片边缘的例如45°的角对准。说明性地，在一个或多个实施例中，可使常开晶体管（例如晶体管的一个或多个沟槽）在芯片或芯片布局上的“对角线”方向上对准。
图16示出了根据各种实施例的半导体器件1600的布局图。
可将半导体器件1600配置为功率晶体管，例如功率场效应晶体管，例如功率MOSFET（如所示），其中，图16示出了功率晶体管的右上芯片拐角的布局图。如上文所述，可以以例如与诸如图1A中所示的类似方式将半导体器件1600配置为包括多个器件单元的沟槽器件。可将半导体器件1600配置为XFET器件。
在一个或多个实施例中，半导体器件1600可形成于半导体工件中或者可以是其一部分，例如晶片或芯片。
半导体器件1600可包括第一焊盘1602，其可以是被耦合到功率晶体管的源极单元场（例如MOS源极单元场，如所示）的源极焊盘。例如，可将第一焊盘（源极焊盘）1602耦合到器件单元中的源极区（例如图1A中的器件单元120中的区域102），如上文所述。第一焊盘1602可例如与图13A中所示的第一焊盘1302相当（comparable）。半导体器件1600还可包括第二焊盘1603，其可以是可被耦合到器件单元中的附加电极（例如屏蔽电极）的源极多晶硅（S-多晶硅）焊盘，如上文所述（诸如图1A中的器件单元120中的电极111）。第二焊盘1603可例如与图13A中所示的第二焊盘1303相当。
半导体器件1600还可包括被耦合在第一焊盘（源极焊盘）1602与第二焊盘（S-多晶硅焊盘）1603之间的开关元件1607。可将开关元件1607配置为常开晶体管，如所示。晶体管1607可具有第一源极/漏极端子、第二源极/漏极端子、以及栅极端子。可将第一源极/漏极端子耦合到第一焊盘1602且可将第二源极/漏极端子耦合到第二焊盘1603。晶体管1607可包括或者可被配置为沟槽晶体管。
半导体器件1600还可包括第三焊盘（未示出），其可以是被耦合到器件单元中的栅极电极（例如图1A中的器件单元120中的栅极电极109）的功率晶体管的栅极焊盘。可例如诸如以与图13A中所示的第三焊盘1304相似的方式将第三焊盘设置在右下芯片拐角（图16中未示出）中。半导体器件1600还可包括第四焊盘（未示出），其可以是被耦合到功率晶体管的漏极区的功率晶体管的漏极焊盘。可例如将第四焊盘（漏极焊盘）设置在芯片的背面处，同时可将第一焊盘（源极焊盘）1602、第二焊盘（源极多晶硅焊盘）1603以及第三焊盘（栅极焊盘）（未示出）设置在芯片的正面处。
半导体器件1600还可包括第五焊盘1608，其可以是常开晶体管1607的栅极焊盘。也就是说，可将第五焊盘1608耦合到常开晶体管1607的栅极端子，使得可经由第五焊盘1608向常开晶体管1607的栅极端子施加控制电压。
如图16中所示，MOS源极单元场可从芯片的边缘凹进某个距离以便容纳常开晶体管（和对应栅极焊盘1608）和用于XFET的附加源极多晶硅焊盘1603。换言之，根据某些实施例，可将两个焊盘1603和1608及常开晶体管集成在芯片的拐角（例如，图16中所示的示例中的右上拐角）的自由空间中。
图17示出了图16的剖面的放大图。
在图17中，可更清楚地看到常开晶体管1607的直接附近区域。MOS源极金属线（在图中表示为“MOS源极”）从图的左下方接近于圆圈1607（指示常开晶体管），并且源极多晶硅金属线（在图中表示为“源极多晶硅”）从图的右上方接近于常开晶体管1607，并且朝着图的左侧向单元场沟槽中的源极多晶硅且朝着图的底部向XFET源极多晶硅焊盘1603延伸（参见图16）。可在XFET缺陷筛选测量期间向常开晶体管1607的栅极（在图中表示为“常开栅极”）施加非零电压（例如正电压），使得可将MOS源极与单元场沟槽中的源极多晶硅之间的导电连接（否则其将存在）中断达此缺陷筛选测量的持续时间。
根据一个或多个实施例，可从常开晶体管1607的MOS源极向栅极形成高电阻连接（例如，在图中表示为“MOhm1-4”的高欧姆连接）。在一个或多个实施例中，高欧姆连接可具有在兆欧（MΩ）范围中的电阻，例如大于或等于1MΩ、例如大于或等于2MΩ、例如大于或等于5MΩ、例如大于或等于10MΩ、例如大于或等于20MΩ、例如大于或等于50MΩ、例如大于或等于100MΩ的电阻，然而其它电阻值也可以是可能的。此高欧姆连接可用来在器件的使用寿命期间增加器件的可靠性。例如，在一个或多个实施例中，此高欧姆连接可防止可能浮置的常开栅极（常开晶体管1607的栅极）累积电荷并最后中断MOS源极到单元场沟槽中的源极多晶硅的电连接。高欧姆连接可确保放电电流可流动且常开栅极保持在源极电位。换言之，在一个或多个实施例中，高欧姆连接可防止常开晶体管由于其栅极处的电荷累积而在其使用寿命期间的某个点处切断。
在一个或多个实施例中，可在长的双多晶硅沟槽曲径中（在“MOhm2”处）形成此高欧姆连接。高欧姆连接可从到沟槽中的下多晶硅的接触开始（在“MOhm1”处），（在“MOhm3”处）从沟槽中的下多晶硅变成上多晶硅，并且最终接触常开栅极（在“MOhm4”处）。换言之，可提供具有曲折结构1609的沟槽，其中，在曲折沟槽1609中形成下多晶硅和上多晶硅，并且其中，在曲折沟槽1609的一端处，将下多晶硅耦合到MOS源极并将上多晶硅耦合到常开晶体管的栅极，并且其中，在曲折沟槽1609的另一端处，将下多晶硅耦合到上多晶硅。因此，电流可在曲折沟槽结构1609中“来回”流动。
图18示出了图17的剖面的放大图。
图18用于进一步图示出半导体器件1600的常开晶体管1607的配置。
根据一个或多个实施例，例如，相比于单元场沟槽的布局，可用旋转45°的布局来实施常开晶体管1607。这可具有沟槽中的场氧化物厚度明显比在单元场中更高的效果。这可具有这样的效果，即在雪崩情形下，晶体管1607的反向电压（也称为阻断电压）可更高，在某些实施例中例如约10V，如在主单元场中，并且因此主单元场系统将不受干扰。并且，沟槽宽度且因此还有沟槽深度可比在单元场中大，其也可导致较高的击穿强度。可在被旋转45°的布局中提供与主单元场中相同的源极和本体区。这可在没有额外努力的情况下实现。然而，可将常开晶体管1607配置为横向晶体管（换言之，具有横向电流流动方向的晶体管），其中，电流在“导通”状态下横向流动（换言之，平行于芯片表面），与具有垂直电流的主单元场相反。为了调整用于常开晶体管的起始电压，根据一个或多个实施例，可使用轻微反向注入在表面附近对本体区进行反向掺杂。与常规MOS工艺流程相比，此反向注入可以是仅有的附加过程。
根据一个或多个实施例，还可在已存在的沟槽中或者在已经以极端的宽度（非常宽的沟槽阱）轧制（draw）的沟槽中实现横向常开晶体管，并且根据某些实施例，在每种情况下可借助于嵌入式多晶硅结构来实现。
各种实施例提供了一种半导体器件，其可包括：
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；
开关元件，被电耦合在第一焊盘和第二焊盘之间，并且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘相互电分离的第二状态之间可切换。
在一个或多个实施例中，所述第一状态可以是开关元件的休眠状态。
在一个或多个实施例中，开关元件可以是常开晶体管。
在一个或多个实施例中，半导体器件还可包括被耦合到常开晶体管的栅极电极的附加焊盘。
在一个或多个实施例中，半导体器件还可包括将第一焊盘耦合到常开晶体管的栅极电极的高欧姆电连接。
在一个或多个实施例中，高欧姆电连接可包括曲折沟槽结构。
在一个或多个实施例中，常开晶体管可具有比由所述至少一个器件单元形成的晶体管更高的击穿电压。
在一个或多个实施例中，与由所述至少一个器件单元形成的晶体管的布局相比，可将常开晶体管的布局旋转一定角度。
虽然已参考特定实施例而特别地示出并描述了本公开的各种方面，但本领域的技术人员应理解的是在不脱离如由所附权利要求限定的本公开的精神和范围的情况下可在其中进行形式和细节方面的各种修改。因此由所附权利要求来指示本公开的范围，并且因此意图涵盖进入权利要求的等价物的含义和范围内的所有修改。

Claims (23)

1.一种用于处理半导体器件的方法，包括：
提供具有第一焊盘和与第一焊盘电分离的第二焊盘的半导体器件；
向第一焊盘和第二焊盘中的至少一个施加至少一个电测试电位；以及
在施加所述至少一个电测试电位之后将第一焊盘和第二焊盘相互电连接。
2.权利要求1的方法，其中，所述半导体器件包括多个器件单元，并且其中，所述至少一个电测试电位被配置成检测所述多个器件单元中的缺陷。
3.权利要求1的方法，其中，半导体器件被配置为沟槽晶体管，其包括源极端子区、漏极端子区、栅极电极以及至少部分地设置在沟槽中的至少一个附加电极，
其中，所述第一焊盘被耦合到源极端子区且所述第二焊盘被耦合到所述至少一个附加电极。
4.权利要求3的方法，其中，所述至少一个附加电极被配置为屏蔽电极。
5.权利要求1的方法，其中，将第一和第二焊盘相互电连接包括在第一和第二焊盘的至少一部分上面沉积导电层。
6.权利要求5的方法，其中，所述导电层包括金属和金属合金中的至少一个。
7.权利要求5的方法，其中，所述导电层具有比第一和第二焊盘中的至少一个更大的厚度。
8.权利要求1的方法，其中，所述第一和第二焊盘是相邻焊盘，并且在第一和第二焊盘之间未设置导电元件。
9.权利要求1的方法，其中，在线后端处理阶段中执行将第一和第二焊盘相互电连接。
10.一种半导体器件，包括：
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；
导电层，设置在第一焊盘和第二焊盘的至少一部分上且将第一焊盘电连接到第二焊盘。
11.一种用于处理半导体器件的方法，包括：
提供具有第一焊盘、第二焊盘以及耦合在第一焊盘与第二焊盘之间且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘并未经由开关元件被相互电连接的第二状态之间可切换的开关元件的半导体器件；
在开关元件处于第二状态时向第一和第二焊盘中的至少一个施加至少一个电测试电位；以及
在向第一和第二焊盘中的所述至少一个施加所述至少一个电测试电位之后将开关元件从第二状态切换至第一状态。
12.权利要求11的方法，其中，提供半导体器件包括在开关元件处于第一状态的情况下提供半导体器件，
所述方法还包括：
在施加所述至少一个电测试电位之前将开关元件从第一状态切换至第二状态。
13.权利要求11的方法，其中，所述第一状态是开关元件的休眠状态。
14.权利要求11的方法，其中，所述开关元件被配置为常开晶体管。
15.权利要求12的方法，其中，将开关元件从第一状态切换至第二状态包括向开关元件的控制端子施加控制电压，并且其中，将开关元件从第二状态切换至第一状态包括关断控制电压的施加。
16.一种半导体器件，包括：
至少一个器件单元，其包括至少一个沟槽、至少一个第一端子电极端子区、至少一个第二端子电极区、至少一个栅极电极、以及至少部分地设置在所述至少一个沟槽中的至少一个附加电极；
第一焊盘，被耦合到所述至少一个第一电极端子区；
第二焊盘，被耦合到所述至少一个附加电极；
开关元件，被电耦合在第一焊盘和第二焊盘之间，并且在其中第一和第二焊盘经由开关元件而被相互电连接的第一状态与其中第一和第二焊盘相互电分离的第二状态之间可切换。
17.权利要求16的半导体器件，其中，所述第一状态是开关元件的休眠状态。
18.权利要求16的半导体器件，其中，所述开关元件是常开晶体管。
19.权利要求18的半导体器件，还包括被耦合到常开晶体管的栅极电极的附加焊盘。
20.权利要求18的半导体器件，还包括将第一焊盘耦合到常开晶体管的栅极电极的高欧姆电连接。
21.权利要求20的半导体器件，其中，所述高欧姆电连接包括曲折的沟槽结构。
22.权利要求18的半导体器件，其中，所述常开晶体管具有比由所述至少一个器件单元形成的晶体管更高的击穿电压。
23.权利要求18的半导体器件，其中，与由所述至少一个器件单元形成的晶体管的布局相比，常开晶体管的布局被旋转一定角度。
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