JP2021036564A - 半導体ウェハおよび半導体チップ - Google Patents

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Abstract

【課題】簡単に半導体チップを分離することが可能な半導体ウェハおよび当該半導体ウェハから分離された半導体チップを提供すること。【解決手段】半導体ウェハは、複数のチップ領域と、カーフ領域と、第１の構造体と、を備える。前記複数のチップ領域のそれぞれは集積回路を有する。前記集積回路は、半導体基板に設けられたデバイス層に形成されている。前記カーフ領域は、前記チップ領域間に設けられている。前記第１の構造体は、前記カーフ領域において前記デバイス層内を厚さ方向に延びる構造を有している。【選択図】図３

Description

本実施形態は、半導体ウェハおよび半導体チップに関する。
半導体チップは、複数のチップ領域が設けられた半導体ウェハの個々のチップ領域がダイシングの工程で分離されることで生成される。チップ領域間には、ダイシングの際に犠牲になってもよい領域が設けられている。チップ領域間に設けられた当該領域は、カーフ領域と称され得る。
従来から、ダイシングストリート内にブレードを用いてスクライブラインを形成し、その後、当該スクライブラインの反対側の面から外力を印加して基板を撓ませたり、押し曲げたりすることにより、半導体ウェハをスクライブラインに沿って割断するというダイシング方法が知られている。
米国特許第４０９６６１９号明細書 米国特許第６２１４７０３号明細書 特許第３３０６８８９号公報 特許第５１２７６６９号公報 特開２０１１−４６５８１号公報
一つの実施形態は、簡単に半導体チップを分離することが可能な半導体ウェハおよび当該半導体ウェハから分離された半導体チップを提供することを目的とする。
一つの実施形態によれば、半導体ウェハは、複数のチップ領域と、カーフ領域と、第１の構造体と、を備える。前記複数のチップ領域のそれぞれは集積回路を有する。前記集積回路は、半導体基板に設けられたデバイス層に形成されている。前記カーフ領域は、前記チップ領域間に設けられている。前記第１の構造体は、前記カーフ領域において前記デバイス層内を厚さ方向に延びる構造を有している。
図１は、第１の実施形態にかかる半導体ウェハをおもて面側から見た平面図の一例である。 図２は、第１の実施形態にかかる割断境界構造体を半導体ウェハのおもて面から見た平面図である。 図３は、図１の半導体ウェハを切断線ＩＩＩ−ＩＩＩで切断した断面図である。 図４は、第１の実施形態にかかる割断境界構造体の配置および形状のバリエーションを説明するための模式的な図である。 図５は、第１の実施形態にかかる半導体ウェハからチップ領域を分離する処理を説明するための模式的な図である。 図６は、ダイシング装置が第１の実施形態の半導体ウェハに対して応力を印加する方法の例を説明するための模式的な図である。 図７は、割断によって生成された第１の実施形態の半導体チップの側面の状態の一例を説明するための模式的な図である。 図８は、第１の実施形態にかかる集積回路の模式的な斜視図である。 図９は、第１の実施形態にかかる集積回路の模式的な平面図である。 図１０は、図９の集積回路を切断線Ｘ−Ｘで切断した模式的な断面図である。 図１１は、第１の実施形態の割断境界構造体が形成される工程の一例を説明するための模式的な図である。 図１２は、第１の実施形態の割断境界構造体が形成される工程の別の一例を説明するための模式的な図である。 図１３は、第１の実施形態の割断境界構造体が柱状の形状を有する場合に、当該割断境界構造体５が形成される工程の一例を説明するための模式的な図である。 図１４は、第１の実施形態にかかる、各凹部の深さの制御の方法のバリエーションを説明するための模式的な図である。 図１５は、第２の実施形態の割断境界構造体の構造の一例を説明するための図である。 図１６は、第２の実施形態の割断境界構造体が形成される工程の一例を説明するための模式的な図である。 図１７は、割断によって生成された第２の実施形態の半導体チップの側面の状態の一例を説明するための模式的な図である。 図１８は、第３の実施形態の割断境界構造体の構造の一例を説明するための図である。 図１９は、割断によって生成された第３の実施形態の半導体チップの側面の状態の一例を説明するための模式的な図である。
以下に添付図面を参照して、実施形態にかかる半導体ウェハおよび半導体チップを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態にかかる半導体ウェハ１をおもて面側から見た平面図の一例である。半導体ウェハ１には複数のチップ領域２がマトリクス状に形成されている。この例では、各チップ領域２は、長方形の形状を有している。なお、各チップ領域２の形状はこれに限定されない。各チップ領域２は、隣接するチップ領域２と離間して設けられている。チップ領域２間の領域はダイシングの際に犠牲になってもよい領域、即ちカーフ領域３とされる。
カーフ領域３には、第１の構造体である割断境界構造体５が配置される。具体的には、例えばライン４上に割断境界構造体５が配置される。したがって、個々のチップ領域２は割断境界構造体５で囲まれた状態となる。
ダイシングの際には、割断境界構造体５が設けられた位置で半導体ウェハ１が割断される。これによって、個々のチップ領域２が互いに分離される。
個々のチップ領域２は、分離された後にパッケージ化される。パッケージ化された個々のチップ領域２またはパッケージ化される前の個々のチップ領域２は、実施形態の半導体チップの一例に該当する。
本図以降の図において、半導体ウェハ１の裏面からおもて面に向かう向きをＺ軸の正の向きとする。また、チップ領域２の長手方向の１つの向きを、Ｘ軸の正の向きとする。また、チップ領域２の短手方向の１つの向きを、Ｙ軸の正の向きとする。
図２は、第１の実施形態にかかる割断境界構造体５を半導体ウェハ１のおもて面から見た平面図である。また、図３は、図１の半導体ウェハ１を切断線ＩＩＩ−ＩＩＩで切断した断面図である。
図３に示されるように、半導体基板であるシリコン基板１０にはデバイス層１１が設けられている。デバイス層１１は、シリコン基板１０上に成膜などによって形成された１以上の層から構成される。詳細は後述するが、各チップ領域２においては、デバイス層１１に集積回路が形成されている。各チップ領域２の表面は、表面保護膜１２でコーティングされる。あるいは表面保護膜１２はなくてもよい。
カーフ領域３には、デバイス層１１内を半導体ウェハ１の厚さ方向に延びる割断境界構造体５が設けられている。なお、割断境界構造体５は、一例として、図２に示されるように、各チップ領域２を仕切る壁状の形状を有している。つまり、例えば図１のライン４に沿って壁状の割断境界構造体５が設けられている。
図３の断面図に示されるように、割断境界構造体５は、内部にボイド６を有している。割断境界構造体５は、デバイス層１１に凹部が形成され、その凹部に埋め込み材料が堆積されることで形成される。埋め込み材料は、例えば化学蒸着（CVD : chemical vapor deposition）またはスパッタリングなどによって凹部に堆積される。これらの手法で埋め込み材料を堆積する際にボイドが発生しやすくなるように、凹部の開口寸法が決められている。これによって、割断境界構造体５の内部にボイド６が形成される。なお、埋め込み材料の埋め込み方法は、化学蒸着およびスパッタリングに限定されない。
なお、割断境界構造体５の配置および形状は、上記に限定されない。図４は、第１の実施形態にかかる割断境界構造体５の配置および形状のバリエーションを説明するための模式的な図である。
例えば図４の（Ａ）に示されるように、壁状の割断境界構造体５がカーフ領域３に二重に配置されてもよい。また、図４の（Ｂ）に示されるように、壁状の割断境界構造体５が、カーフ領域３の幅方向の一方に偏った位置に配置されてもよい。各チップ領域２を囲むように壁状の割断境界構造体５が配置されることで、各チップ領域２の分離が容易になる。
また、図４の（Ｃ）に示されるように、柱状の割断境界構造体５が複数、設けられていてもよい。複数の柱状の割断境界構造体５が、各チップ領域を囲むように配置されることで、壁状の割断境界構造体５が設けられる場合と同様に、各チップ領域２の分離が容易になる。なお、柱状の割断境界構造体５は、角柱の形状であってもよいし、円柱の形状であってもよい。
以降では、特に断りがない限り、割断境界構造体５の形状は壁状であることとして説明する。
図５は、第１の実施形態にかかる半導体ウェハ１からチップ領域２を分離する処理を説明するための模式的な図である。
図５の（Ａ）は、割断境界構造体５を有する実施形態の半導体ウェハ１の断面図である。当該半導体ウェハ１は、裏面研磨（back grind）が実行されることで、シリコン基板１０が薄化される。その後、図５の（Ｂ）に示されるように、半導体ウェハ１に対し、半導体ウェハ１の裏面側から押し曲げる方向（符号７の方向）に曲げ応力が印加されるか、または各チップ領域２が互いに遠ざかる方向（符号８の方向）に引張応力が印加される。
割断境界構造体５は、デバイス層１１内を半導体ウェハ１の厚さ方向に延びる構造を有しているとともに、内部にボイド６を有していることから、半導体ウェハ１に形成された他の構造に比べて脆弱である。よって、半導体ウェハ１に符号７の方向の応力や符号８の方向の応力が印加されると、割断境界構造体５が設けられた位置（部位１１０）に応力が集中し、その結果、部位１１０にクラックが発生する。そして、引き続き応力が印加されると、当該クラックは半導体ウェハ１の裏面に向かって成長する。そして、最終的に、図５の（Ｃ）に示されるように、半導体ウェハ１は、割断境界構造体５の位置で割断される。
ここで、本実施形態と比較される技術として、カーフ領域３に溝などの凹部を設けることが考えられる。この技術を比較例と表記する。比較例によれば、凹部が設けられた位置が他の部位よりも脆弱であることから、上記した割断境界構造体５が設けられた場合と同様に、半導体ウェハは、凹部が設けられた位置で割断することが可能である。しかしながら、比較例によれば、裏面研磨の際などにおいて当該位置で意図せぬ割断が発生する虞がある。
実施形態によれば、割断境界構造体５は、凹部に埋め込み材料が埋め込まれて形成された構成を有しているため、割断境界構造体５が設けられた位置は、単に凹部のみが設けられた場合ほど脆弱ではない。よって、裏面研磨の際などにおける意図せぬ割断の発生を抑制することが可能である。
なお、符号７または符号８の方向の応力の印加は、例えばブレーキング装置やエキスパンド装置によって実施される。
図６は、エキスパンド装置が第１の実施形態の半導体ウェハ１に対して応力を印加する方法の例を説明するための模式的な図である。
例えば、図６の（Ａ）に示されるように、半導体ウェハ１の裏面がサポートテープ１０１に貼り付けられる。サポートテープ１０１の端部は、支持部１０２によって支持されている。なお、サポートテープ１０１は、ダイシングテープとも称される。
続いて、一例では、図６の（Ｂ）に示されるように、サポートテープ１０１は、凸形状の曲面を有する台１０３ａに押し付けられる。サポートテープ１０１は、台１０３ａの凸形状に沿ってたわむことで、サポートテープ１０１に貼り付けられた半導体ウェハ１には、裏面から図５の符号７の方向に曲げ応力が印加される。その結果、半導体ウェハ１は、割断境界構造体５が設けられた位置で割断される。
別の例では、図６の（Ｃ）に示されるように、サポートテープ１０１は、半導体ウェハ１よりも直径が大きい平坦な台１０３ｂに押し付けられる。これによって、サポートテープ１０１が引き延ばされ、その結果、サポートテープ１０１に貼り付けられた半導体ウェハ１には、図５の符号８の方向に引っ張り応力が印加される。そして、半導体ウェハ１は、割断境界構造体５が設けられた位置で割断される。
このように、実施形態によれば、ダイシングの工程で、ブレードによってスクライブラインを加工することなく半導体ウェハ１から個々の半導体チップ９を分離することが可能である。つまり、半導体ウェハ１から個々の半導体チップ９を簡単に分離することが可能である。
割断境界構造体５が設けられた位置で半導体ウェハ１が割断されると、割断によって生成された半導体チップ９の側面には、割断境界構造体５の材料が残る。
図７は、割断によって生成された第１の実施形態の半導体チップ９の側面の状態の一例を説明するための模式的な図である。なお、本図では、半導体チップ９を構成する複数の層のうちのデバイス層１１のみ図示されている。
図７の（Ａ）は、割断が実施される前の状態の割断境界構造体５を示している。本図に示されるように、ボイド６の断面は、デバイス層１１の厚さ方向に細長く延びた形状を有している。よって割断の際には、割断境界構造体５の厚みが薄い部分、具体的には、細長く延びるボイド６の上端の上の部分２１およびボイド６の下端の下の部分２２に応力が集中する。これによって、図７の（Ｂ）に示されるように、割断によって、部分２１および部分２２で割断境界構造体５が破断される。
図７の（Ｂ）は、半導体ウェハ１が割断されたことで生成された半導体チップ９を示している。本図に示されるように、半導体ウェハ１の割断によって生じた断面、つまり半導体チップ９の側面には、部分２１および部分２２における割断境界構造体５の破断面２３、２４と、ボイド６の内壁部分２５とが露出している。埋め込み材料が例えば化学蒸着またはスパッタリングによって堆積された場合、ボイド６の内壁部分２５は、破断面２３、２４よりも表面粗さが滑らかである。また、半導体チップ９の側面に付着している埋め込み材料の膜は、破断面２３、２４において、ボイド６の内壁部分２５よりも厚くなる。
図７の（Ｃ）は、半導体チップ９の側面を図７の（Ｂ）の視点２００から見た図である。本図の例では、デバイス層１１の断面は、割断境界構造体５を構成する埋め込み材料の膜で覆われている。そして、当該膜の、半導体ウェハ１のおもて面側（Ｚ軸の正側）には破断面２３が、半導体ウェハ１の裏面側（Ｚ軸の負側）には破断面２４が形成されている。そして、破断面２３、２４の間には、ボイド６の内壁部分２５が露出している。
このように、第１の実施形態によれば、側面の一部（この例ではデバイス層１１の部分）が割断境界構造体５の材料で構成された膜で覆われた半導体チップ９が得られる。
なお、図４の（Ｃ）に示されるような、割断境界構造体５の形状が柱状である場合には、割断後、半導体チップ９の側面のうちの割断境界構造体５が配置されていた部分のみが割断境界構造体５の材料で構成された膜で覆われている。
各チップ領域２には、デバイス層１１に集積回路が設けられている。図８〜図１０を参照して、デバイス層１１に設けられた集積回路の一例を説明する。なお、当該集積回路は、一例として、３次元構造のＮＡＮＤ型のフラッシュメモリのメモリセルアレイであることする。各チップ領域２に設けられる集積回路はこれに限定されない。
図８は、第１の実施形態にかかる集積回路の模式的な斜視図である。また、図９は、第１の実施形態にかかる集積回路の模式的な平面図である。また、図１０は、図９の集積回路を切断線Ｘ−Ｘで切断した模式的な断面図である。
メモリセルアレイは、ソース層ＳＬと、ソース層ＳＬ上に設けられた積層体３０と、複数の柱状部ＣＬと、複数の分離部６０と、積層体３０の上方に設けられた複数のビット線ＢＬとを有する。
ソース層ＳＬは、シリコン基板１０上に絶縁層４１を介して設けられている。ソース層ＳＬと積層体３０との間には、ゲート層４２が設けられている。
柱状部ＣＬは、積層体３０内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。柱状部ＣＬは、さらに積層体３０の下のゲート層４２を貫通し、ソース層ＳＬに達している。複数の柱状部ＣＬは、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されてもよい。
分離部６０は、積層体３０およびゲート層４２をＹ方向に複数のブロック（またはフィンガー）に分離している。分離部６０は、スリットＳＴ内に絶縁膜６３が埋め込まれた構造を有する。
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
柱状部ＣＬの上端部は、図８に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。
図１０に示されるように、ソース層ＳＬは、金属を含む層４７と、半導体層４３、４５、４６とを有する。
金属を含む層４７は、絶縁層４１上に設けられている。金属を含む層４７は、例えば、タングステン層またはタングステンシリサイド層である。
金属を含む層４７上に半導体層４３が設けられ、半導体層４３上に半導体層４５が設けられ、半導体層４５上に半導体層４６が設けられている。
半導体層４３、４５、４６は、ドーパントを含み、導電性をもつ多結晶シリコン層である。半導体層４３、４５、４６は、例えばリンがドープされた多結晶シリコン層である。
半導体層４６上に絶縁層４４が設けられ、絶縁層４４上にゲート層４２が設けられている。ゲート層４２は、ドーパントを含み、導電性をもつ多結晶シリコン層である。ゲート層４２は、例えばリンがドープされた多結晶シリコン層である。
ゲート層４２上に積層体３０が設けられている。積層体３０は、シリコン基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。上下で隣り合う電極層７０の間に絶縁層（絶縁体）７２が設けられている。最下層の電極層７０とゲート層４２との間に絶縁層７２が設けられている。
電極層７０は金属層である。電極層７０は、例えば、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。絶縁層７２は、酸化シリコンを主成分として含むシリコン酸化層である。
複数の電極層７０のうち、少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤ（図８参照）のコントロールゲートであり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳ（図８参照）のコントロールゲートである。例えば、最下層の電極層７０を含む下層側の複数層の電極層７０がソース側選択ゲートである。ドレイン側選択ゲートも複数層設けられてもよい。
ドレイン側選択ゲートとソース側選択ゲートとの間に、複数層の電極層７０がセルゲートとして設けられている。
ゲート層４２は、電極層７０の１層の厚さ、および絶縁層７２の１層の厚さよりも厚い。
複数の柱状部ＣＬは、積層体３０内をその積層方向に延び、さらに、ゲート層４２、絶縁層４４、半導体層４６および半導体層４５を貫通して、半導体層４３に達している。
このような集積回路は、柱状部ＣＬや分離部６０のように、デバイス層１１内を厚さ方向に延びる構造体を有している。柱状部ＣＬや分離部６０のように、デバイス層１１内を厚さ方向に延びる構造体は、実施形態の第２の構造体に該当し得る。
第２の構造体は、大きく、複数の層からなる積層体３０を積層する積層工程と、当該積層体３０に凹部を形成するエッチング工程と、所定の埋め込み材料を堆積させることで当該凹部に当該埋め込み材料を充填する堆積工程と、によって形成される。
第１の実施形態の割断境界構造体５は、第２の構造体を形成する工程と共通の工程によって形成され得る。例えば、エッチング工程において、第２の構造体のための凹部と、割断境界構造体５のための凹部と、が同時に形成される。そして、堆積工程において、第２の構造体のための凹部と、割断境界構造体５のための凹部と、に埋め込み材料が同時に堆積される。
図１１は、第１の実施形態の割断境界構造体５が形成される工程の一例を説明するための模式的な図である。なお、本図は、分離部６０と割断境界構造体５とが共通の工程で形成されることとしている。つまり、図１１の例では、分離部６０が第２の構造体に該当し、スリットＳＴが分離部６０を形成するための凹部（凹部８１）に該当する。
積層工程によって積層体３０が形成された後、エッチング工程において、凹部８１（即ちスリットＳＴ）と、割断境界構造体５のための凹部５１と、が同時に形成される。図１１の（Ａ）は、凹部８１および凹部５１が形成された後の半導体ウェハ１の一部の領域を半導体ウェハ１のおもて面から見た平面図である。また、図１１の（Ｂ）は、図１１の（Ａ）の半導体ウェハ１を切断線ＸＩ−ＸＩで切断した断面図である。
ここで、埋め込み材料の堆積の際にスリットＳＴ内にボイドが発生しないように、凹部８１の開口部の寸法（開口寸法）、特に幅Ｗ２が決められている。これに対し、割断境界構造体５にはボイド６が発生するように、凹部５１の開口部の寸法、特に幅Ｗ１が決められている。つまり、凹部８１の開口部の寸法と、凹部５１の開口部の寸法とは、幅の点で異なっている。
図１１の例では、凹部５１の開口部の幅Ｗ１は、凹部８１の幅Ｗ２に比べて狭くなっている。なお、Ｗ１とＷ２との大小関係はこの関係に限定されない。Ｗ１とＷ２との大小関係は埋め込み材料９０を堆積するための各種条件などに応じて逆転し得る。
続いて、堆積工程が実施される。つまり、例えば化学蒸着またはスパッタリングなどによって、埋め込み材料９０として凹部８１および凹部５１が形成された状態の半導体ウェハ１に絶縁膜６３の材料が堆積される。
図１１の例では、凹部５１の開口部の幅Ｗ１は、スリットＳＴの幅Ｗ２に比べて狭くなっている。これによって、埋め込み材料９０の堆積の際に、凹部５１への埋め込み材料９０の充填が完了する前に凹部５１の間口が埋め込み材料９０で閉塞され、その結果、凹部５１内にはボイド６が形成される。
堆積工程によって、図１１の（Ｃ）に示されるように、半導体ウェハ１は、表面に埋め込み材料９０が堆積された状態となる。スリットＳＴは、埋め込み材料９０が充填された状態となっている。また、凹部５１には、埋め込み材料９０が完全には充填されず、ボイド６を有する状態となっている。
その後、半導体ウェハ１の表面に形成された埋め込み材料９０の膜が例えば化学機械研磨（chemical mechanical polishing：ＣＭＰ）等によって除去されることで、半導体ウェハ１は、図１１の（Ｄ）に示されるように、スリットＳＴおよび割断境界構造体５が形成された状態となる。
このように、割断境界構造体５は、分離部６０と共通の工程（つまりエッチング工程および堆積工程）によって形成される。これによって、割断境界構造体５を形成するための専用の工程を新たに追加することなく割断境界構造体５を形成することが可能となる。
なお、第２の構造体は、分離部６０だけに限定されない。第１の構造体は、柱状部ＣＬであってもよい。
図１２は、第１の実施形態の割断境界構造体５が形成される工程の別の一例を説明するための模式的な図である。
例えば、エッチング工程によって、柱状部ＣＬのための凹部８２および割断境界構造体５のための凹部５１が同時に形成される。図１２の（Ａ）は、凹部８２および凹部５１が形成された後の半導体ウェハ１の一部の領域を半導体ウェハ１のおもて面から見た平面図である。また、図１２の（Ｂ）は、図１２の（Ａ）の半導体ウェハ１を切断線ＸＩＩ−ＸＩＩで切断した断面図である。
ここで、埋め込み材料の堆積の際に柱状部ＣＬ内にボイドが発生しないように、柱状部ＣＬの開口部の寸法、特に直径Ｄ１が決められている。これに対し、割断境界構造体５にはボイド６が発生するように、凹部５１の開口部の寸法、特に幅Ｗ１が決められている。
続いて、堆積工程が実施される。つまり、例えば化学蒸着またはスパッタリングなどによって、埋め込み材料が、凹部８２および凹部５１が形成された状態の半導体ウェハ１に堆積される。その後、半導体ウェハ１の表面に形成された埋め込み材料の膜が除去されることで、半導体ウェハ１は、図１２の（Ｃ）に示されるように、柱状部ＣＬおよび割断境界構造体５が形成された状態となる。なお、柱状部ＣＬは、図１２の（Ｃ）に示される状態の後、エッチング工程と堆積工程とが再び実行されることで、柱状部ＣＬの軸方向に延びる別の材料がさらに埋め込まれてもよい。
このように、割断境界構造体５は、柱状部ＣＬと共通の工程（つまりエッチング工程および堆積工程）によっても形成され得る。
図１３は、第１の実施形態の割断境界構造体５が柱状の形状を有する場合に、当該割断境界構造体５が形成される工程の一例を説明するための模式的な図である。
例えば、エッチング工程によって、柱状部ＣＬのための凹部８２および割断境界構造体５のための凹部５２が同時に形成される。ここで、埋め込み材料の堆積の際に柱状部ＣＬ内にボイドが発生しないように、凹部８２の寸法、特に直径Ｄ１が決められている。これに対し、割断境界構造体５にはボイド６が発生するように、凹部５２の開口部の寸法、特に直径Ｄ２が決められている。
図１３の例では、凹部５２の開口部の直径Ｄ２は、凹部８２の開口部の直径Ｄ１に比べて小さくされる。これによって、埋め込み材料の堆積の際に、凹部５２に埋め込み材料が充填される前に凹部５２の間口が埋め込み材料に閉塞され、その結果、凹部５２内にはボイド６が形成される。なお、Ｄ１とＤ２との大小関係は、埋め込み材料を堆積するための各種条件などに応じて逆転し得る。
図１３の（Ｂ）は、堆積工程によって埋め込み材料が堆積されて、埋め込み材料の膜が半導体ウェハ１の表面から除去された後の状態の半導体ウェハ１を示している。本図に示されるように、ボイドを有さない柱状部ＣＬと、ボイド６を有する割断境界構造体５が生成される。
このように、割断境界構造体５内にボイドを形成することができ、第２の構造体内のボイドの形成を抑制するために、割断境界構造体５のための凹部の開口部の寸法は、第２の構造体のための凹部の寸法と異ならされている。
よって、第１の実施形態の割断境界構造体５と、集積回路を構成する第２の構造体（例えば分離部６０または柱状部ＣＬ）とを同時に形成することが可能となっている。
なお、凹部５１、５２の深さは、任意の方法で制御される。
図１４は、第１の実施形態にかかる、各凹部の深さの制御の方法のバリエーションを説明するための模式的な図である。
例えば図１４の（Ａ）に示されるように、積層工程において、カーフ領域３には第１のストッパ膜９１が形成され、チップ領域２には第２のストッパ膜９２が形成される。各ストッパ膜９１、９２は、エッチングの進行を阻害する材料で構成された膜である。エッチング工程では、割断境界構造体５のための凹部５１，５２に関しては、第１のストッパ膜９１でエッチングの進行が止まる。また、第２の構造体のための凹部８１，８２に関しては、第２のストッパ膜９２でエッチングの進行が止まる。よって、各凹部の深さの制御が容易である。
別の例では、図１４の（Ｂ）に示されるように、チップ領域２およびカーフ領域３に、共通の第３のストッパ膜９３が積層工程において形成される。エッチングの進行速度は、開口部の太さ（幅あるいは直径）と開口部の密度とに依存する。開口部の太さがエッチングの進行速度に与える影響は、マイクロローディング効果として知られている。また、開口部の密度がエッチングの進行速度に与える影響は、ローディング効果として知られている。
仮に、第２の構造体のための凹部８１，８２のほうが割断境界構造体５のための凹部５１，５２よりもエッチングの進行速度が速く、かつ凹部５１，５２を凹部８１，８２よりも浅くしたい場合、第２の構造体のための凹部８１，８２におけるエッチングの進行は第３のストッパ膜９３で停止するため、エッチング中は、割断境界構造体５のための凹部５１，５２の深さのみをモニタリングしながらエッチング工程の終了のタイミングが制御される。
さらに別の例では、図１４の（Ｃ）に示されるように、チップ領域２に第４のストッパ膜９４が積層工程において形成される。カーフ領域３にはストッパ膜は形成されていない。エッチング工程では、割断境界構造体５のための凹部５１，５２の深さがモニタリングされ、当該凹部５１，５２の深さが所望の深さに到達した時点でエッチングが終了とされる。図１４の（Ｃ）の例では、凹部５１，５２の深さがシリコン基板１０に到達した時点でエッチングが終了とされ、これによって、割断境界構造体５がシリコン基板１０にまで達している。
以上述べたように、第１の実施形態によれば、半導体ウェハ１は、複数のチップ領域２と、チップ領域２間に設けられたカーフ領域３と、当該カーフ領域３においてデバイス層１１内を厚さ方向に延びる、第１の構造体としての割断境界構造体５と、を備える。
よって、ダイシングの工程で、ブレードによってスクライブラインを加工することなく半導体ウェハ１から個々の半導体チップ９を分離することが可能である。つまり、半導体ウェハ１から個々の半導体チップ９を簡単に分離することが可能である。
また、割断境界構造体５は、デバイス層に形成された凹部５１，５２に埋め込み材料が堆積された構造を有し、かつボイド６を有する。
これによって、裏面研磨の際に意図せぬ割断の発生を抑制できるとともに、ダイシングの際に割断を簡単に行うことが可能となる。
また、各チップ領域２に設けられた集積回路は、デバイス層内を厚さ方向に延びる第２の構造体を有する。第２の構造体は、割断境界構造体５の埋め込み材料と同じ材料を含む。
よって、割断境界構造体５は、第２の構造体と共通の工程によって形成され得る。
また、凹部５１，５２の開口寸法は、第２の構造体が形成される凹部８１，８２の開口寸法と異なる。
よって、割断境界構造体５と、第２の構造体と、が共通の工程によって形成される場合に、割断境界構造体５内にボイド６を生成させることができるとともに、第２の構造体内のボイドの発生を抑制することができる。
なお、凹部５１，５２と、第２の構造体が形成される凹部８１，８２とは、共通のエッチング工程によって形成される。凹部５１，５２と、第２の構造体が形成される凹部８１，８２とは、例えばエッチングによって同時に形成される。
よって、凹部５１，５２と、第２の構造体が形成される凹部８１，８２と、が異なるエッチング工程によって形成される場合に比べて、半導体ウェハ１の加工に要するトータルの時間を短縮することができる。
また、凹部５１，５２および凹部８１，８２が共通のエッチング工程で形成された後に、共通の堆積工程によって凹部５１，５２および凹部８１，８２に埋め込み材料が堆積される。
凹部５１，５２および凹部８１，８２への埋め込み材料の堆積がそれぞれ異なる堆積工程によって形成される場合に比べて、半導体ウェハ１の加工に要するトータルの時間を短縮することができる。
なお、第１の実施形態によれば、半導体ウェハ１から分離されて生成された半導体チップ９は、側面の少なくとも一部を覆うように膜が付着している。この膜は、上記した埋め込み材料で構成された膜である。
また、上記膜は、例えば分離部６０が第２の構造体である場合には、第２の構造体を構成する材料と同じ材料、つまり絶縁膜６３の材料によって構成される。
（第２の実施形態）
第２の実施形態では、第１の構造体の別の例を説明する。第２の実施形態の第１の構造体を、割断境界構造体５ａと表記する。
図１５は、第２の実施形態の割断境界構造体５ａの構造の一例を説明するための図である。本図は、半導体ウェハ１を図３の場合と同様の切断線で切断した断面図である。
第２の実施形態では、割断境界構造体５ａは、第１の実施形態の割断境界構造体５と同様、デバイス層１１内を半導体ウェハ１の厚さ方向に延びる形状を有している。そして、割断境界構造体５ａは、例えば多孔質の材料で構成されている。ここで、割断境界構造体５ａを構成する材料は、脆性破壊を起こしやすいものであればよく、多孔質の材料以外であってもよい。
割断境界構造体５ａのための凹部は、例えば、第２の構造体のための凹部８１，８２と共通の工程によって形成される。
図１６は、第２の実施形態の割断境界構造体５ａが形成される工程の一例を説明するための模式的な図である。なお、本図は、分離部６０と割断境界構造体５ａとが共通の工程で形成されることとしている。つまり、図１６の例では、分離部６０が第２の構造体に該当し、スリットＳＴが分離部６０を形成するための凹部（凹部８１）に該当する。
積層工程によって積層体３０が形成された後、エッチング工程において、凹部８１（即ちスリットＳＴ）と、割断境界構造体５ａのための凹部５１と、が同時に形成される。ここで、凹部５１の開口部の寸法、特に幅Ｗ３は、凹部８１の開口部の寸法、特に幅Ｗ２に比べて大きくされる。
その後、堆積工程によって、図１６の（Ｂ）に示されるように、埋め込み材料９０の堆積が実施される。埋め込み材料９０は、例えば絶縁膜６３の材料である。凹部８１は、埋め込み材料９０が充填されて閉塞される。他方、凹部５１は、開口部の寸法が大きいため、埋め込み材料９０によって閉塞されない。凹部５１の内壁に埋め込み材料９０が堆積することで、凹部５１の内側に凹部５３が形成される。
続いて、半導体ウェハ１の表面に形成された埋め込み材料９０の膜がＣＭＰ等によって除去されることで、半導体ウェハ１は、図１６の（Ｃ）に示されるように、スリットＳＴおよび凹部５３が形成された状態となる。
続いて、多孔質の材料からなる埋め込み材料９５が、スリットＳＴおよび凹部５３が形成された半導体ウェハ１に堆積される。これによって、図１６の（Ｄ）に示されるように、凹部５３に埋め込み材料９５が充填される。
そして、半導体ウェハ１の表面に形成された埋め込み材料９５の膜がＣＭＰ等によって除去されることで、図１６の（Ｅ）に示されるように、割断境界構造体５ａのための凹部に多孔質の材料が埋め込まれた構造を得ることができる。
割断境界構造体５ａは、多孔質の材料によって構成されるので、割断境界構造体５ａが設けられた位置は、半導体ウェハ１の他の位置に比べて脆弱である。よって、第１の実施形態と同様に、図４の符号７の方向または符号８の方向の応力が印加されることにより、半導体ウェハ１は、割断境界構造体５ａが設けられた位置で割断される。
また、割断境界構造体５ａは、凹部に多孔質の材料が埋め込まれた構造を有しているので、割断境界構造体５ａが設けられた位置は、単に溝などの凹部が設けられた場合ほど脆弱ではない。よって、比較例と異なり、裏面研磨の際などにおける意図せぬ割断の発生を抑制することが可能である。
図１７は、割断によって生成された第２の実施形態の半導体チップ９の側面の状態の一例を説明するための模式的な図である。
図１７の（Ａ）は、割断が実施される前の状態の割断境界構造体５ａを示している。図１７の（Ｂ）は、半導体ウェハ１が割断されたことで生成された半導体チップ９を示している。本図に示されるように、半導体ウェハ１の割断によって生じた断面、つまり半導体チップ９の側面には、割断境界構造体５ａの破断面２７が露出している。図１７の（Ｃ）は、割断境界構造体５ａの破断面２７を視点２０１から見た図である。この図の例では、デバイス層１１の側面は、割断境界構造体５ａを構成する多孔質の材料の膜で覆われている。
このように、第１の構造体は、上記の割断境界構造体５ａのように、多孔質の材料によって構成されてもよい。また、前述したように、割断境界構造体５ａは、脆性破壊を起こしやすい材料である限り、多孔質の材料以外の任意の材料によって構成され得る。
なお、割断境界構造体５ａは、壁状であってもよいし、柱状であってもよい。
（第３の実施形態）
第３の実施形態では、第１の構造体のさらに別の例を説明する。第３の実施形態の第１の構造体を、割断境界構造体５ｂと表記する。
図１８は、第３の実施形態の割断境界構造体５ｂの構造の一例を説明するための図である。本図は、半導体ウェハ１を図３の場合と同様の切断線で切断した断面図である。
第３の実施形態では、割断境界構造体５ｂは、第１の実施形態の割断境界構造体５と同様、デバイス層１１内を半導体ウェハ１の厚さ方向に延びる形状を有している。つまり、割断境界構造体５ｂのための凹部は、第２の構造体のための凹部をエッチングによって形成する際に同時に形成され得る。
割断境界構造体５ｂは、壁状の形状の厚さ方向に第１の剥離層６ａと第２の剥離層６ｂとが積層された構造を有する。ここでは、２枚の第１の剥離層６ａの間に１枚の第２の剥離層６ｂが介在するように、合計３枚の剥離層６ａ、６ｂが積層されている。
第１の剥離層６ａおよび第２の剥離層６ｂの各剥離層の材料は、第１の剥離層６ａと第２の剥離層６ｂとの間の密着性が所定レベル以下となるように選択されている。
例えば、第１の剥離層６ａおよび第２の剥離層６ｂのうちの一方は、ＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、またはａ−Ｓｉによって構成され、他方は、ＳｉＯ２によって構成される。ＳｉＯ２としては、ＴＥＯＳ−ＳｉＯ２が採用されてもよい。これらの材料は、柱状部ＣＬの構成材料でもある。したがって、第１の剥離層６ａと第２の剥離層６ｂとが積層された構造は、柱状部ＣＬを形成する際に同時に形成され得る。第１の剥離層６ａ及び第２の剥離層６ｂのそれぞれは、上記の材料あるいは上記以外の材料を適宜用いることができる。第１の剥離層６ａ及び第２の剥離層６ｂの一方または他方は、集積回路を構成する材料とは異なる材料によって構成されてもよい。
割断境界構造体５ｂは、密着性が所定レベル以下の複数の剥離層が壁状の形状の厚さ方向に積層された構造を有するため、割断境界構造体５ｂが設けられた位置は、図４の符号７の方向の応力や符号８の方向の応力に対して他の位置に比べて脆弱である。よって、符号７の方向の応力や符号８の方向が半導体ウェハ１に印加されることで、半導体ウェハ１は、割断境界構造体５ｂが設けられた位置で割断される。
また、割断境界構造体５ｂは、複数の剥離層が積層された構造を有しているので、割断境界構造体５ｂが設けられた位置は、単に溝などの凹部が設けられた場合ほど脆弱ではない。よって、比較例と異なり、裏面研磨の際などにおける意図せぬ割断の発生を抑制することが可能である。
図１９は、割断によって生成された第３の実施形態の半導体チップ９の側面の状態の一例を説明するための模式的な図である。
図１９の（Ａ）は、割断が実施される前の状態の割断境界構造体５ｂを示している。図１９の（Ｂ）は、半導体ウェハ１が割断されたことで生成された半導体チップ９を示している。また、図１９の（Ｃ）は、割断境界構造体５ｂの、割断によって生じた断面を視点２０２から見た図である。
図１９の（Ｂ）および（Ｃ）の例によれば、半導体チップ９の側面には、割断境界構造体５ｂを構成する２つの剥離層６ａ、６ｂのうちの第２の剥離層６ｂが露出している。図１９の（Ｂ）および（Ｃ）には図示されないが、割断によって生成された他の半導体チップ９の側面は、第１の剥離層６ａが露出した状態となる。
よって、例えば、第１の剥離層６ａおよび第２の剥離層６ｂのうちの一方は、ＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、またはａ−Ｓｉによって構成され、他方は、ＳｉＯ２によって構成される場合、側面の少なくとも一部を覆うようにＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、またはａ−Ｓｉの膜が付着した半導体チップ９を含む複数の半導体チップ９が、割断によって生成される。
なお、場合によっては、２枚の第１の剥離層６ａの間に設けられた第２の剥離層６ｂが割断の際に破損する場合がある。図１９の（Ｄ）は、第２の剥離層６ｂが破損した場合の半導体ウェハ１が割断されたことで生成された半導体チップ９を示している。また、図１９の（Ｄ）は、図１９の（Ｅ）の半導体チップ９の側面を視点２０３から見た図である。図１９の（Ｄ）および（Ｅ）の例によれば、半導体チップ９の側面の一部に、割断境界構造体５ｂを構成する２つの剥離層６ａ、６ｂのうちの第２の剥離層６ｂが露出し、他の部分に、第１の剥離層６ａが露出している。
このように、第１の構造体は、上記の割断境界構造体５ｂのように、壁状の形状を有し、壁状の形状の厚さ方向に第１の剥離層６ａと第２の剥離層６ｂとが積層された構造を有していてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体ウェハ、２ チップ領域、３ カーフ領域、４ ライン、５，５ａ，５ｂ 割断境界構造体、６ ボイド、６ａ，６ｂ 剥離層、９ 半導体チップ、１０ シリコン基板、１１ デバイス層、１２ 表面保護膜、２３，２４，２７ 破断面、２５ 内壁部分、３０ 積層体、５１，５２，８１，８２ 凹部、６０ 分離部、６３ 絶縁膜、９０，９５ 埋め込み材料、９１，９２，９３，９４ ストッパ膜、１０１ サポートテープ、１０２ 支持部、１０３ａ，１０３ｂ 台。

Claims (19)

  1. それぞれは半導体基板に設けられたデバイス層に形成された集積回路を有する複数のチップ領域と、
    前記チップ領域間に設けられたカーフ領域と、
    前記カーフ領域において前記デバイス層内を厚さ方向に延びる第１の構造体と、
    を備えることを特徴とする半導体ウェハ。
  2. 前記第１の構造体は、前記デバイス層に形成された第１の凹部に埋め込み材料が堆積された構造を有し、かつボイドを有する、
    請求項１に記載の半導体ウェハ。
  3. 前記集積回路は、前記デバイス層に形成された第２の凹部に前記埋め込み材料が堆積された構造を有する第２の構造体を備える、
    請求項２に記載の半導体ウェハ。
  4. 前記第１の凹部の開口寸法は前記第２の凹部の開口寸法とは異なる、
    請求項３に記載の半導体ウェハ。
  5. 前記第１の凹部と前記第２の凹部とは、共通の第１の工程によって形成されている、
    請求項３または４に記載の半導体ウェハ。
  6. 共通の第２の工程によって前記第１の凹部および前記第２の凹部に前記埋め込み材料が堆積されている、
    請求項３から５の何れか一項に記載の半導体ウェハ。
  7. 前記第１の構造体は、多孔質の材料によって構成されている、
    請求項１に記載の半導体ウェハ。
  8. 前記第１の構造体は、壁状の形状を有し、前記壁状の形状の厚さ方向に第１の剥離層と第２の剥離層とが積層された構造を有する、
    請求項１に記載の半導体ウェハ。
  9. 前記第１の剥離層はＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、およびａ−Ｓｉから選択された１つによって構成され、
    前記第２の剥離層はＳｉＯ２によって構成される、
    請求項８に記載の半導体ウェハ。
  10. 前記ＳｉＯ２は、ＴＥＯＳ−ＳｉＯ２である、
    請求項８に記載の半導体ウェハ。
  11. 前記集積回路は、前記デバイス層内を厚さ方向に延びる第２の構造体を備え、
    前記第１の構造体を設けるための凹部と、前記第２の構造体を設けるための凹部とは、エッチング工程によって同時に形成されている、
    請求項７から１０の何れか一項に記載の半導体ウェハ。
  12. 前記集積回路は、積層体と、当該積層体を分離する分離部とを備え、
    前記第２の構造体は前記分離部である、
    請求項３から６の何れか一項または請求項１１に記載の半導体ウェハ。
  13. 前記集積回路は、積層体と、当該積層体内を厚さ方向に延びる柱状部と、を備え、
    前記第２の構造体は前記柱状部である、
    請求項３から６の何れか一項または請求項１１に記載の半導体ウェハ。
  14. 前記第１の構造体は前記複数のチップ領域のそれぞれを囲むように配置されている、
    請求項１に記載の半導体ウェハ。
  15. それぞれは前記第１の構造体である複数の第３の構造体が前記複数のチップ領域のそれぞれを囲むように配置されている、
    請求項１に記載の半導体ウェハ。
  16. 半導体チップであって、
    前記半導体チップの側面の少なくとも一部を覆うように膜が付着している半導体チップ。
  17. 集積回路を備え、
    前記集積回路は、前記デバイス層内を厚さ方向に延びる構造体を備え、
    前記膜は前記構造体と同一の材料によって構成されている、
    請求項１６に記載の半導体チップ。
  18. 前記膜は多孔質の材料によって構成されている、
    請求項１６に記載の半導体チップ。
  19. 前記膜は、ＷＳｉ、Ｗ、ＳｉＮ、ＳｉＣＮ、またはａ−Ｓｉによって構成されている、
    請求項１６に記載の半導体チップ。
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