TWI788656B - 用於在三維記憶體元件中形成溝道結構的方法 - Google Patents

用於在三維記憶體元件中形成溝道結構的方法 Download PDF

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Abstract

揭露了用於在3D記憶體元件中形成溝道結構的方法。在一個示例中，隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層。形成沿著溝道孔的側壁覆蓋犧牲層的一部分的保護結構。選擇性地去除犧牲層中的在溝道孔的底部的未被保護結構覆蓋的部分。選擇性地去除儲存膜中的在溝道孔的底部的未被犧牲層的剩餘部分覆蓋的部分。

Description

用於在三維記憶體元件中形成溝道結構的方法
本發明內容的實施例涉及三維（3D）記憶體元件以及其製造方法。
通過改進製程技術、電路設計、程式設計演算法和製造程序，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，針對平面儲存單元的儲存密度接近上限。
3D儲存架構可以解決在平面儲存單元中的密度限制。3D儲存架構包括儲存陣列和用於控制儲存陣列和來自儲存陣列的信號的週邊設備。
揭露了用於在3D記憶體元件中形成溝道結構的方法的實施例。
在一個示例中，揭露了一種用於形成3D記憶體元件的方法。隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層。形成沿著所述溝道孔的所述側壁覆蓋所述犧牲層的部分的保護結構。選擇性地去除所述犧牲層中的在所述溝道孔的所述底部的未被所述保護結構覆蓋的部分。選擇性地去除所述儲存膜中的在所述溝道孔的所述底部的未被所述犧牲層的剩餘部分覆蓋的部分。
在另一個示例中，揭露了一種用於形成3D記憶體元件的方法。隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層。去除所述犧牲層中的在所述溝道孔的所述底部的部分，以暴露所述儲存膜中的在所述溝道孔的所述底部的部分。對所述儲存膜中的在所述溝道孔的所述底部的未被所述犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
在另一個示例中，揭露了一種用於形成3D記憶體元件的方法。隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層。形成沿著所述溝道孔的所述側壁覆蓋所述犧牲層的部分的保護結構。對所述犧牲層中的在所述溝道孔的所述底部的未被所述保護結構覆蓋的部分進行濕蝕刻。對所述儲存膜中的在所述溝道孔的所述底部的未被所述犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
在另一個示例中，一種3D記憶體元件包括基底、包括在所述基底上方的交錯的導電層和介電層的儲存堆疊層、以及垂直地延伸穿過所述儲存堆疊層的溝道結構。所述溝道結構包括：在所述溝道結構的下部中的半導體插塞、在所述半導體插塞上方並且沿著所述溝道結構的側壁的儲存膜、以及在所述儲存膜上方的半導體溝道。所述半導體溝道的底部在所述半導體插塞上方並且與所述半導體插塞相接觸。
雖然討論了具體的配置和佈置，但是應當理解的是，這僅是出於說明性目的來進行的。相關領域技術人員將認識到的是，在不背離本發明內容的精神和保護範圍的情況下，可以使用其它配置和佈置。對於相關領域技術人員來說將顯而易見的是，本發明內容還可以採用於各種其它應用中。
應當注意的是，在說明書中對“一個實施例”、“一實施例”、“示例性實施例”、“一些實施例”等等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定指的是同一實施例。進一步地，當結合實施例描述特定的特徵、結構或特性時，無論是否明確地描述，結合其它實施例來實施這樣的特徵、結構或特性將在相關領域技術人員的知識範圍內。
通常，可以至少部分地根據在上下文中的使用來理解術語。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義來描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，諸如“一（a）”、“一個（an）”或“該”的術語可以再次被理解為傳達單數用法或者傳達複數用法，至少部分地取決於上下文。另外，可以將術語“基於”理解為不一定旨在傳達一組排他性因素，以及反而可以至少部分地取決於上下文來考慮到存在不一定明確地描述的其它因素。
應當容易理解的是，在本發明內容中的“在……上（on）”、“上方（above）”和“之上（over）”的含義應該以最廣泛的方式來解釋，使得“在……上”不僅意指“直接地在某物上”，而且還包括在其之間具有中間特徵或層的“在某物上”的含義，以及“上方”或“之上”不僅意指“在某物上方”或“在某物之上”的含義，而且還可以包括在其之間不具有中間特徵或層的“在某物上方”或“在某物之上”的含義（即，直接地在某物上）。
進一步地，為了便於描述以說明一個元件或特徵與另一個元件或特徵的關係（如圖所示），在本文中可以使用諸如“下方（beneath）”、“之下（below）”、“下面（lower）”、“上方”、“上面（upper）”等等的空間相對術語。除了在附圖中描繪的定向之外，空間相對術語旨在涵蓋在使用或操作中的設備的不同定向。裝置可以以其它方式來定向（旋轉90度或者以其它定向），以及同樣地可以相應地解釋本文所使用的空間相對描述符。
如本文所使用的，術語“基底”指的是在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底的頂部的材料可以被圖案化或者可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料來製成。
如本文所使用的，術語“層”指的是包括具有厚度的區域的材料部分。層可以在整個下層或上層結構之上延伸，或者可以具有小於下層或上層結構的範圍。進一步地，層可以是均勻的或不均勻的連續結構的區域，其中不均勻的連續結構具有小於連續結構的厚度。例如，層可以位於連續結構的頂表面與底表面之間或者頂表面和底表面處的任何一對水準平面之間。層可以水準地、垂直地及/或沿著錐形表面進行延伸。基底可以是層，可以在其中包括一個或多個層，及/或可以在其上、其之上及/或其之下具有一個或多個層。層可以包含多個層。例如，互連層可以包括一個或多個導體和接觸層（在接觸層中形成互連線及/或通孔觸點）和一個或多個介電層。
如本文所使用的，術語“標稱/名義上”指的是在產品或製程的設計階段期間設定的針對元件或製程操作的特徵或參數的期望值或目標值，連同高於及/或低於期望值的一系列值。該系列值可能是由於在製造程序或公差中的微小變化造成的。如本文所使用的，術語“大約”指示可以基於與主體半導體組件相關聯的特定技術節點來變化的給定數量的值。基於特定的技術節點，術語“大約”可以指示在例如值的10-30%內變化的給定數量的值（例如，值的±10%、±20%或±30%）。
如本文所使用的，術語“3D記憶體元件”指的是在橫向地定向的基底上具有垂直地定向的儲存單元電晶體串（在本文中稱為“儲存串”，諸如NAND儲存串）的半導體組件，使得儲存串在相對於基底的垂直方向上延伸。如本文所使用的，術語“垂直的/垂直地”意指名義上垂直於基底的橫向表面。
在一些3D記憶體元件（諸如3D NAND記憶體元件）中，通常在NAND儲存串的一端形成半導體插塞。當半導體插塞與在其周圍形成的閘極導體層組合時，其充當為電晶體的溝道。在利用改進的技術（諸如具有96層級（level）或更多的層級）製造3D NAND記憶體元件中，通常使用雙層（dual-deck）架構，這要求沿著溝道孔的側壁和底部在儲存膜之上形成的犧牲層（例如，具有多晶矽）用於執行所謂的“SONO打孔”製程。
例如，圖1示出了在形成3D記憶體元件時的中間結構的橫截面。圖1中所示的中間結構處於用於垂直地延伸穿過雙層介電堆疊104來形成溝道結構的製造階段，該雙層介電堆疊104包括在基底102上方的下方介電板104A和上方介電板104B。可以分別通過能在其中形成溝道結構的上方介電板104B和下方介電板104A來形成上方溝道孔118和下方溝道孔110。如圖1中所示，中間結構還包括在下方溝道孔110的下端的半導體插塞112。沿著上方溝道孔118和下方溝道孔110的側壁以及下方溝道孔110的底部，形成包括阻隔層122、儲存層124（還稱為“電荷陷阱層”）和穿隧層126的儲存膜120。在儲存膜120的穿隧層126之上形成犧牲層128（例如，具有多晶矽）。
為了在去除犧牲層128之後在半導體插塞112與要形成的半導體溝道之間進行電連接，使用乾蝕刻技術（例如，多個迴圈的電漿輔助的乾蝕刻製程）（其被稱為“SONO打孔”，這是因為乾蝕刻打孔開口130穿過矽（在犧牲層128中）、氧化矽（在穿隧層126中）、氮化矽（在儲存層124中）和氧化矽（在阻隔層122中）的複合層），在下方溝道孔110的底部形成穿過儲存膜120和犧牲層128的開口130。經由“SONO打孔”製程形成的開口130進一步延伸到半導體插塞112中，以確保完全去除儲存膜120在下方溝道孔110的底部的部分來暴露半導體插塞112，這是因為很難在半導體插塞112的頂表面停止電漿輔助的乾蝕刻製程。結果，如圖1中所示，在“SONO打孔”製程之後，開口130的底部在半導體插塞112的頂表面之下。
然而，使用“SONO打孔”製程形成穿過儲存膜120的開口130會引起各種問題。例如，當（例如，由於當形成上方溝道孔118時的未對準造成的）在上方溝道孔118與下方溝道孔110之間的覆蓋物移位時，電漿輔助的乾蝕刻可以容易地沿著下方溝道孔110的側壁損壞在下面的犧牲層128和儲存膜120。此外，由於經由“SONO打孔”製程形成的開口130進一步延伸到半導體插塞112中，因此需要去除作為結果的“L”型足（foot），以增加穿過要形成的半導體溝道和在最終的3D記憶體元件中的半導體插塞112的溝道電流。在大量的溝道結構之中的圓鑿（gouging）變化進一步降低了在去除“L”型足時的製程良率。
根據本發明內容的各種實施例提供用於在3D記憶體元件中形成溝道結構的改進的方法，其對儲存膜的損壞較小，以及減小甚至不在半導體插塞中圓鑿，從而提高3D記憶體元件的產品良率。在一些實施例中，形成保護結構以沿著溝道孔的側壁覆蓋犧牲層的一部分，以減少側壁對在下面的儲存膜的損壞。在一些實施例中，在用於形成穿過儲存膜的開口的“SONO打孔”製程中，使用具有高選擇性的濕蝕刻製程來代替電漿輔助的乾蝕刻製程，這進一步減少側壁損傷和對半導體插塞的圓鑿。
圖2根據本發明內容的一些實施例示出具有溝道結構210的示例性3D記憶體元件100的橫截面。3D記憶體元件200可以包括基底202，該基底202可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或者任何其它適當的材料。在一些實施例中，基底202是變薄的基底（例如，半導體層），其是通過研磨、蝕刻、化學機械研磨（CMP）或其任意組合來變薄的。應當注意的是，圖2中包括x軸和y軸，以進一步說明在3D記憶體元件200中的元件的空間關係。3D記憶體元件200的基底202包括在x方向（即，橫向方向）上橫向地延伸的兩個側面（例如，頂表面和底表面）。如本文所使用的，當基底在y方向上位於3D記憶體元件的最低平面中時，確定一個元件（例如，層或組件）是否在3D記憶體元件（例如，3D記憶體元件200）的另一元件（例如，層或組件）“上”、“上方”還是“之下”是在y方向（即，垂直方向）上相對於3D記憶體元件的基底（例如，基底202）來確定的。貫穿本發明內容應用用於描述空間關係的相同的概念。
3D記憶體元件200可以是單片3D記憶體元件的一部分。術語“單片”意指在單個基底上形成3D記憶體元件的元件（例如，週邊設備和儲存陣列組件）。對於單片3D記憶體元件，由於週邊設備處理和儲存陣列組件處理的捲繞（convolution），導致製造遇到額外的限制。例如，對儲存陣列組件（例如，NAND儲存串）的製造受到與已經形成在同一基底上或者將要形成在同一基底上的週邊設備相關聯的熱預算限制。
或者，3D記憶體元件200可以是非單片3D記憶體元件的一部分，在其中元件（例如，週邊設備和儲存陣列組件）可以是分別在不同的基底上形成的，以及然後例如以面對面的方式來鍵合的。在一些實施例中，儲存陣列組件基底（例如，基底202）保持作為鍵合的非單片3D記憶體元件的基底，以及對週邊設備（例如，包括用於促進對3D記憶體元件200的操作的任何適當的數位、類比及/或混合的信號週邊電路，諸如頁緩衝區、解碼器和鎖存器；未示出）進行翻轉以及向下面向儲存陣列組件（例如，NAND儲存串）用於混合鍵合。應當理解的是，在一些實施例中，對儲存陣列組件基底（例如，基底202）進行翻轉以及向下面向週邊設備（未示出）用於混合鍵合，以便在鍵合的非單片3D記憶體元件中，儲存陣列組件在週邊設備上方。儲存陣列組件基底（例如，基底202）可以是變薄的基底（其不是鍵合的非單片3D記憶體元件的基底），以及可以在變薄的儲存陣列組件基底的背面上形成非單片3D記憶體元件的後段制程（BEOL）互連。
在一些實施例中，3D記憶體元件200是NAND快閃記憶體組件，在其中以在基底202上方垂直地延伸的NAND儲存串的陣列的形式提供儲存單元。各NAND儲存串可以包括垂直地延伸穿過多個對的溝道結構210，各對包括導電層206和介電層208（在本文中稱為“導電層/介電層對”）。在本文中堆疊的導電層/介電層對還稱為“儲存堆疊層”204。在一些實施例中，在基底202與儲存堆疊層204之間形成絕緣層203，諸如氧化矽層。在儲存堆疊層204中的導電層/介電層對（例如，32、64、96或128）的數量確定在3D記憶體元件200中的儲存單元的數量。儲存堆疊層204可以包括多個交錯的導電層206和介電層208。在儲存堆疊層204中的導電層206和介電層208可以在垂直方向上交替。導電層206可以包括導電材料，該導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或者其任意組合。介電層208可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或者其任意組合。在一些實施例中，儲存堆疊層204具有雙層架構，該雙層架構包括下方記憶板204A和在下方記憶板204A上的上方記憶板204B。在下方記憶板204A和上方記憶板204B中的每一者中的導電層/介電層對的數量可以相同或不同。
如圖2中所示，溝道結構210可以垂直地延伸穿過儲存堆疊層204，以及包括填充有半導體材料（例如，作為半導體溝道224）和介電材料（例如，作為儲存膜216）的溝道孔。在一些實施例中，半導體溝道224包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜216是包括穿隧層222、儲存層220（還稱為“電荷陷阱層”）和阻隔層218的複合層。溝道結構210的剩餘空間可以部分地或完全地填充有包括介電材料（諸如氧化矽）的填充層226。溝道結構210可以具有圓柱形狀（例如，柱形）。根據一些實施例，填充層226、半導體溝道224、穿隧層222、儲存層220和阻隔層218是以該順序從柱的中心朝著柱的外表面徑向地佈置的。穿隧層222可以包括氧化矽、氮氧化矽或者其任意組合。儲存層220可以包括氮化矽、氮氧化矽、矽或者其任意組合。阻隔層218可以包括氧化矽、氮氧化矽、高介電常數（高k）介電或者其任意組合。在一個示例中，儲存膜216可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，在儲存堆疊層204中的導電層206（其可以是字元線的一部分）用作在NAND儲存串中的儲存單元的閘極導體。導電層206可以包括多個NAND儲存單元的多個控制閘極，以及可以作為在儲存堆疊層204的邊緣處終止的字元線（例如，在儲存堆疊層204的階梯結構中）橫向地延伸。在一些實施例中，在NAND儲存串中的儲存單元電晶體包括由包括鈦/氮化鈦（Ti/TiN）或鉭/氮化鉭（Ta/TaN）的W黏合層（未示出）製成的閘極導體（即，鄰接溝道結構210的導電層206的一部分）、由高k介電材料製成的閘極介電層（未示出）以及包括多晶矽的半導體溝道224。
在一些實施例中，溝道結構210還包括在溝道結構210的下部（例如，在下端）中的半導體插塞212。如本文中所使用的，元件（例如，溝道結構210）的“上端”是在y方向上遠離基底202的一端，以及元件（例如，溝道結構210）的“下端”是在將基底202放置在3D記憶體元件200的最低平面中時在y方向上更靠近基底202的一端。半導體插塞212可以包括半導體材料（諸如矽），該半導體材料以任何合適的方向從基底202外延地生長。應當理解的是，在一些實施例中，半導體插塞212包括單晶矽，基底202的相同材料。換言之，半導體插塞212可以包括與基底202的材料相同的外延地生長的半導體層。半導體插塞212可以用作由NAND儲存串的源選擇閘來控制的溝道。
在一些實施例中，溝道結構210還包括在溝道結構210的上部（例如，在上端）中的溝道插塞230。溝道插塞230可以與半導體溝道224的上端相接觸。溝道插塞230可以包括半導體材料（例如，多晶矽）。通過在對3D記憶體元件200的製造期間覆蓋溝道結構210的上端，溝道插塞230可以用作蝕刻停止層，以防止對填充在溝道結構210中的介電（諸如氧化矽和氮化矽）的蝕刻。在一些實施例中，溝道插塞230還用作NAND儲存串的汲極。
如圖2中所示，根據一些實施例，儲存膜216在半導體插塞212上方以及沿著溝道結構210的側壁，以及半導體溝道224在儲存膜216上方。在一些實施例中，半導體溝道224的底部在半導體插塞212上方並且與半導體插塞212相接觸，以避免如上文相對於圖1所描述的圓鑿到半導體插塞212。也就是說，根據一些實施例，延伸穿過儲存膜216中的在溝道結構210的底部的部分的開口未進一步延伸到半導體插塞212中，而是停在半導體插塞212的上表面處。半導體溝道224可以至少沿著開口的側壁和底部進行填充，以接觸半導體插塞212的上表面。通過使在各溝道結構210中圓鑿到半導體插塞212最小化，可以提高產品良率以及可以改善3D記憶體元件200的電性能。下文詳細描述具有最小化的圓鑿到半導體插塞212的3D記憶體元件200的溝道結構210的形成。
圖3A至圖3G根據本發明內容的一些實施例示出用於形成具有溝道結構的3D記憶體元件的示例性製造程序。圖4A和圖4B根據本發明內容的一些實施例示出用於形成具有溝道結構的3D記憶體元件的示例性方法400的流程圖。圖5A-圖5H根據本發明內容的一些實施例示出用於形成在圖3F中所示的中間結構的示例性製造程序的放大圖。在圖3A-圖3G、圖4A、圖4B和圖5A-圖5H中描繪的半導體組件的示例包括在圖2中所描繪的3D記憶體元件200。應當理解的是，在方法400中所示出的操作不是窮舉的，以及在所示出的操作中的任何操作之前、之後或之間還可以執行其它操作。進一步地，操作中的一些操作可以同時地執行，或者以與在圖4A和圖4B中所示的順序不同的順序來執行。
參照圖4A，方法400開始於操作402，其中在操作402處，在溝道孔的底部形成半導體插塞。在一些實施例中，半導體插塞是外延地生長的矽插塞。在一些實施例中，通過包括第一介電板（deck）和在第一介電板上的第二介電板的介電堆疊來形成包括第一開口和在第一開口上的第二開口的溝道孔。可以在基底上方形成第一介電板。基底可以是矽基底。第一介電板可以包括第一多個交錯的犧牲層和介電層。
如圖3A中所示，在矽基底302上方形成包括多個對的第一介電層306和第二介電層（稱為“犧牲層”）308（在本文中統稱為“介電層對”）的下方介電板304A。在一些實施例中，通過在形成下方介電板304A之前，在矽基底302上沉積諸如氧化矽或熱氧化的介電材料，在下方介電板304A與矽基底302之間形成絕緣層303。根據一些實施例，下方介電板304A包括交錯的犧牲層308和介電層306。介電層306和犧牲層308可以替代地沉積在矽基底302上以形成下方介電板304A。在一些實施例中，各介電層306包括一層氧化矽，以及各犧牲層308包括一層氮化矽。可以通過包括但不限於CVD（化學氣相沉積）、PVD（物理氣相沉積法）、ALD（原子層沉積）或者其任意組合的一種或多種薄膜沉積製程來形成下方介電板304A。
可以形成垂直地延伸穿過第一介電板的第一開口。如圖3A中所示，下方溝道孔310是垂直地延伸穿過下方介電板304A形成的開口。在一些實施例中，用於形成下方溝道孔310的製造程序包括濕蝕刻及/或乾蝕刻，諸如深度反應離子蝕刻（DRIE）。在一些實施例中，下方溝道孔310進一步延伸到矽基底302中。穿過下方介電板304A的蝕刻製程可能不在矽基底302的頂表面處停止，以及可能繼續蝕刻部分的矽基底302。在一些實施例中，在蝕刻穿過下方介電板304A之後，使用單獨的蝕刻製程來蝕刻部分的矽基底302。
可以在第一開口的下部中形成半導體插塞。如圖3A中所示，可以通過利用以任何合適的方向從矽基底302（例如，從底表面及/或側表面）外延地生長的單晶矽來填充下方溝道孔310的下部，來形成矽插塞312。用於外延地生長矽插塞312的製造程序可以包括但不限於：氣相外延（VPE）、液相外延（LPE）、分子束外延（MPE）或者其任意組合。
可以在半導體插塞上形成犧牲層。如圖3B中所示，使用諸如PVD、CVD、ALD、電鍍、化學鍍或者其任意組合的一種或多種薄膜沉積製程來沉積犧牲層316，以部分地或完全地填充下方溝道孔310（如圖3A所示）。犧牲層316可以包括在隨後的製程中將要去除的任何適當的材料（諸如多晶矽）。
可以在第一介電板上形成第二介電板。類似於第一介電板，第二介電板可以包括第二多個交錯的犧牲層和介電層。如圖3C中所示，在下方介電板304A上形成包括多個介電層對的上方介電板304B。可以通過包括但不限於CVD、PVD、ALD或者其任意組合的一種或多種薄膜沉積製程來形成上方介電板304B。
然後，可以形成垂直地延伸穿過第二介電板以暴露犧牲層的第二開口。如圖3D中所示，上方溝道孔318是垂直地延伸穿過上方介電板304B以暴露犧牲層316來形成的另一開口。上方溝道孔318可以與下方溝道孔310對準（如圖3E中所示），以便暴露犧牲層316的至少一部分。在去除犧牲層316之後，可以連接上方溝道孔318和下方溝道孔310。在一些實施例中，用於形成上方溝道孔318的製造程序包括濕蝕刻及/或乾蝕刻（諸如DRIE）。在一些實施例中，上方溝道孔318延伸到部分的犧牲層316中。穿過上方介電板304B的蝕刻製程可能不在犧牲層316的頂表面處停止，而是繼續蝕刻部分的犧牲層316。在一些實施例中，在蝕刻上方介電板304B之後，使用單獨的蝕刻製程來蝕刻部分的犧牲層316。
然後可以去除犧牲層。在一些實施例中，蝕刻犧牲層以暴露半導體插塞。如圖3E中所示，通過濕蝕刻及/或乾蝕刻以暴露矽插塞312，在下方介電板304A中去除犧牲層316（圖3D中所示）。在去除犧牲層316之後，下方溝道孔310再次變得開放以及與上方溝道孔318連接，如圖3E中所示。根據一些實施例，從而在包括下方溝道孔310和上方溝道孔318的溝道孔的底部形成矽插塞312。
如圖4A中所示，方法400進行到操作404處，其中在操作404處，隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層。在一些實施例中，為了隨後形成儲存膜和犧牲層，隨後沿著溝道孔的側壁和底部沉積阻隔層、儲存層和穿隧層，以及在穿隧層之上沉積犧牲層。在一些實施例中，阻隔層包括氧化矽，儲存層包括氮化矽，穿隧層包括氧化矽，以及犧牲層包括多晶矽。
如圖3F中所示，沿著下方溝道孔310和上方溝道孔318的側壁，形成在矽插塞312上方的儲存膜320（包括阻隔層322、儲存層324和穿隧層326）。圖5A-圖5H根據本發明內容的一些實施例示出用於形成在圖3F中所示的中間結構（特別是包括溝道結構的底部的區域335）的示例性製造程序的放大圖。如圖5A中所示，根據一些實施例，隨後沿著溝道孔502（例如，包括下方溝道孔310和上方溝道孔318）的側壁和底部沉積阻隔層322、儲存層324和穿隧層326，以形成儲存膜320。然後，可以沿著溝道孔502的側壁和底部在穿隧層326之上沉積犧牲層504。阻隔層322、儲存層324、穿隧層326和犧牲層504可以是隨後使用諸如ALD、CVD、PVD、任何其它合適的製程或者其任意組合的一種或多種薄膜沉積製程以該順序來沉積的。儲存膜320和犧牲層504可以覆蓋溝道孔502的底部（在矽插塞312上）和側壁。在一些實施例中，隨後沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層（“SONO”結構）以形成儲存膜320和犧牲層504。
如圖4A中所示，方法400進行到操作406，其中在操作406中，形成沿著溝道孔的側壁覆蓋犧牲層的一部分的保護結構。與用於在3D記憶體元件中形成溝道結構的現有方法（例如，如圖1中所示）不同，在方法400中包括在對在溝道孔的底部下面的犧牲層和儲存膜進行蝕刻之前，用於沿著溝道孔的側壁形成覆蓋犧牲層的一部分的保護結構的額外的製程，以便保護犧牲層和儲存膜免受由於在上方溝道孔與下方溝道孔之間的的覆蓋物偏移而造成的側壁損壞。在如圖4B中所示的一些實施例中，為了形成保護結構，在操作422中在犧牲層之上沉積保護層，以及在操作424中，對保護層中的在溝道孔的底部的部分進行蝕刻（例如，使用乾蝕刻）以形成保護結構。保護層和犧牲層可以包括不同的材料。在一些實施例中，犧牲層包括多晶矽，以及保護層包括介電材料（諸如氧化矽或氮化矽）。
如圖5A中所示，沿著溝道孔502的側壁和底部在犧牲層504之上形成保護層506。可以通過使用諸如ALD、CVD、PVD、任何其它合適的製程或者其任意組合的一種或多種薄膜沉積製程沉積諸如氧化矽或氮化矽的介電材料以覆蓋犧牲層504，來形成保護層506。如圖5B中所示，對保護層506中的在溝道孔502的底部的部分（在圖5A中示出）進行蝕刻以形成保護結構508。在一些實施例中，使用乾蝕刻製程（諸如RIE或者任何其它電漿輔助的乾蝕刻製程）去除保護層506中的在溝道孔502的底部的部分。適當的用於電漿的氣體的示例包括碳氟化合物、氧氣、氯氣和三氯化硼。由於乾蝕刻製程通常定向地或各向異性地進行蝕刻，因此可以僅去除在溝道孔502的底部的部分的保護層506，使沿著溝道孔502的側壁的保護層506的其它部分保持原樣。根據一些實施例，從而形成沿著溝道孔502的側壁來覆蓋犧牲層504的一部分的保護結構508。
如圖4A中所示，方法400進行到操作408，其中在操作408中，選擇性地去除犧牲層中的在溝道孔的底部的未被保護結構覆蓋的部分，以暴露儲存膜中的在溝道孔的底部的部分。在如圖4B所示的一些實施例中，在操作426中，對犧牲層中的未被保護結構覆蓋的部分進行濕蝕刻。應當理解的是，在一些實施例中，可以通過乾蝕刻來去除犧牲層的部分。
如圖5C中所示，去除犧牲層504中的在溝道孔502的底部的未被保護結構508覆蓋的部分，以暴露穿隧層326中的在溝道孔502的底部的儲存膜320的部分。在一些實施例中，例如使用濕蝕刻選擇性地去除犧牲層504中的未被保護結構508覆蓋的部分，以避免損壞保護結構508和在下面的穿隧層326。用於選擇性地去除犧牲層504的部分的濕法蝕刻劑可以包括在犧牲層504的材料與保護結構508和穿隧層326的材料之間具有相對高的選擇性（例如，至少20）的任何合適的濕法蝕刻劑。在犧牲層504包括多晶矽以及保護結構508和穿隧層326中的每一者包括氧化矽的一個示例中，可以在未對保護結構508和穿隧層326進行蝕刻的情況下，施加包括但不限於氫氧化四甲基銨（TMAH）鹼金屬類氫氧化物（例如，氫氧化鉀（KOH）或氫氧化鈉（NaOH））或乙二胺鄰苯二酚（EDP）的濕法蝕刻劑來選擇性地去除犧牲層504中的未被保護結構508覆蓋的部分。也就是說，保護結構508可以用作蝕刻遮罩，以將濕蝕刻僅限制在未被保護結構508覆蓋的區域中，以及當去除暴露的犧牲層504時，在下面的穿隧層326可以用作蝕刻停止層以停止濕蝕刻。如圖5C中所示，通過保護結構508覆蓋的犧牲層504的剩餘部分（例如，沿著溝道孔502的側壁）保持原樣，這是因為其是在濕蝕刻期間被保護結構508來保護的。
應當理解的是，在一些實施例中，可以通過乾蝕刻（諸如RIE或任何其它合適的電漿輔助的乾蝕刻製程）來去除犧牲層504中的在溝道孔502的底部的未被保護結構508覆蓋的部分。例如，由於乾蝕刻的性質，當去除犧牲層504中的在溝道孔502的底部的部分時，可以控制蝕刻速率、持續時間及/或蝕刻方向，以減少對保護結構508和在下面的穿隧層326的損壞。
如圖4A中所示，方法400進行到操作410，其中在操作410中，（例如，使用濕蝕刻）選擇性地去除儲存膜中的在溝道孔的底部的未被犧牲層的剩餘部分覆蓋的部分。根據一些實施例，在去除儲存膜中的在溝道孔的底部的部分之後，暴露半導體插塞的至少一部分。在如圖4B所示的一些實施例中，在操作428中，隨後蝕刻（例如，使用濕蝕刻）穿隧層中的未被犧牲層的剩餘部分覆蓋的部分、儲存層中的未被犧牲層的剩餘部分覆蓋的部分和阻隔層中的未被犧牲層的剩餘部分覆蓋的部分。保護結構與阻隔層、儲存層和穿隧層中的至少一者可以包括相同的材料，使得可以對包括相同的材料的保護結構與阻隔層、儲存層和穿隧層中的至少一者同時地進行濕蝕刻。與用於在3D記憶體元件中形成溝道結構的現有方法（例如，如圖1中所示，在其中使用乾蝕刻（諸如多個週期的電漿輔助的乾蝕刻製程）來蝕刻在溝道孔的底部的儲存膜）不同，可以在方法400中使用濕蝕刻，以通過施加適當的濕法蝕刻劑（各濕法蝕刻劑可以被相應的蝕刻遮罩和在下面的蝕刻停止層阻隔）來選擇性地去除儲存膜中的在溝道孔的底部的各層。結果，可以減少對儲存膜的側壁損壞以及圓鑿到半導體插塞，從而提高產品良率以及改善組件性能。
如圖5D中所示，去除穿隧層326中的在溝道孔502的底部的未被犧牲層504的剩餘部分覆蓋的部分，以暴露儲存層324中的在溝道孔502的底部的部分。在一些實施例中，例如使用濕蝕刻來選擇性地去除穿隧層326中的未被犧牲層504的剩餘部分覆蓋的部分，以避免損壞犧牲層504的剩餘部分和在下面的儲存層324。用於選擇性地去除穿隧層326的部分的濕法蝕刻劑可以包括在穿隧層326的材料與犧牲層504和儲存層324的材料之間具有相對高的選擇性（例如，至少20）的任何適當的濕法蝕刻劑。在穿隧層326包括氧化矽、犧牲層504包括多晶矽、以及儲存層324包括氮化矽的一個示例中，可以在未對犧牲層504的剩餘部分和儲存層324進行蝕刻的情況下，施加包括但不限於氫氟酸（HF，例如緩衝氫氟酸（BHF））的濕法蝕刻劑以選擇性地去除穿隧層326中的未被犧牲層504的剩餘部分覆蓋的部分。也就是說，犧牲層504的剩餘部分可以用作蝕刻遮罩，以將濕蝕刻僅限制在未被犧牲層504的剩餘部分覆蓋的區域中，以及當去除暴露的穿隧層326時，在下面的穿隧層324可以用作蝕刻停止層以停止濕蝕刻。如圖5D中所示，穿隧層326中的被犧牲層504的剩餘部分覆蓋的剩餘部分（例如，沿著溝道孔502的側壁）保持原樣，這是因為其是在濕蝕刻期間被犧牲層504的剩餘部分保護的。
在保護結構508（如圖5C中所示）和穿隧層326包括相同的材料（諸如氧化矽）的一些實施例中，當如上文所述地蝕刻穿隧層326的一部分時，也對保護結構508進行蝕刻。也就是說，可以通過相同的濕蝕刻製程同時地去除保護結構508和穿隧層326的一部分，以減少去除保護結構508的額外的步驟，從而簡化製造程序。
如圖5E中所示，去除儲存層324中的在溝道孔502的底部的未被犧牲層504的剩餘部分覆蓋的部分，以暴露阻隔層322中的在溝道孔502的底部的部分。在一些實施例中，例如使用濕蝕刻來選擇性地去除儲存層324中的未被穿隧層326的剩餘部分覆蓋的部分，以避免損壞犧牲層504的剩餘部分和在下面的阻隔層322。用於選擇性地去除儲存層324的部分的濕法蝕刻劑可以包括在儲存層324的材料與犧牲層504和阻隔層322的材料之間具有相對高的選擇性（例如，至少20）的任何適當的濕法蝕刻劑。在儲存層324包括氧化矽、犧牲層504包括多晶矽、以及阻隔層322包括氮化矽的一個示例中，可以在未對犧牲層504的剩餘部分和阻隔層322進行蝕刻的情況下，施加包括但不限於磷酸（H3 PO4 ，例如熱正磷酸）的濕法蝕刻劑以選擇性地去除儲存層324中的未被犧牲層504的剩餘部分覆蓋的部分。也就是說，犧牲層504的剩餘部分可以用作蝕刻遮罩，以將濕蝕刻僅限制在未被犧牲層504的剩餘部分覆蓋的區域中，以及當去除暴露的儲存層324時，在下面的阻隔層322可以用作蝕刻停止層以停止濕蝕刻。如圖5E中所示，儲存層324中的被犧牲層504的剩餘部分覆蓋的剩餘部分（例如，沿著溝道孔502的側壁）保持原樣，這是因為其是在濕蝕刻期間被犧牲層504的剩餘部分保護的。
雖然未示出，但是應當理解的是，在保護結構508和儲存層324包括相同的材料（諸如氮化矽）的一些實施例中，當對儲存層324的一部分進行蝕刻時還可以蝕刻保護結構508，如上文所述。也就是說，可以通過相同的濕蝕刻製程同時地去除保護結構508和儲存層324的一部分，以減少去除保護結構508的額外的步驟，從而簡化製造程序。
還應當理解的是，在濕蝕刻製程是各向同性的情況下，可能會發生底切（undercut），例如，如圖5E所示。也就是說，在濕蝕刻製程期間，仍然可以對被犧牲層504覆蓋的儲存層324的一小部分進行蝕刻。為了便於描述起見，在本發明內容中忽略由於各向同性的濕蝕刻而導致的任何底切。
如圖5F中所示，去除阻隔層322中的在溝道孔502的底部的未被犧牲層504的剩餘部分覆蓋的部分，以暴露矽插塞312的一部分。在一些實施例中，例如使用濕蝕刻來選擇性地去除阻隔層322中的未被犧牲層504的剩餘部分覆蓋的部分，以避免損壞犧牲層504的剩餘部分和在下面的矽插塞312。用於選擇性地去除阻隔層322的部分的濕法蝕刻劑可以包括在阻隔層322的材料與犧牲層504和矽插塞312的材料之間具有相對高的選擇性（例如，至少20）的任何適當的濕法蝕刻劑。在阻隔層322包括氧化矽、以及犧牲層504和矽插塞312中的每一者包括矽的一個示例中，可以在未對犧牲層504的剩餘部分和矽插塞312進行蝕刻的情況下，施加包括但不限於氫氟酸（例如，BHF）的濕法蝕刻劑以選擇性地去除阻隔層322中的未被犧牲層504的剩餘部分覆蓋的部分。也就是說，犧牲層504的剩餘部分可以用作蝕刻遮罩，以將濕蝕刻僅限制在未被犧牲層504的剩餘部分覆蓋的區域中，以及當去除暴露的阻隔層322時，在下面的矽插塞312可以用作蝕刻停止層以停止濕蝕刻。如圖5F中所示，被犧牲層504的剩餘部分覆蓋的阻隔層322的剩餘部分（例如，沿著溝道孔502的側壁）保持原樣，這是因為其是在濕蝕刻期間被犧牲層504的剩餘部分保護的。
結果，可以在溝道孔502的底部形成穿過儲存膜320（包括阻隔層322、儲存層324和穿隧層326）的開口510，以暴露矽插塞312的一部分，這實現與使用電漿輔助的乾蝕刻製程的“SONO”打孔製程相同的結果，但是具有對沿著溝道孔的側壁的儲存膜320的較小的損壞，以及具有較少的圓鑿到矽插塞312。
如圖4A中所示，方法400進行到操作412，其中在操作412中，去除犧牲層的剩餘部分以暴露儲存膜的剩餘部分（例如，沿著溝道孔502的側壁）。如圖5G中所示，去除犧牲層504的剩餘部分（在圖5F中所示）以暴露儲存膜320的剩餘部分。可以例如通過施加包括但不限於TMAH、鹼金屬類氫氧化物（例如，KOH、NaOH）或EDP的濕法蝕刻劑使用濕蝕刻來去除犧牲層504的剩餘部分，以在不損壞儲存膜320的情況下去除包括多晶矽的犧牲層504。
如圖4A中所示，方法400進行到操作414，其中在操作414中，半導體溝道是在儲存膜的剩餘部分之上形成的並且與半導體插塞相接觸。如圖5H中所示，在儲存膜320的穿隧層326的剩餘部分之上並且同樣地在開口510（如圖5G中所示）中形成半導體溝道512，以接觸矽插塞312。在一些實施例中，通過使用諸如CVD、PVD、ALD或其任意組合的一種或多種薄膜沉積製程沉積多晶矽，來形成半導體溝道512。半導體溝道512可以完全地或部分地填充開口510，只要其可以與矽插塞312相接觸。例如，可以在不完全地填充開口510的情況下，沿著開口510的側壁和底部來沉積半導體溝道512。
如圖3F中所示，在下方溝道孔310和上方溝道孔318（圖3E中所示）中形成填充層334（諸如氧化矽層），以使用諸如CVD、PVD、ALD、電鍍、化學鍍或其任意組合的一種或多種薄膜沉積製程來完全地或部分地填充下方溝道孔310和上方溝道孔318的剩餘空間。
如圖3G中所示，在上方溝道孔318的上部形成溝道插塞336（如圖3E中所示）。在一些實施例中，儲存膜320、半導體溝道512和填充層334的在上方介電板304B的頂表面上的部分是通過CMP、濕蝕刻及/或乾蝕刻來去除以及平面化的。然後，可以通過對儲存膜320、半導體溝道512和在上方溝道孔318的上部中的填充層334的部分進行濕蝕刻及/或乾蝕刻，來在上方溝道孔318的上部中形成凹槽（如圖3E中所示）。然後，可以通過將半導體材料通過諸如CVD、PVD、ALD或其任意組合的一種或多種薄膜沉積製程沉積到凹槽中，來形成溝道插塞336。根據一些實施例，由此形成溝道結構340。
雖然未示出，但是應當理解的是，在形成溝道結構340之後，可以通過利用導電層（例如，鎢層）代替在下方介電板304A和上方介電板304B中的犧牲層308，來形成雙層儲存堆疊層。因此，儲存堆疊層可以包括多個導電層/介電層對。在一些實施例中，為了形成儲存堆疊層，可以穿過下方介電板304A和上方介電板304B形成縫隙開口（例如，柵縫隙），可以穿過縫隙開口施加蝕刻劑以形成多個側向凹槽，來蝕刻在下方介電板304A和上方介電板304B中的犧牲層308，以及可以在側向凹槽中沉積導電層。
根據本發明內容的一個方面，揭露了用於形成3D記憶體元件的方法。隨後沿著溝道孔的側壁和底部來形成儲存膜和犧牲層。形成沿著溝道孔的側壁覆蓋犧牲層的一部分的保護結構。選擇性地去除犧牲層中的在溝道孔的底部的未被保護結構覆蓋的部分。選擇性地去除儲存膜中的在溝道孔的底部的未被犧牲層的剩餘部分覆蓋的部分。
在一些實施例中，為了形成保護結構，沿著溝道孔的側壁和底部在犧牲層之上沉積保護層，以及在溝道孔的底部對保護層的一部分進行蝕刻以形成保護結構。在一些實施例中，保護層和犧牲層包括不同的材料。保護層可以包括介電材料。
在一些實施例中，選擇性地去除犧牲層的部分包括濕蝕刻。
在一些實施例中，為了隨後形成儲存膜和犧牲層，隨後沿著溝道孔的側壁和底部沉積阻隔層、儲存層和穿隧層，以及在穿隧層之上沉積犧牲層。
在一些實施例中，阻隔層包括氧化矽，儲存層包括氮化矽，以及穿隧層包括氧化矽，以及犧牲層包括多晶矽。
在一些實施例中，為了選擇性地去除儲存膜的部分，隨後蝕刻穿隧層中的未被犧牲層的剩餘部分覆蓋的部分、儲存層中的未被犧牲層的剩餘部分覆蓋的部分、以及阻隔層中的未被犧牲層的剩餘部分覆蓋的部分。在一些實施例中，蝕刻包括濕蝕刻。
在一些實施例中，保護結構與阻隔層、儲存層和穿隧層中的至少一層包括相同的材料，以及同時地對包括相同的材料的保護結構與阻隔層、儲存層和穿隧層中的至少一層進行蝕刻。
在一些實施例中，在形成儲存膜之前，在溝道孔的底部形成半導體插塞。根據一些實施例，在去除儲存膜中的在溝道孔的底部的部分之後，暴露半導體插塞的至少一部分。
在一些實施例中，在去除儲存膜中的在溝道孔的底部的部分之後，去除犧牲層的剩餘部分以暴露儲存膜的剩餘部分，以及半導體溝道是在儲存膜的剩餘部分之上形成的並且與半導體插塞相接觸。
根據本發明內容的另一方面，揭露了用於形成3D記憶體元件的方法。隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層。去除犧牲層中的在溝道孔的底部的部分，以暴露儲存膜中的在溝道孔的底部的部分。對儲存膜的在溝道孔的底部的未被犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
在一些實施例中，為了隨後形成儲存膜和犧牲層，隨後沿著溝道孔的側壁和底部沉積阻隔層、儲存層和穿隧層，以及在穿隧層之上沉積犧牲層。
在一些實施例中，阻隔層包括氧化矽，儲存層包括氮化矽，以及穿隧層包括氧化矽，以及犧牲層包括多晶矽。
在一些實施例中，為了對儲存膜的部分進行濕蝕刻，隨後對穿隧層中的未被犧牲層的剩餘部分覆蓋的部分、儲存層中的未被犧牲層的剩餘部分覆蓋的部分、以及阻隔層中的未被犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
在一些實施例中，去除犧牲層的部分包括乾蝕刻。
在一些實施例中，在去除犧牲層中的在溝道孔的底部的部分之前，沿著溝道孔的側壁形成覆蓋犧牲層的部分的保護結構。根據一些實施例，去除犧牲層的部分包括濕蝕刻。
在一些實施例中，為了形成保護結構，沿著溝道孔的側壁和底部在犧牲層之上沉積保護層，以及對保護層中的在溝道孔的底部的部分進行乾蝕刻以形成保護結構。在一些實施例中，保護層和犧牲層包括不同的材料。保護層可以包括介電材料。
在一些實施例中，在形成儲存膜之前，在溝道孔的底部形成半導體插塞。根據一些實施例，在去除儲存膜中的在溝道孔的底部的部分之後，暴露半導體插塞的至少一部分。
在一些實施例中，在去除儲存膜中的在溝道孔的底部的部分之後，去除犧牲層的剩餘部分以暴露儲存膜的剩餘部分，以及半導體溝道是在儲存膜的剩餘部分之上形成的並且與半導體插塞相接觸。
根據本發明內容的另一方面，揭露了用於形成3D記憶體元件的方法。隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層。形成沿著溝道孔的側壁覆蓋犧牲層的部分的保護結構。對犧牲層中的在溝道孔的底部的未被保護結構覆蓋的部分進行濕蝕刻。對在儲存膜中的在溝道孔的底部的未被犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
在一些實施例中，為了形成保護結構，沿著溝道孔的側壁和底部在犧牲層之上沉積保護層，以及對保護層中的在溝道孔的底部的部分進行蝕刻以形成保護結構。在一些實施例中，保護層和犧牲層包括不同的材料。保護層可以包括介電材料。
在一些實施例中，選擇性地去除犧牲層的部分包括濕蝕刻。
在一些實施例中，為了隨後形成儲存膜和犧牲層，隨後沿著溝道孔的側壁和底部沉積阻隔層、儲存層和穿隧層，以及在穿隧層之上沉積犧牲層。
在一些實施例中，阻隔層包括氧化矽，儲存層包括氮化矽，以及穿隧層包括氧化矽，以及犧牲層包括多晶矽。
在一些實施例中，為了對儲存膜的部分進行濕蝕刻，隨後對穿隧層中的未被犧牲層的剩餘部分覆蓋的部分、儲存層中的未被犧牲層的剩餘部分覆蓋的部分、以及阻隔層中的未被犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
在一些實施例中，保護結構與阻隔層、儲存層和穿隧層中的至少一層包括相同的材料，以及同時地對包括相同的材料的保護結構與阻隔層、儲存層和穿隧層中的至少一層進行濕蝕刻。
在一些實施例中，在形成儲存膜之前，在溝道孔的底部形成半導體插塞。根據一些實施例，在去除儲存膜中的在溝道孔的底部的部分之後，暴露半導體插塞的至少一部分。
在一些實施例中，在去除儲存膜中的在溝道孔的底部的部分之後，去除犧牲層的剩餘部分以暴露儲存膜的剩餘部分，以及半導體溝道是在儲存膜的剩餘部分之上形成的並且與半導體插塞相接觸。
根據本發明內容的另一方面，3D記憶體元件包括基底、在基底之上包括交錯的導電層和介電層的儲存堆疊層、以及垂直地延伸穿過儲存堆疊層的溝道結構。溝道結構包括在溝道結構的下部中的半導體插塞、在半導體插塞上方並且沿著溝道結構的側壁的儲存膜、以及在儲存膜之上的半導體溝道。半導體溝道的底部在半導體插塞之上並且與半導體插塞相接觸。
在一些實施例中，儲存膜包括阻隔層、儲存層和穿隧層。
前述對特定實施例的描述將揭示本發明內容的一般性質，在不背離本發明內容的一般概念的情況下，其他人可以在不進行過多的實驗的情況下，通過應用在本領域的技術內的知識，容易地針對這樣的特定實施例的各種應用進行修改及/或調整。因此，基於本文給出的教導和指導，這樣的調整和修改旨在落入所揭露實施例的等效物的含義和範圍內。應當理解的是，本文中的措辭或術語是出於描述的目的而非做出限制，使得本說明書的術語或措辭將由熟練的技術人員根據教導和指導來解釋。
上文借助於用於示出特定功能的實現方式以及其關係的功能構建塊，來描述了本發明內容的實施例。為了便於描述，在本文中任意地定義了這樣的功能構建塊的邊界。只要適當地執行指定的功能以及其關係，就可以定義替代的邊界。
發明內容和摘要部分可以闡述如由發明人預期的本發明內容的一個或多個示例性實施例但不是所有的示例性實施例，因此，其並不是旨在以任何方式對本發明內容和所附請求項進行限制。
本發明內容的廣度和範圍不應當被上述示例性實施例中的任何示例性實施例限制，而應當是僅根據所附請求項及其等效物來限定的。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200:元件 102:基底 104:堆疊 104A、104B:介電板 118、110:孔 112:插塞 120:儲存膜 122:阻隔層 124:儲存層 126:穿隧層 128:犧牲層 130:開口 200:元件 202:基底 203、204:層 204A、204B:板 206、208:導電層 210:結構 212:插塞 216:膜 218、220、222、226:層 224:溝道 230:插塞 302:基底 303:絕緣層 304A、304B:介電板 306、308介:電層 310、318:孔 312:插塞 316:層 320:膜 322:阻隔層 324:儲存層 326:穿隧層 334:層 335:區域 336:插塞 340:結構 400:方法 402、404、406、408、410、412、414、422、424、426:操作 502:孔 504、506:層 508:結構 510:開口 512:溝道
併入本文中並形成說明書的一部分的附圖說明了本發明內容的實施例，以及連同說明書進一步用於解釋本發明內容的原理，以及使相關領域技術人員能夠進行和使用本發明內容。 圖1示出了在形成3D記憶體元件時的中間結構的橫截面。 圖2根據本發明內容的一些實施例示出具有溝道結構的示例性3D記憶體元件的橫截面。 圖3A-圖3G根據本發明內容的一些實施例示出用於形成具有溝道結構的3D記憶體元件的示例性製造程序。 圖4A和圖4B根據本發明內容的一些實施例示出用於形成具有溝道結構的3D記憶體元件的示例性方法的流程圖。 圖5A-圖5H根據本發明內容的一些實施例示出用於形成在圖3F中所示的中間結構的示例性製造程序的放大圖。 將參考附圖來描述本發明內容的實施例。
312:插塞
320:膜
322:阻隔層
324:儲存層
326:穿隧層
502:孔
512:溝道

Claims (20)

  1. 一種用於形成三維（3D）記憶體元件的方法，包括： 隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層； 形成沿著所述溝道孔的所述側壁覆蓋所述犧牲層的部分的保護結構； 選擇性地去除所述犧牲層中的在所述溝道孔的所述底部的未被所述保護結構覆蓋的部分；以及 選擇性地去除所述儲存膜中的在所述溝道孔的所述底部的未被所述犧牲層的剩餘部分覆蓋的部分。
  2. 根據請求項1所述的方法，其中，形成所述保護結構包括： 沿著所述溝道孔的所述側壁和所述底部，在所述犧牲層之上沉積保護層；以及 在所述溝道孔的所述底部蝕刻所述保護層的部分以形成所述保護結構。
  3. 根據請求項2所述的方法，其中，所述保護層和所述犧牲層包括不同的材料。
  4. 根據請求項3所述的方法，其中，所述保護層包括介電材料。
  5. 根據請求項1所述的方法，其中，選擇性地去除所述犧牲層的部分包括濕蝕刻。
  6. 根據請求項1所述的方法，其中，隨後形成所述儲存膜和所述犧牲層包括： 隨後沿著所述溝道孔的所述側壁和所述底部沉積阻隔層、儲存層和穿隧層；以及 在所述穿隧層之上沉積所述犧牲層。
  7. 根據請求項6所述的方法，其中： 所述阻隔層包括氧化矽，所述儲存層包括氮化矽，以及所述穿隧層包括氧化矽；以及 所述犧牲層包括多晶矽。
  8. 根據請求項6所述的方法，其中，選擇性地去除所述儲存膜的部分包括： 隨後蝕刻所述穿隧層中的未被所述犧牲層的剩餘部分覆蓋的部分、所述儲存層中的未被所述犧牲層的剩餘部分覆蓋的部分、以及所述阻隔層中的未被所述犧牲層的剩餘部分覆蓋的部分。
  9. 根據請求項8所述的方法，其中，所述蝕刻包括濕蝕刻。
  10. 根據請求項6所述的方法，其中，所述保護結構與所述阻隔層、所述儲存層和所述穿隧層中的至少一層包括相同的材料；以及所述方法包括： 同時地對所述保護結構與所述阻隔層、所述儲存層和所述穿隧層中的所述至少一層進行蝕刻。
  11. 根據請求項1所述的方法，還包括： 在所述形成所述儲存膜之前，在所述溝道孔的所述底部形成半導體插塞，其中，所述半導體插塞的至少一部分是在去除所述儲存膜中的在所述溝道孔的所述底部的部分之後暴露的。
  12. 根據請求項11所述的方法，還包括： 在去除所述儲存膜中的在所述溝道孔的所述底部的部分之後，去除所述犧牲層的剩餘部分以暴露所述儲存膜的剩餘部分；以及 在所述儲存膜的剩餘部分之上並且與所述半導體插塞相接觸來形成半導體溝道。
  13. 一種用於形成三維（3D）記憶體元件的方法，包括： 隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層； 去除所述犧牲層中的在所述溝道孔的所述底部的部分，以暴露所述儲存膜中的在所述溝道孔的所述底部的部分；以及 對所述儲存膜中的在所述溝道孔的所述底部的未被所述犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
  14. 根據請求項13所述的方法，其中，隨後形成所述儲存膜和所述犧牲層包括： 隨後沿著所述溝道孔的所述側壁和所述底部沉積阻隔層、儲存層和穿隧層；以及 在所述穿隧層之上沉積所述犧牲層。
  15. 根據請求項14所述的方法，其中，對所述儲存膜的部分進行濕蝕刻包括：    隨後對所述穿隧層中的未被所述犧牲層的剩餘部分覆蓋的部分、所述儲存層中的未被所述犧牲層的剩餘部分覆蓋的部分、以及所述阻隔層中的未被所述犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
  16. 一種用於形成三維（3D）記憶體元件的方法，包括： 隨後沿著溝道孔的側壁和底部形成儲存膜和犧牲層； 形成沿著所述溝道孔的所述側壁覆蓋所述犧牲層的部分的保護結構； 對所述犧牲層中的在所述溝道孔的所述底部的未被所述保護結構覆蓋的部分進行濕蝕刻；以及 對所述儲存膜中的在所述溝道孔的所述底部的未被所述犧牲層的剩餘部分覆蓋的部分進行濕蝕刻。
  17. 根據請求項16所述的方法，其中，形成所述保護結構包括： 沿著所述溝道孔的所述側壁和所述底部，在所述犧牲層之上沉積保護層；以及 在所述溝道孔的所述底部蝕刻所述保護層的部分以形成所述保護結構。
  18. 根據請求項16所述的方法，其中，隨後形成所述儲存膜和所述犧牲層包括： 隨後沿著所述溝道孔的所述側壁和所述底部沉積阻隔層、儲存層和穿隧層；以及 在所述穿隧層之上沉積所述犧牲層。
  19. 根據請求項18所述的方法，其中，對所述儲存膜的部分進行濕蝕刻包括： 隨後對所述穿隧層中的未被所述犧牲層的剩餘部分覆蓋的部分、所述儲存層中的未被所述犧牲層的剩餘部分覆蓋的部分。
  20. 根據請求項16所述的方法，還包括： 在所述形成所述儲存膜之前，在所述溝道孔的所述底部形成半導體插塞，其中，所述半導體插塞的至少一部分是在去除所述儲存膜中的在所述溝道孔的所述底部的部分之後暴露的。
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