TWI653743B - 三維記憶體裝置及其製作方法 - Google Patents

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Abstract

本發明揭露三維(3D)記憶體裝置及其製作方法之實施例。在一實例中，NAND記憶體裝置包括基底、位在基底上的多個NAND串列、位在NAND串列上的一或多個周邊元件、位在周邊元件上的一單晶矽層以及位在周邊元件與NAND串列之間的一或多個互連層。在某些實施例中，NAND記憶體裝置包括一接合介面，且一陣列互連層與一週邊互連層在此介面互相接觸。

Description

三維記憶體裝置及其製作方法
本發明係關於一種記憶體裝置及其製作方法，尤指一種三維(three-dimensional，3D)記憶體裝置及其製作方法。
平面式記憶體單元透過製程技術、電路設計、演算法程式設計及製作方法的改善以縮小尺寸。然而，當記憶單元的特徵尺寸縮小至下限時，平面式的製程及製作技術變得艱難且耗費成本，因此使得平面式記憶體單元的記憶體密度達到上限。
3D記憶體結構可克服平面式記憶體單元所遭遇的密度限制。3D記憶體結構包括記憶體陣列及多個周邊元件，其中周邊元件可用以控制輸入與輸出記憶體陣列之訊號。
於此揭露3D反及(NAND)記憶體結構及其製作方法的實施例。
在一些實施例中，半導體裝置包括矽基底與設置在矽基底上之記憶體陣列(在此亦稱為「陣列元件」)，以及位在陣列元件上的一或多個互連層。半導體裝置亦可包括位於一或多個互連層上的一或多個周邊元件。在某些實施例中，半導體裝置包括位在一或多個周邊元件上的單晶矽層。半導體裝置可另包括位在單晶矽層上的複數個後段製程(back-end-of-line，BEOL)互連層與襯墊層。
在一些實施例中，此一或多個周邊元件包括複數個金屬-氧化物-半導體(metal-oxide-semiconductor，MOS)場效電晶體(field-effect-transistors，FET)。在某些實施例中，周邊元件形成於矽基底上。在某些實施例中，矽基底包括多個摻雜區與多個隔離區。矽基底可為薄化矽基底，如單晶矽層。在某些實施例中，單晶矽層為矽基底經適合的技術薄化後的一部分，適合的技術例如背側研磨(backside grinding)、濕/乾蝕刻(wet/dry etching)及/或化學機械研磨(chemical mechanical polishing，CMP)。在某些實施例中，單晶矽層具有一厚度，其範圍在200奈米(nm)至50微米(µm)之間。在某些實施例中，單晶矽層具有一厚度，其範圍在500奈米至10微米之間。在某些實施例中，單晶矽層具有一厚度，其範圍在500奈米至5微米之間。在某些實施例中，單晶矽層具有一厚度，其小於約1微米。單晶矽層可部分或全面摻雜有N型及/或P型摻質。周邊元件的MOSFET可用作為半導體裝置的各種功能元件，如頁面緩衝器(page buffer)、感測放大器(sense amplifier)、行解碼器(column decoder)與列解碼器(row decoder)。
在某些實施例中，此一或多個互連層包括一周邊互連層，其包括複數個導體層與接觸層。互連層可包括複數個金屬層，其中一或多個金屬層包括鎢(tungsten，W)、銅(copper，Cu)、鋁(aluminum，Al)或任何其他適合的材料。接觸層亦可包括鎢、銅、鋁或任何其他適合的材料。周邊互連層可在不同周邊電晶體之間及周邊元件與陣列元件之間傳送電訊號。
在某些實施例中，此一或多個互連層亦包括一陣列互連層，其包括複數個導體層與接觸層。導體層可包括複數個金屬層，其中一或多個一或多個金屬層可包括鎢、銅、鋁或任何其他適合的材料。接觸層亦可包括鎢、銅、鋁或任何其他適合的材料。陣列互連層可在陣列元件的不同區域之間及周邊元件與陣列元件之間傳送電訊號。
在某些實施例中，陣列元件包括複數個NAND串列。一NAND串列可包括垂直地延伸並貫穿複數個導體層/介電層對的半導體通道(如矽通道)。複數個導體層/介電層對在此亦稱為一「導體/介電質交替堆疊」。導體層可作為一字元線(與一或多個控制閘極電性連接)。在導體/介電質交替堆疊之導體層(控制閘極)與半導體通道之間可形成多個層。在某些實施例中，這些層包括一穿隧層(如穿隧氧化層)。在NAND串列中，來自半導體通道的電子或電洞可經由穿隧層穿隧至一儲存層。這些層亦可包括用以儲存電荷的儲存層。儲存或移除儲存層中的電荷會影響開/關狀態及/或半導體通道的導通。儲存層可包括多晶矽(polycrystalline silicon，polysilicon)或氮化矽(silicon nitride)。在某些實施例中，這些層另可包括一阻擋層，如氧化矽(silicon oxide)層或氧化矽/氮化矽/氧化矽(ONO)層之組合。在某些實施例中，阻擋層包括高介電常數(high-k)介電質(如氧化鋁)。
在某些實施例中，NAND串列另包括設置在半導體通道之一下端的一磊晶矽層。磊晶矽層可由NAND串列下的矽基底磊晶成長所形成。
在某些實施例中，NAND串列另包括由導體/介電質交替堆疊之一或多個下導體層所形成的選擇閘極。選擇閘極可控制開/關狀態及/或NAND串列的半導體通道的導通。NAND串列的選擇閘極亦可由位於導體/介電質交替堆疊下之另一不同導體層所形成。在某些實施例中，NAND串列另包括由導體/介電質交替堆疊之一或多個上導體層所形成的另一選擇閘極。NAND串列的選擇閘極亦可由位於導體/介電質交替堆疊上之另一不同導體層所形成。
在某些實施例中，NAND串列透過矽基底之摻雜區電性連接至源極接觸。矽基底之摻雜區可包括多個P型摻質。源極接觸可垂直地延伸而貫穿導體/介電質交替堆疊，且其下端可與矽基底的摻雜區接觸。在某些實施例中，源極接觸之上端可與源極接觸上之接觸端接觸。
在某些實施例中，陣列元件另包括垂直延伸的複數個字元線接觸。各字元線接觸可包括一上端，與對應之一字元線接觸，以單獨定位陣列元件之對應的字元線。複數個字元線接觸可為接觸孔及/或接觸溝槽(如透過濕蝕刻製程或乾蝕刻製程所形成)並有導體(如鎢)填入其中。在某些實施例中，接觸孔及接觸溝槽在導體材料下包括一阻障層、一黏著層及/或一晶種層。接觸孔及/或接觸溝槽可由化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程或原子層沉積(atomic layer deposition，ALD)製程填充。
在某些實施例中，NAND串列上之互連層包括複數個位元線接觸，各位元線接觸與對應的NAND串列之上端接觸。複數個位元線接觸可包括彼此互相隔離的複數個接觸通孔(contact via)。各位元線接觸可電性連接至對應的一NAND串列，以單獨定位對應的NAND串列。位元線接觸可為接觸孔及/或接觸溝槽(如透過濕蝕刻製程或乾蝕刻製程所形成)並有導體(如鎢)填入其中。接觸孔及/或接觸溝槽可由CVD製程、PVD製程或ALD製程填充。
在某些實施例中，此一或多個互連層另包括位在兩介電層之間的一接合介面，例如位在氮化矽層與氧化矽層之間。接合介面亦可位於兩導體層之間，例如兩金屬(如銅)層之間。在某些實施例中，接合介面同時包括了介電層之間的介面以及導體層之間的介面。接合介面可透過位在接合介面兩側上的介電層之間的化學鍵及/或導體層之間的化學鍵所形成。接合介面可由接合介面兩側上之介電層之間及/或導體層之間的物理性交互作用(如互相擴散)所形成。在某些實施例中，接合介面在對接合介面兩側的表面進行一電漿處理或一熱處理後形成，其中電漿處理或熱處理在接合製程前進行。
在某些實施例中，半導體裝置另包括多個導體/介電質交替堆疊。在某些實施例中，堆疊間層設置於相鄰的導體/介電質交替堆疊之間。堆疊間層可將對應上導體/介電質交替堆疊之一NAND串列而電性連接至對應下導體/介電質交替堆疊之另一NAND串列。在某些實施例中，上導體/介電質交替堆疊之NAND串列可透過堆疊間層之導體電性連接至下導體/介電質交替堆疊之另一NAND串列，藉此形成較長的NAND串列。
在某些實施例中，半導體裝置另包括垂直地延伸而貫穿具有周邊元件之矽基底的一或多個穿矽接觸(TSC)。一或多個TSC可與周邊元件下之一互連層(如周邊互連層)接觸，並可與周邊元件上之另一互連層(如BEOL互連層)接觸。周邊元件上之互連層可包括BEOL互連層與襯墊層。TSC可包括以乾蝕刻製程形成的接觸孔及/或溝槽，之後以導體材料(如鎢、銅或矽化物)填入接觸孔及/或溝槽(如透過一濕蝕刻製程或一乾蝕刻製程所形成)。
在某些實施例中，BEOL互連層在半導體裝置的元件之間傳送電訊號，這些元件包括陣列元件與周邊元件。在某些實施例中，所形成的襯墊層用以從半導體裝置傳送電訊號至外部電訊號路徑。BEOL互連層可包括互連導體層與接觸層。互連層與接觸層可包括導體材料，如鎢、銅、鋁、矽化物及/或任何其他適合的導體材料。襯墊層可包括導體材料，如鎢、銅、鋁、矽化物或任何其他適合的導體材料。
製作半導體元件之一方法範例包括形成一周邊元件、形成一陣列元件以及在接合介面處接合周邊元件與陣列元件。此方法範例另包括在第一矽基底上形成周邊元件(包括MOS電晶體)，以及對應周邊元件形成周邊互連層。
在某些實施例中，此方法範例另包括在第二矽基底內形成摻雜區與隔離區，以及在第二矽基底上形成一或多個NAND串列。NAND串列包括複數個導體層/介電層對、在複數個導體層/介電層對中垂直地延伸的一半導體通道、設置於半導體通道與導體層/介電層對之間的一穿隧層、包括設置於穿隧層與導體層/介電層對之間的複數個儲存單元的一儲存層、以及設置於儲存層與導體層/介電層對之間的一阻擋層。NAND串列可與第二矽基底接觸。各NAND串列可包括位於NAND串列之一端的一選擇閘極。
在某些實施例中，此方法範例另包括對應NAND串列形成一陣列互連層。陣列互連層可包括與NAND串列接觸的位元線接觸。陣列互連層亦可包括一或多個導體層與接觸層，各導體層或接觸層包括導體材料，如鎢、鋁、銅或任何其他適合的導體材料。
陣列互連層可另包括對應於NAND串列的一源極接觸。源極接觸可垂直地延伸而貫穿導體/介電質交替堆疊。源極接觸的一端可與第二矽基底接觸，且另一端可與陣列互連層接觸。在某些實施例中，源極接觸透過第二矽基底之一摻雜區而電性連接至NAND串列。
周邊元件與陣列元件可由以下方法接合。可透過將周邊元件上下顛倒翻轉，將周邊互連層朝下並面向朝上的陣列元件，並將其與陣列互連層(面對面的方式)對準，將周邊元件設置在陣列元件上使周邊互連層位在陣列互連層上並與陣列互連層接觸，進行接合處理，以及在陣列互連層與周邊互連層之間形成一接合介面。在某些實施例中，接合處理包括電漿製程、濕式製程及/或熱製程以在接合介面之陣列互連層與周邊互連層之間形成物理性或化學性鍵結。在某些實施例中，陣列互連層包括氮化矽層或氧化矽層，且周邊互連層包括氧化矽層或氮化矽層。在某些實施例中，陣列互連層與周邊互連層中的導體包括銅。
在某些實施例中，陣列互連層與周邊互連層之間的接合是在一介面處透過介電層(如氮化矽層與氧化矽層)之間及/或導體層之間的物理性交互作用(如互相擴散)所形成。陣列互連層與周邊互連層之間的介面於此稱為一「接合介面」。在某些實施例中，在進行接合製程前，對陣列互連層的表面與周邊互連層的表面進行電漿處理以提升兩表面之間的鍵結強度。在進行接合製程前，對陣列互連層的表面與周邊互連層的表面亦可進行濕式處理以提升鍵結強度。在某些實施例中，將周邊互連層設於陣列互連層上的動作包括將陣列互連層的接觸區域與周邊互連層對準，以確保兩互連層接合後可電性連接。在某些實施例中，在兩互連層達到相接觸之後，進行一熱處理以促進陣列互連層與周邊互連層的導體材料(如銅)之間的互相擴散。
在某些實施例中，一或多個接合介面可由此製作方法形成。舉例而言，多個陣列元件可接合至一周邊元件。在另一實例中，一陣列元件可與多個周邊元件接合。在另一實例中，多個陣列元件可與多個周邊元件接合。
在某些實施例中，陣列元件可包括多於一個的導體/介電質交替堆疊。各導體/介電質交替堆疊可包括複數個導體層/介電層對。在某些實施例中，一堆疊間層形成在相鄰的導體/介電質交替堆疊之間。堆疊間層可將對應一上導體/介電質交替堆疊的NAND串列而電性連接至對應下導體/介電質交替堆疊的另一NAND串列。
方法範例可另包括在接合陣列元件與周邊元件之後，薄化周邊元件之第一矽基底。第一矽基底的薄化可由一CMP製程、一濕蝕刻製程、一乾蝕刻製程或上述之任意組合所進行。
在某些實施例中，可以調整形成陣列元件/陣列互連層與周邊元件/周邊互連層的順序，或陣列元件/陣列互連層的製程與周邊元件/周邊互連層的製程可並行。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及佈置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」、「在...之下」、「較低」、「在...之上」、「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的裝置的不同方位或方向。半導體裝置可以其他方式定向（例如以旋轉90度或以其它方向來定向），並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所用，術語「基底」是指在其上添加後續材料層的材料。 基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包含多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸(contact)、互連線(interconnect line)及/或通孔(via)）以及一個或多個介電層。
本文所使用的術語「名義上(nominal)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30％內變化（例如，該數值的±10％、±20％或±30％）。
在此所用之術語「3D記憶體裝置」是指在橫向基底上具有垂直方向的記憶體單元電晶體的串列(在此稱為「記憶體串列」，如反及(NAND)串列)的半導體裝置，以使記憶體串列相對於基底的垂直方向延伸。在此所用之術語「垂直的/垂直地」的意思為名義上垂直於基底水平表面。
根據本揭露的各種實施例提供與其它3D記憶體裝置相比具有較小的晶片尺寸、較高的元件密度和較佳性能的一種3D記憶體裝置。透過將一周邊元件和後段製程(BEOL)的互連結構垂直堆疊於一陣列元件上，可提高3D記憶體裝置的密度。此外，透過分開進行周邊元件製程和陣列元件製程，與陣列元件製程相關的熱預算並不因周邊元件的性能要求所限制；同樣地，周邊元件的性能並不受陣列元件製程的影響。例如，周邊元件及陣列元件可分別在不同基底上製作，使製作陣列元件的特定高溫製程不會對製作周邊元件帶來負面的影響(如避免摻質額外擴散、控制摻雜濃度及/或離子佈植的深度等)。
第1圖所示為一範例之3D記憶體裝置100的剖面示意圖。3D記憶體裝置100包括一基底102及設置在基底102上的複數個周邊元件。於基底102上形成對應周邊元件之一互連層104。於互連層104上形成一記憶體陣列結構106。
3D記憶體裝置100代表單片式(monolithic)3D記憶體裝置的一範例。術語「單片式」表示3D記憶體裝置的部件形成在單一基底上。對於單片式3D記憶體裝置，其製作方法遭遇因周邊元件製程及記憶體陣列製程的摺積(convolution)所造成的額外限制。例如，記憶體陣列結構(如NAND串列)的製作方法受限於與已形成或欲形成在同一基底上的周邊元件相關的熱預算。然而，如本揭露之詳細說明所述，3D記憶體裝置的部件(如周邊元件及記憶體陣列結構)可分別形成在不同的基底上，再互相連結形成一非單片式3D記憶體裝置。周邊元件製程及記憶體陣列製程彼此之間的反摺積(de-convolution)可改善最終得到之3D記憶體裝置的表現。
第2圖所示為本揭露某些實施例中之一範例之3D記憶體裝置的剖面示意圖。3D記憶體裝置200可包括一基底202，其可包括矽(如單晶矽)、矽鍺(silicon germanium，SiGe)、砷化鎵(gallium arsenide，GaAs)、鍺(germanium，Ge)、矽覆絕緣體(silicon on insulator，SOI)或其他適合的材料。
3D記憶體裝置200可包括設置於基底202上的記憶體陣列元件。值得注意的是，第2圖中加上x軸與y軸以進一步說明3D記憶體裝置200中部件的空間關係。基底202包括兩水平面(如頂面和底面)在x方向(橫向方向或寬度方向)橫向延伸。在此，不論半導體裝置(如3D記憶體裝置200)之一部件(如一層或一元件)在另一部件(如一層或一元件)「上(on)」、「上方(above)」或「下(below)」，其是在半導體裝置之基底(如基底202)在y方向(垂直方向或厚度方向)上位在半導體裝置最低處之平面的情況下，在y方向上相對於基底而決定。描述空間關係的相同概念應用在本揭露中。
如第2圖所示，3D記憶體裝置200為一NAND快閃記憶體裝置，其中複數個記憶體單元以複數個NAND串列230的形式提供，且NAND串列230在基底202上垂直地延伸。陣列元件可包括複數個NAND串列230，且NAND串列230延伸貫穿複數個導體層234與介電層236對(pair)242。導體層/介電層對242在本文中也稱為一「導體/介電質交替堆疊」。導體/介電質交替堆疊242內的導體層234及介電層236在垂直方向上交替排列。換言之，除了導體/介電質交替堆疊242中的最上層或最下層，各導體層234可在兩側毗鄰兩介電層236，且各介電層236可在兩側毗鄰兩導體層234。導體層234之間可具有相同厚度或不同的厚度。類似的，介電層236可各自具有相同的厚度或不同的厚度。在某些實施例中，導體/介電質交替堆疊242可包括不同於導體層/介電層對之材料及/或厚度的更多導體層或更多介電層。導體層234可包括導體材料如鎢(tungsten，W)、鈷(cobalt，Co)、銅(copper，Cu)、鋁(aluminum，Al)、摻雜矽、矽化物(silicides)、任何其他適合的導體材料或上述的任意組合。介電層236可包括介電材料如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、任何其他適合的介電材料或上述的任意組合。
如第2圖所示，各NAND串列230可包括一半導體通道228與一介電層229(亦稱為「記憶層」)。在某些實施例中，半導體通道228包括矽，如非晶矽、多晶矽或單晶矽。在某些實施例中，介電層229為一複合層，其包括一穿隧層、一儲存層(亦稱為「電荷捕捉/儲存層」)與一阻擋層。各NAND串列230可為一圓筒狀(如一圓柱狀)。根據某些實施例，半導體通道228、穿隧層、儲存層與阻擋層以此順序沿圓柱中心向圓柱外表面之一方向排列。穿隧層可包括氧化矽、氮化矽或上述之任意組合。阻擋層可包括氧化矽、氮化矽、高介電常數(high-k)介電質或上述之任意組合。儲存層可包括氮化矽、氮氧化矽、矽或上述之任意組合。在某些實施例中，介電層229可包括ONO介電質(如包括氧化矽之穿隧層、包括氮化矽之儲存層與包括氧化矽之阻擋層)。
在某些實施例中，NAND串列230另包括對應NAND串列230的複數個控制閘極(各為一字元線之一部分)。在導體/介電質交替堆疊242中的各導體層234可作為NAND串列230之各記憶單元的一控制閘極。如第2圖所示，NAND串列230在其下端可包括一選擇閘極238(如一源極選擇閘極)。NAND串列230在其上端還可包括另一選擇閘極240(如一汲極選擇閘極)。於此所述之一部件(如NAND串列230)的「上端」為在y方向上遠離基底202之一端，以及該部件(如NAND串列230)之「下端」為在y方向上靠近基底202之一端。如第2圖所示，對於各NAND串列230而言，源極選擇閘極238可位在汲極選擇閘極240下。在某些實施例中，選擇閘極238及240包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。
在某些實施例中，3D記憶體裝置200包括設置在NAND串列230之半導體通道228的一下端上的一磊晶層251。磊晶層251可包括一半導體材料，如矽。磊晶層251可以磊晶成長方式從基底202形成。舉例而言，基底202可為矽基底，且磊晶層251可為從矽基底經磊晶成長所形成之一單晶矽層。基底202可為未摻雜或以P型或N型摻質部分摻雜(在厚度方向及/或寬度方向上)或全面摻雜。對各NAND串列230而言，磊晶層251於此可視為一「磊晶插塞」。位於各NAND串列230下端的磊晶插塞251可與半導體通道228及基底202之一摻雜區250接觸。磊晶插塞251可作為由NAND串列230下端之選擇閘極238控制的通道。
在某些實施例中，陣列元件另包括垂直地延伸而貫穿導體/介電質交替堆疊242的一源極接觸232。如第2圖所示，源極接觸232的一下端可與基底202之摻雜區250(如NAND串列230之一陣列共同源極)相接觸。在某些實施例中，源極接觸232包括導體材料，其包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任意組合。在某些實施例中，基底202包括一隔離區246。在某些實施例中，隔離區246可穿過整個厚度的基底202形成。
在某些實施例中，陣列元件另包括位於一階梯結構區的一或多個字元線接觸258。字元線接觸258在一介電層259中垂直地延伸。各字元線接觸258可具有一端(如下端)與導體/介電質交替堆疊242中之對應的導體層234接觸，以單獨定位陣列元件之對應的字元線。在某些實施例中，各字元線接觸258位於對應的字元線234之上。字元線接觸258可為填有導體(如鎢)之接觸孔及/或接觸溝槽(如透過一濕蝕刻製程或一乾蝕刻製程所形成)。在某些實施例中，填充接觸孔及/或接觸溝槽的方法包括在沉積導體前沉積一阻障層、一黏著層及/或一晶種層。
在某些實施例中，源極接觸232與NAND串列230皆與基底202之摻雜區250接觸，藉此，當摻雜區250傳導一電訊號時(如為了導通在基底202內形成一反轉層時)，源極接觸232可被電性連接至NAND串列230。
如第2圖所示，3D記憶體裝置200可包括設置於陣列元件上並與一周邊互連層222接觸的一陣列互連層223。陣列互連層223可包括複數個位元線接觸226、複數個字元線通孔(via)257、一或多個導體層(如一導體層224)與一或多個介電層(如介電層221及225)。導體層可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任意組合。介電層可包括介電材料，其包括但不限於氧化矽、氮化矽、低介電常數(low-k)介電質或上述之任意組合。
如第2圖所示，各位元線接觸226可與對應之NAND串列230的上端接觸，以單獨定位對應的NAND串列230。各字元線通孔257可與一對應之字元線接觸258的上端接觸，以單獨定位NAND串列230中之一對應的字元線234。
3D記憶體裝置200可包括設置在周邊元件上的一周邊元件(如電晶體206)與一半導體層244(如一薄化基底)。全部或部分的周邊元件可形成於半導體層244內(如在半導體層244的底面之上)及/或直接形成於半導體層244下方。周邊元件可包括複數個電晶體206。半導體層244可為一薄化基底，且周邊元件(如電晶體206)形成於其上。在某些實施例中，半導體層244包括一單晶矽，其中半導體層244可被視為一「單晶矽層」。在某些實施例中，半導體層244可包括矽鍺、砷化鎵、鍺或任何其他適合的材料。一隔離區204與一摻雜區208(如電晶體206的源極區與汲極區)亦可形成於半導體層244內。
在某些實施例中，周邊元件可包括用於促使3D記憶體裝置200運作之任合適合的數位、類比及/或混合訊號之周邊電路。例如，周邊元件可包括一或多個頁面緩衝器(page buffer)、解碼器(decoder)(如一列解碼器(row decoder)與一行解碼器(column decoder))、感測放大器(sense amplifier)、驅動器(driver)、電荷幫浦(charge pump)、參考電流或參考電壓電路(current or voltage reference)或任何電路中之主動或被動元件(如電晶體、二極體、電阻或電容)。
3D記憶體裝置200可包括設置於電晶體206下的周邊互連層222，以輸入電訊號至電晶體206或自電晶體206輸出電訊號。周邊互連層222可包括一或多個接觸，如一接觸207與一接觸214，以及可包括一或多個互連導體層，如一導體層216與一導體層220，並各自包括一或多條內連線及/或通孔(via)。在此所用之術語「接觸」可廣泛地包括任合適合類型的互連結構，如中段製程(middle-end-of-line，MEOL)互連結構與後段製程(back-end-of-line，BEOL)互連結構，其包括垂直的互連通道(如通孔)與橫向導線(如內連線)。周邊互連層222可另包括一或多個層間介電層(interlayer dielectric，ILD)，如介電層210、212與218。亦即，周邊互連層222可包括導體層216與220以及介電層210、212與218。周邊互連層222內的接觸與導體層可包括導體材料，其可包括但不限於鎢、鈷、銅、鋁、矽化物或上述之任意組合。周邊互連層222內的介電層可包括介電材料，其可包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽或上述之任意組合。
於周邊互連層222之介電層218與陣列互連層223之介電層221之間可形成一接合介面219。接合介面219也可形成在陣列互連層223之導體層224與周邊互連層222之導體層220之間。介電層218與介電層221各自可包括氮化矽或氧化矽。
在某些實施例中，一第一半導體結構260與一第二半導體結構262在接合介面219接合。第一半導體結構260可包括基底202、陣列互連層223、具有複數個導體層/介電層對之導體/介電質交替堆疊242與NAND串列230。第二半導體結構262可包括半導體層244(如一薄化基底)、位於半導體層244下之一或多個周邊元件，以及位於此一或多個周邊元件下之周邊互連層222。第一半導體結構260可包括繪示於第2圖接合介面219下的組件，以及第二半導體結構262可包括繪示於第2圖接合介面219上的組件。周邊互連層222可包括導體層220，其在接合介面219與陣列互連層223之導體層224接觸。周邊互連層222可另包括介電層218，其在接合介面219與陣列互連層223之介電層221接觸。
如第2圖所示，3D記憶體裝置200可包括垂直地延伸而貫穿半導體層244的一或多個穿矽接觸(TSC)211。TSC 211的下端可與周邊互連層222之一導體層(如導體層216)接觸。TSC 211的上端可與位於半導體層244上之一BEOL導體層248及/或襯墊層256接觸。TSC 211可形成在延伸貫穿整個半導體層244厚度的隔離區中，使TSC 211能與半導體層244的其他部分(如摻雜區208)電性隔離。在某些實施例中，TSC 211將電訊號自一或多個周邊元件傳遞至BEOL導體層248及/或襯墊層256。在某些實施例中，TSC 211可包括由乾/濕蝕刻製程所形成之貫穿半導體層244的垂直開口(如一接觸孔或一接觸溝槽)，接著以導體材料及用於隔離的其他材料(如介電材料)填入開口。TSC 211可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。介電材料可在填入導體材料前先沉積在開口內。介電材料可包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽或上述之任意組合。
如第2圖所示，3D記憶體裝置200另包括設置在半導體層244上的一BEOL互連層253。在某些實施例中，BEOL互連層253包括導體層248、一或多個介電層(如一介電層252)與一或多個襯墊層(如襯墊層256)。BEOL互連層253可在3D記憶體裝置200與外部電路之間傳送電訊號。BEOL互連層253內之導體層、接觸層與襯墊層可包括導體材料，如鎢、鈷、銅、鋁、矽化物、任何其他適合的導體材料或上述之任意組合。BEOL互連層253內之介電層可包括介電材料，如氧化矽、氮化矽、low-k介電質、任何其他適合的介電材料或上述之任意組合。
BEOL互連層253可與一或多個周邊元件電性連接。詳細而言，TSC 211可垂直地延伸而貫穿半導體層244、介電層210與至少一部分介電層252。TSC 211可與BEOL互連層253之一導體層(如導體層248)以及周邊互連層222之一導體層(如導體層216)接觸。
第3A圖至第3D圖所示為形成一周邊元件及一周邊互連層的製程範例。第6圖所示為形成一周邊元件及一周邊互連層之方法600範例的流程圖。在第3A圖至第3D圖以及第6圖中所描繪之一範例的周邊元件及周邊互連層為描繪在第2圖中之周邊元件(如電晶體206)與周邊互連層222。應該理解的是，方法600中所示的步驟並非全部，且在所示的步驟之前、之後或之間，也可以執行其他步驟。
請參考第6圖，方法600首先進行步驟602，其中一周邊元件形成於一第一基底上。第一基底可為一矽基底。如第3A圖所示，一周邊元件形成於一第一矽基底302上。周邊元件可包括形成在第一矽基底302上的複數個電晶體304。電晶體304可由多個製程步驟所形成，其包括但不限於微影(photolithography)、乾/濕蝕刻(dry/wet etch)、薄膜沉積(thin film deposition)、熱成長(thermal growth)、佈植(implantation)、化學機械研磨(CMP)或上述之任意組合。在某些實施例中，摻雜區305形成在第一矽基底302內。在某些實施例中，一隔離區306亦形成於第一矽基底302內。
進行方法600之步驟604，如第6圖所示，其中一或多個介電層與導體層形成於周邊元件上。如第3B圖所示，一第一介電層310可形成在第一矽基底302上。第一介電層310可包括一接觸層308，其包括MEOL接觸，並能與周邊元件(如電晶體304)形成電性連接。
如第3C圖所示，一第二介電層316形成於第一介電層310上。在某些實施例中，第二介電層316為多層組合並可由多個步驟形成。例如，第二介電層316可包括一導體層312與一接觸層314。導體層(如導體層312)與接觸層(如接觸層308及314)可包括由一或多道薄膜沉積製程所形成之導體材料，其薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍(electroplating)、無電電鍍(electroless plating)或上述之任意組合。形成導體層與接觸層的製程亦可包括微影、CMP、乾/溼蝕刻或上述之任意組合。介電層可由薄膜沉積製程形成，其包括但不限於CVD、PVD、ALD或上述之任意組合。
進行方法600之步驟606，如第6圖所示，形成一周邊互連層之一上介電層與一上導體層。在步驟604與606所形成之介電層與導體層可共同視為一「互連層」(如周邊互連層)。介電層與導體層各自可為周邊互連層的一部分，且周邊互連層可輸入電訊號至周邊元件並自周邊元件輸出電訊號。如第3D圖所示，一第三介電層(上介電層)318形成在第二介電層316上，以及一上導體層320形成在第三介電層318內，藉此以形成一周邊互連層322。導體層(如導體層320)可包括由一或多道薄膜沉積製程所形成之導體材料，其薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或上述之任意組合。形成導體層與接觸層的製程亦可包括微影、CMP、乾/溼蝕刻或上述之任意組合。介電層(如介電層318)可包括由一或多道薄膜沉積製程所形成之介電層，其製程包括但不限於CVD、PVD、ALD或上述之任意組合。
第4A圖至第4D圖所示為形成一陣列元件及一陣列互連層的製程範例。第7圖所示為形成一陣列元件及一陣列互連層之方法700範例的流程圖。在第4A圖至第4D圖以及第7圖中所描繪之一範例的陣列元件及陣列互連層為描繪在第2圖中之陣列元件(如NAND串列230)與陣列互連層223。應該理解的是，方法700中所示的步驟並非全部，且在所示的步驟之前、之後或之間，也可以執行其他步驟。
請參考第7圖，方法700首先進行步驟702，一摻雜區與一隔離區形成在一第二基底內。第二基底可為一矽基底，如第4A圖中之一第二矽基底402。一陣列元件可形成在第二矽基底402上。在某些實施例中，一摻雜區404與一隔離區406形成在第二矽基底402內。摻雜區404可由離子佈植(ion implantation)及/或擴散(diffusion)所形成。隔離區406可由熱成長及/或薄膜沉積所形成。圖案化製程(如微影與乾/濕蝕刻)可用以圖案化第二矽基底402內的摻雜區404與隔離區406。
進行方法700之步驟704，如第7圖所示，複數個介電層對(於此亦稱為一「交替介電堆疊」)形成在第二基底上。如第4B圖所示，在第二矽基底402上形成由介電層410與介電層412組成的複數個層對。複數個介電層對可形成一交替介電堆疊408。交替介電堆疊408可包括包含第一介電層410與不同於第一介電層410之第二介電層412交替排列之堆疊。在某些實施例中，各介電層對包括一層氮化矽與一層氧化矽。在某些實施例中，交替介電堆疊408中除介電層對外還包括不同材料及不同厚度的多個層。交替介電堆疊408可由一或多道薄膜沉積製程所形成，其包括但不限於CVD、PVD、ALD或上述之任意組合。在某些實施例中，交替介電堆疊408可由複數個導體層/介電層對所取代，亦即導體層(如多晶矽)與介電層(如氧化矽)之一交替堆疊。
進行方法700之步驟706，如第7圖所示，陣列元件之複數個NAND串列形成在第二基底上。如第4C圖所示，在第二矽基底402上形成複數個NAND串列418。交替介電堆疊408中之各第一介電層410可由一導體層416取代，藉此形成包括複數個導體層/介電層對之導體/介電質交替堆疊414。將導體層416取代第一介電層410的方法包括進行濕蝕刻，並選擇性地蝕刻第一介電層410而非第二介電層412，以及將導體層416填入蝕刻後的結構。填入導體層416的方法可包括CVD、ALD、任何其他適合的製程或上述之任意組合。導體層416可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、多晶矽、矽化物或上述之任意組合。
在某些實施例中，形成NAND串列418的製程另包括形成一半導體通道420垂直地延伸並貫穿導體/介電質交替堆疊414。在某些實施例中，形成NAND串列418的製程另包括在半導體通道420與導體/介電質交替堆疊414中之複數個導體層/介電層對之間形成一介電層422。介電層422可為一複合介電層，其包括但不限於一穿隧層、一儲存層與一阻擋層。穿隧層可包括介電材料，其可包括但不限於氧化矽、氮化矽、氮氧化矽或上述之任意組合。儲存層可包括為了達到記憶功能而能儲存電荷的材料。儲存層的材料可包括但不限於氮化矽、氮氧化矽、氧化矽與氮化矽的組合或上述之任意組合。阻擋層可包括介電材料，其包括但不限於氧化矽或氧化矽/氮化矽/氧化矽(ONO)的組合。阻擋層可另包括一high-k介電層(如氧化鋁(aluminum oxide))。形成介電層422所用的製程包括ALD、CVD、PVD、任何其他適合的製程或上述之任意組合。
在某些實施例中，形成NAND串列418的製程另包括在NAND串列418的一端形成一磊晶層426。如第4C圖所示，磊晶層426可形成在各NAND串列418的一下端作為一磊晶插塞426。磊晶層426可為自第二矽基底402以磊晶成長所形成之一矽層，並可透過佈植製程而具有一適合的摻雜程度。
在某些實施例中，步驟706另包括形成一或多個源極接觸。如第4C圖所示，在第二矽基底402上可形成一源極接觸424垂直地延伸而貫穿導體/介電質交替堆疊414。源極接觸424可具有一端，其與第二矽基底402之摻雜區404接觸。在某些實施例中，源極接觸424透過第二矽基底402之摻雜區404與NAND串列418電性連接。一選擇閘極428可形成於NAND串列418的一端，以開啟或關閉第二矽基底402之摻雜區404並控制源極接觸424與NAND串列418之間的電性導通。源極接觸424可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。形成源極接觸424的方法可包括透過一乾/濕蝕刻製程形成一垂直的開口貫穿導體/介電質交替堆疊414，接著進行一填充製程將導體材料或其他材料(如介電材料)填入開口。開口可由ALD、CVD、PVD、電鍍、任何其他適合的製程或上述之任意組合填入材料。
在某些實施例中，步驟706另包括形成一或多個字元線接觸。如第4C圖所示，複數個字元線接觸425形成在第二矽基底402上。各字元線接觸425可垂直地延伸並通過介電層423。在某些實施例中，字元線接觸425的一端與NAND串列418之一字元線(如一導體層416)接觸，使各字元線接觸425電性連接至對應的一導體層416。各字元線接觸425可電性連接至對應之一導體層416以單獨定位NAND串列418之對應的字元線。一或多個字元線接觸425另可與第二矽基底402或NAND串列418之一選擇閘極(如源極選擇閘極428或汲極選擇閘極430)接觸。
在某些實施例中，形成字元線接觸425的製程包括利用乾/濕蝕刻製程形成一垂直開口通過介電層423，之後以導體材料及其他材料(如阻障層、黏著層及/或晶種層)填入開口，以達到導體填充、黏著及/或其他目的。字元線接觸425可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。字元線接觸425的開口可透過ALD、CVD、PVD、電鍍、任何其他適合的製程或上述之任意組合將導體材料與其他材料填入。
方法700進行步驟708，如第7圖所示，一陣列互連層形成在複數個NAND串列上。陣列互連層可在NAND串列與3D記憶體裝置之其他部分(如周邊元件)之間傳送電訊號。如第4D圖所示，在NAND串列418上形成一陣列互連層438。在某些實施例中，形成陣列互連層438的製程包括形成一介電層434，之後在介電層434中形成複數個位元線接觸432與NAND串列418接觸。介電層434可包括一或多層的介電材料，如氧化矽、氮化矽、氮氧化矽或上述之任意組合。位元線接觸432的形成方法可包括在介電層434中形成開口，之後以導體材料與介電材料填入開口。位元線接觸432可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。位元線接觸432的開口可由ALD、CVD、PVD、任何其他適合的製程或上述之任意組合將導體材料與介電材料填入。
在某些實施例中，形成陣列互連層438的製程另包括在介電層434中形成複數個字元線通孔437。各字元線通孔437可與對應之字元線接觸425的一端接觸以形成電性連接。字元線通孔437的形成方法可包括在介電層434中形成複數個開口，之後以導體材料填入開口。其他材料，如阻障材料及/或晶種層材料亦可用於在填入導體材料前填入部分的開口，以提升導體材料的黏著性或填充情況。字元線通孔437可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。字元線通孔437的開口可由ALD、CVD、PVD、電鍍、任何其他適合的製程或上述之任意組合將導體材料與介電材料填入。
在某些實施例中，形成陣列互連層438的製程另包括在介電層434中形成一或多個導體層(如導體層440)與一或多個接觸層444。導體層440與接觸層444可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。導體層440與導體接觸層444可由任何適合之已知BEOL的方法所形成。
在某些實施例中，形成陣列互連層438的製程另包括形成一上導體層442與一上介電層436。上導體層442可包括導體材料，其包括但不限於鎢、鈷、銅、鋁、摻雜矽、矽化物或上述之任意組合。介電層436可包括介電材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或上述之任意組合。
第5A圖至第5C圖所示為形成具有接合至周邊元件之陣列元件的3D記憶體裝置的製程範例。第8圖所示為將周邊元件與陣列元件連結之方法800範例的流程圖。在第5A圖至第5C圖以及第8圖中所描繪之一範例的3D記憶體裝置為描繪在第2圖中之3D記憶體裝置200。應該理解的是，方法800中所示的步驟並非全部，且在所示的步驟之前、之後或之間，也可以執行其他步驟。
請參考第8圖，方法800首先進行步驟802，將周邊元件(以及周邊互連層)設置在第一基底下方(如將第一基底上下顛倒翻轉)，並將周邊互連層與陣列互連層對準。如第5A圖所示，周邊互連層322可設置在第一矽基底302下方。在某些實施例中，對準陣列互連層438與周邊互連層322的動作是由對準陣列互連層438之導體層442與周邊互連層322之導體層320所達成。藉此，當周邊元件與陣列元件連結時，導體層442可與導體層320接觸。
方法800進行步驟804，如第8圖所示，將陣列互連層與周邊互連層連結。可對第一基底與第二基底進行覆晶接合(flip-chip bonding)來將陣列互連層連結至周邊互連層。在某些實施例中，可對第一基底與第二基底以面對面的方式進行混合接合(hybrid bonding)來將陣列互連層連結至周邊互連層，使3D記憶體裝置的最終結構裡的周邊互連層位在陣列互連層上並與陣列互連層接觸。混合接合(如「金屬/介電質混合接合」)可為直接接合的技術(如在兩表面之間形成鍵結，而不需利用中間層，如焊料或黏著劑)，其同時形成金屬-金屬鍵結及介電質-介電質鍵結。如第5B圖所示，陣列互連層438可與周邊互連層322連結，因而形成一接合介面503。
如第5A圖所示，在連結兩互連層的製程進行前或進行當中，可利用一處理製程502提升陣列互連層438與周邊互連層322之間的接合強度。在某些實施例中，介電層436與介電層318分別包括氧化矽或氮化矽。在某些實施例中，處理製程502包括對陣列互連層438表面與周邊互連層322表面進行處理之一電漿處理，使兩互連層表面在介電層436與介電層318之間形成化學鍵。在某些實施例中，處理製程502包括對陣列互連層438表面與周邊互連層322表面進行處理之一濕式處理，使兩互連層表面形成較佳的化學鍵以提升兩介電層436與318之間的鍵結強度。
在某些實施例中，處理製程502包括可在溫度從約250°C至約600°C(如從250°C至600°C)進行之一熱製程(thermal process)。熱製程可引起導體層442與導體層320之間的互相擴散(inter-diffusion)。藉此，在連結製程後，導體層442可與導體層320互相混合(inter-mixed)。導體層442與導體層320可各自包括銅。
方法800進行步驟806，如第8圖所示，薄化第一基底，並以薄化的第一基底作為設置在周邊元件上的一半導體層。如第5B圖所示，薄化的第一矽基底302可為一單晶矽層504。在某些實施例中，在薄化製程後，單晶矽層504具有一厚度，其範圍在約200奈米(nm)至約5微米(µm)之間，例如在200奈米與5微米之間(如200奈米、300奈米、400奈米、500奈米、600奈米、700奈米、800奈米、900奈米、1微米、2微米、3微米、4微米、5微米、以這些數值的任一作為最低值的任何範圍或以這些數值中任兩者所定義的任何範圍內)。在某些實施例中，單晶矽層504具有一厚度，其範圍在約150奈米至50微米之間，例如150奈米與50微米之間(如150奈米、200奈米、300奈米、400奈米、500奈米、1微米、5微米、10微米、15微米、20微米、25微米、30微米、35微米、40微米、45微米、50微米、以這些數值的任一作為最低值的任何範圍或以這些數值中任兩者所定義的任何範圍內)。在某些實施例中，單晶矽層504具有一厚度，其範圍在約500奈米至10微米之間，例如500奈米與10微米之間(如500奈米、600奈米、700奈米、800奈米、900奈米、1微米、2微米、3微米、4微米、5微米、6微米、7微米、8微米、9微米、10微米、以這些數值的任一作為最低值的任何範圍或以這些數值中任兩者所定義的任何範圍內)。在某些實施例中，單晶矽層504具有一厚度，其小於約1微米，例如小於1微米(如1奈米、5奈米、10奈米、20奈米、30奈米、40奈米、50奈米、60奈米、70奈米、80奈米、90奈米、100奈米、150奈米、200奈米、300奈米、400奈米、500奈米、600奈米、700奈米、800奈米、900奈米、以這些數值的任一作為最低值的任何範圍或以這些數值中任兩者所定義的任何範圍內)。第一基底302可由如晶圓研磨(wafer grinding)、乾蝕刻、濕蝕刻、CMP、任何其他適合的製程或上述之任意組合薄化。
方法800進行步驟808，如第8圖所示，一BEOL互連層形成在半導體層上。如第5C圖所示，在單晶矽層504上形成一BEOL互連層505。BEOL互連層505可包括一介電層506、一或多個接觸層508、一或多個導體層510與一或多個襯墊層512。介電層506可為在不同製程步驟所形成的多層介電層組合。接觸層508、導體層510與襯墊層512可包括導體材料，如鎢、鈷、銅、鋁、摻雜矽、矽化物、任何其他適合的導體材料或上述之任意組合。介電層506可包括介電材料，如氧化矽、氮化矽、氮氧化矽、low-k介電質、任何介電材料或上述之任意組合。在某些實施例中，襯墊層512電性連接至外部電路或元件，以在相連結之陣列/周邊元件與外部電路或元件之間傳送電訊號。
如第5C圖所示，可形成一TSC 514貫穿單晶矽層504，使周邊互連層322之一導體層與BEOL互連層505之一導體層能電性連接。在某些實施例中，TSC 514延伸並貫穿形成在單晶矽層504中之一隔離區516，使TSC 514的下端可與周邊互連層322(如導體層312)接觸。在某些實施例中，形成TSC 514的製程另包括在TSC 514與單晶矽層504之間形成隔離區516。
根據本揭露的各種實施例提供與其它3D記憶體裝置相比具有較小的晶片尺寸、較高的元件密度和較佳性能的一種3D記憶體裝置。透過垂直堆疊一陣列元件上之一周邊元件和後段製程(BEOL)的互連結構，可提高3D記憶體裝置的密度。此外，透過分開進行周邊元件製程和陣列元件製程，與製作陣列元件相關的熱預算並不因周邊元件性能要求而受到限制；類似的，周邊元件的性能並不受陣列元件製程的影響。例如，周邊元件及陣列元件可分別在不同基底上製作使製作陣列元件的特定高溫製程不會對製作周邊元件帶來負面的影響(如避免摻質額外擴散、控制摻雜濃度及/或離子佈植的深度等)。
在某些實施例中，一NAND記憶體裝置包括一基底、設置在基底上的複數個NAND串列、設置在NAND串列上的一或多個周邊元件、設置在一或多個周邊元件上的一單晶矽層，以及設置在一或多個周邊元件與NAND串列之間的一或多個第一互連層。
在某些實施例中，一3D記憶體裝置包括一基底、在基底上垂直地延伸的一記憶體串列、設置在記憶體串列上方的一周邊元件、設置在周邊元件上的一半導體層，以及一第一互連層。周邊元件位在半導體層之一第一表面。第一互連層設置在第一基底之一第二表面上。
在某些實施例中，一3D記憶體裝置包括一基底、設置在基底上的一導體/介電質交替堆疊、設置在導體/介電質交替堆疊上的一周邊元件，以及垂直地延伸而貫穿導體/介電質交替堆疊的複數個記憶體串列。各記憶體串列包括垂直地延伸並貫穿導體/介電質交替堆疊的一半導體通道、設置於導體/介電質交替堆疊與半導體通道之間的一穿隧層、設置於穿隧層與導體/介電質交替堆疊之間的一儲存層，以及設置在記憶體串列之一下端並與基底接觸的一磊晶插塞。
在某些實施例中，一NAND記憶體裝置包括一第一半導體結構、一第二半導體結構與一接合介面，其中接合介面設置於第一半導體結構與第二半導體結構之間。第一半導體結構包括一第一基底、設置在第一基底上的複數個導體層/介電層對、垂直地延伸並貫穿導體層/介電層對的複數個NAND串列以及一第一互連層。第一互連層包括位在第一互連層之一表面的一第一導體層。第二半導體結構包括一薄化的第二基底、設置在薄化的第二基底下的一或多個周邊元件以及一第二互連層。第二互連層包括位在第二互連層之一表面的一第二導體層。第一導體層與第二導體層在接合介面相接觸。
在某些實施例中，揭露形成一NAND記憶體裝置之一方法。複數個NAND串列形成於一第二基底上。一或多個周邊元件形成於一第二基底上。一或多個周邊元件設置於複數個NAND串列上。第二基底位在NAND串列上。複數個NAND串列與一或多個周邊元件相連結。薄化第二基底，並以薄化後的第二基底作為一單晶矽層設置於複數個NAND串列上。
在某些實施例中，揭露形成一3D記憶體裝置之一方法。在一第一基底上形成一導體/介電質交替堆疊以及垂直延伸並貫穿導體/介電質交替堆疊的複數個記憶體串列。在第一基底上形成一第一互連層，且第一互連層位於記憶體串列上。在一第二基底上形成一周邊元件。在第二基底上形成一第二互連層，且第二互連層位在周邊元件上。第一基底與第二基底彼此接合，使第一互連層位於第二互連層下並與第二互連層接觸。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。
100、200‧‧‧3D記憶體裝置
102、202‧‧‧基底
104‧‧‧互連層
106‧‧‧記憶體陣列結構
204、246、306、406、516‧‧‧隔離區
206、304‧‧‧電晶體
207、214‧‧‧接觸
208、250、305、404‧‧‧摻雜區
210、212、218、221、225、229、236、252、259、410、412、422、423、434、506‧‧‧介電層
211、514‧‧‧穿矽接觸
216、220、224、234、312、416、440、510‧‧‧導體層
219、503‧‧‧接合介面
222、322‧‧‧周邊互連層
223、438‧‧‧陣列互連層
226、432‧‧‧位元線接觸
228、420‧‧‧半導體通道
230、418‧‧‧NAND串列
232、424‧‧‧源極接觸
238、240、428、430‧‧‧選擇閘極
242‧‧‧對、導體層/介電層對、導體/介電質交替堆疊
244‧‧‧半導體層
248‧‧‧BEOL導體層、導體層
251、426‧‧‧磊晶層、磊晶插塞
253、505‧‧‧BEOL互連層
256、512‧‧‧襯墊層
257、437‧‧‧字元線通孔
258、425‧‧‧字元線接觸
260‧‧‧第一半導體結構
262‧‧‧第二半導體結構
302‧‧‧第一矽基底
308、314、444、508‧‧‧接觸層
310、410‧‧‧第一介電層
316、412‧‧‧第二介電層
318‧‧‧介電層、第三介電層
320、442‧‧‧上導體層
402‧‧‧第二矽基底
408‧‧‧交替介電堆疊
414‧‧‧導體/介電質交替堆疊
428‧‧‧選擇閘極、源極選擇閘極
430‧‧‧汲極選擇閘極
436‧‧‧介電層、上介電層
502‧‧‧處理製程
504‧‧‧單晶矽層
600、700、800‧‧‧方法
602、604、606、702、704、706、708、802、804、806、808‧‧‧步驟
X‧‧‧x軸
Y‧‧‧y軸
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。 第1圖所示為一範例之3D記憶體裝置的剖面示意圖。 第2圖所示為某些實施例中之一3D記憶體裝置的剖面示意圖。 第3A圖至第3D圖所示為某些實施例中形成一周邊元件及一周邊互連層的製程範例。 第4A圖至第4D圖所示為某些實施例中形成一陣列元件及一陣列互連層的製程範例。 第5A圖至第5C圖所示為某些實施例中形成具有接合至周邊元件之陣列元件的3D記憶體裝置的製程範例。 第6圖所示為某些實施例中形成一周邊元件及一周邊互連層之方法範例的流程圖。 第7圖所示為某些實施例中形成一陣列元件及一陣列互連層之方法範例的流程圖。 第8圖所示為某些實施例中將一周邊元件與一陣列元件連結之方法範例的流程圖。 下文將配合所附圖示說明本揭露之實施例。

Claims (20)

  1. 一種反及記憶體裝置，包括： 一基底； 複數個反及串列，設置於該基底上； 一或多個周邊元件，設置於該等反及串列上； 一單晶矽層，設置於該一或多個周邊元件上；以及 一或多個第一互連層，設置於該一或多個周邊元件與該等反及串列之間。
  2. 如請求項1所述之反及記憶體裝置，其中該一或多個周邊元件包括一或多個金氧半場效電晶體元件。
  3. 如請求項1所述之反及記憶體裝置，另包括一導體/介電質交替堆疊，其中各該反及串列包括： 一半導體通道，垂直地延伸並貫穿該導體/介電質交替堆疊； 一穿隧層，設置於該導體/介電質交替堆疊與該半導體通道之間；以及 一儲存層，設置於該穿隧層與該導體/介電質交替堆疊之間。
  4. 如請求項3所述之反及記憶體裝置，另包括一第一接觸，其中該第一接觸垂直地延伸而貫穿該導體/介電質交替堆疊，且該第一接觸包括與該基底接觸的一下端。
  5. 如請求項1所述之反及記憶體裝置，另包括設置於該一或多個周邊元件上的一第二互連層，其中該第二互連層包括形成在一或多層的介電層內的一或多層的導體層。
  6. 如請求項1所述之反及記憶體裝置，其中該等反及串列包括設置於另一反及串列上的一反及串列。
  7. 如請求項6所述之反及記憶體裝置，其中該反及串列與該另一反及串列透過一導體電性連接。
  8. 如請求項1所述之反及記憶體裝置，另包括一穿矽接觸，其中該穿矽接觸垂直地延伸而貫穿該單晶矽層，且該穿矽接觸透過該穿矽接觸之一端與該一或多個第一互連層中之一互連層電性連接。
  9. 一種反及記憶體裝置的製作方法，包括： 在一第一基底上形成複數個反及串列； 在一第二基底上形成一或多個周邊元件； 將該一或多個周邊元件設置在該等反及串列上，其中該第二基底位在該一或多個周邊元件上； 連結該等反及串列與該一或多個周邊元件；以及 薄化該第二基底，並以薄化後的該第二基底作為設置於該一或多個周邊元件上的一單晶矽層。
  10. 如請求項9所述之反及記憶體裝置的製作方法，另包括形成複數個第一接觸，其中各該第一接觸垂直地延伸並包括一端，且各該第一接觸之該端與該第一基底接觸。
  11. 如請求項9所述之反及記憶體裝置的製作方法，另包括在連結該等反及串列與該一或多個周邊元件的步驟前，形成一第一互連層用於該等反及串列。
  12. 如請求項9所述之反及記憶體裝置的製作方法，另包括在連結該等反及串列與該一或多個周邊元件的步驟前，形成一第二互連層用於該一或多個周邊元件。
  13. 如請求項9所述之反及記憶體裝置的製作方法，另包括在該單晶矽層上形成一第三互連層。
  14. 如請求項9所述之反及記憶體裝置的製作方法，其中連結該等反及串列與該一或多個周邊元件的步驟包括透過一熱處理進行連結。
  15. 如請求項9所述之反及記憶體裝置的製作方法，其中連結該等反及串列與該一或多個周邊元件的步驟包括透過一電漿處理進行連結。
  16. 如請求項9所述之反及記憶體裝置的製作方法，其中連結該等反及串列與該一或多個周邊元件的步驟包括透過一濕式處理進行連結。
  17. 如請求項9所述之反及記憶體裝置的製作方法，其中形成該等反及串列的步驟包括在該第一基底上形成一導體/介電質交替堆疊。
  18. 如請求項17所述之反及記憶體裝置的製作方法，其中形成該等反及串列的步驟另包括： 在該第一基底內形成一隔離區與一摻雜區； 形成一半導體通道，該半導體通道垂直地延伸並貫穿該導體/介電質交替堆疊；以及 形成一磊晶層，該磊晶層與該半導體通道及該第一基底內之該摻雜區接觸。
  19. 如請求項9所述之反及記憶體裝置的製作方法，其中薄化該第二基底的步驟包括對該第二基底進行研磨、乾蝕刻、濕蝕刻及化學機械研磨中之一或多道程序。
  20. 如請求項9所述之反及記憶體裝置的製作方法，其中連結該等反及串列與該一或多個周邊元件的步驟包括(i)在該第一基底上之介電材料和該第二基底上之介電材料之間形成化學鍵，以及(ii)使該第一基底上之導體材料和該第二基底上之導體材料產生物理性相互擴散中之一或多道程序。
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