CN111312719B - 半导体结构及其制备方法 - Google Patents

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CN111312719B CN202010125608.2A CN202010125608A CN111312719B CN 111312719 B CN111312719 B CN 111312719B CN 202010125608 A CN202010125608 A CN 202010125608A CN 111312719 B CN111312719 B CN 111312719B
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Abstract

本发明提供一种半导体结构及其制备方法，包括：堆叠设置的存储电路结构和外围电路结构；存储电路结构包括：第一衬底；位于第一衬底上的叠层结构和覆盖介质层；穿过叠层结构的若干沟道结构；外围电路结构包括：第二衬底；位于第二衬底上的第二互连层，第二互连层包括第二绝缘层和位于第二绝缘层内若干层第二导电柱塞；至少一层第二导电柱塞包括第一填充介质层和包围第一填充介质层的第一导电结构。本发明可以增大第一导电结构的表面积，增强氢沿第二导电柱塞的扩散，使氢更容易经由第二导电柱塞扩散至沟道结构中。

Description

半导体结构及其制备方法
技术领域
本发明属于集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在一种3D NAND结构中，形成有存储器阵列的支撑衬底与CMOS衬底键合在一起后经由位于支撑衬底背面或CMOS衬底背面的引出焊垫电学引出。在3D NAND工艺中，为了钝化存储器阵列中的NAND串的沟道中沟道层陷阱，需要形成含氢材料层，所述含氢材料层作为氢源。
然而，在以上体积的3D NAND结构中，所述含氢材料层形成在所述支撑衬底及所述CMOS衬底二者中形成有所述引出焊垫的背面；由于衬底表面缺陷和掺杂剂的阻碍，又现有技术中引出焊垫与存储器阵列中的NAND串电连接的互连结构均为实心导电结构，所述含氢材料层中的氢很难穿过衬底到达存储器阵列中的NAND串中。同时，当所述含氢材料层位于CMOS衬底背面时，所述含氢材料层距离所述CMOS衬底中的CMOS器件非常近，氢很容易从所述CMOS衬底的两侧向所述CMOS衬底中扩散，使得所述CMOS衬底中的所述CMOS器件上累积大量的氢，从而引起HCI(hot carrier injection，热载流子注入效应)和TDDB(timedependent dielectric breakdown，与时间相关电介质击穿)等问题，使得CMOS器件性能下降。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中的上述问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构，所述半导体结构包括：包括：堆叠设置的存储电路结构和外围电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；
外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；其中，
至少一层所述第二导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；和/或
所述外围电路结构还包括穿过所述第二衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述第二导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。
本发明的半导体结构中，至少一层第二导电柱塞中的第一导电结构内侧具有第一填充介质层，可以增大第一导电结构的表面积；又氢在金属中的扩散系数较大，且在界面的扩散属于短路扩散，氢在金属界面的扩散系数更大，可以增强氢沿第二导电柱塞的扩散，使氢更容易经由第二导电柱塞扩散至沟道结构中；所述穿硅导电柱塞中的第二导电结构内侧具有第二填充结构，可以增大第二导电结构的表面积，可以增强氢沿穿硅导电柱塞的扩散，使氢更容易经由第二导电柱塞及穿硅导电柱塞扩散至沟道结构中。
可选地，所述覆盖介质层内还形成有外围导电柱塞，所述外围导电柱塞一端与所述第一衬底相接触，另一端与所述第二互连层电连接。
可选地，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。
可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层第一导电柱塞，所述若干层第一导电柱塞包括第一最顶层导电柱塞；
所述若干层第二导电柱塞包括第二最顶层导电柱塞；其中，
所述第一绝缘层与所述第二绝缘层接触，所述第一最顶层导电柱塞与所述第二最顶层导电柱塞接触。
可选地，若干层所述第一导电柱塞均为实心导电结构或至少一层所述第一导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
可选地，还包括：覆盖所述第二衬底的含氢/氘材料层，所述第二衬底位于所述含氢/氘材料层与所述第一互连层之间。
可选地，还包括：引出焊垫，在所述第二衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与第一互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
可选地，还包括：挡氢材料层，所述挡氢材料层位于所述含氢/氘材料层与所述第二衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
在上述半导体结构中，含氢/氘材料层与第二衬底之间设有挡氢结构层，可以避免氢自第二衬底向第二衬底中的器件结构扩散，防止器件结构因过量氢聚集而导致HCI和TDDB等可靠性问题的发生，从而确保器件结构的性能。
可选地，所述挡氢结构层包括：
氧化层，位于所述含氢/氘材料层与所述第二衬底之间；
挡氢材料层，位于所述含氢/氘材料层与所述氧化层之间。
可选地，所述挡氢结构层包括：
挡氢材料层，位于所述含氢/氘材料层与所述第二衬底之间；
氧化层，位于所述含氢/氘材料层与所述挡氢材料层之间。
本发明还提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构和外围电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；
外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；其中，
所述外围电路结构还包括穿过所述第二衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述第二导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，所述第二导电柱塞为实心导电结构。
本发明的半导体结构中，所述穿硅导电柱塞中的第二导电结构内侧具有第二填充结构，可以增大第二导电结构的表面积，又氢在金属中的扩散系数较大，且在界面的扩散属于短路扩散，氢在金属界面的扩散系数更大，可以增强氢沿穿硅导电柱塞的扩散，使氢更容易经由互连结构及穿硅通孔结构扩散至沟道结构中。
可选地，所述覆盖介质层内还形成有外围导电柱塞，所述外围导电柱塞一端与所述第一衬底相接触，另一端与所述第二互连层电连接。
可选地，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。
可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层第一导电柱塞，所述若干层第一导电柱塞包括第一最顶层导电柱塞；
所述若干层第二导电柱塞包括第二最顶层导电柱塞；其中，
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。
可选地，若干层所述第一导电柱塞均为实心导电结构或至少一层所述第一导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
可选地，还包括：覆盖所述第二衬底的含氢/氘材料层，所述第二衬底位于所述含氢/氘材料层与所述第一互连层之间。
可选地，还包括：引出焊垫，在所述第二衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与第一互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
可选地，还包括：挡氢材料层，所述挡氢材料层位于所述含氢/氘材料层与所述第二衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
在上述半导体结构中，含氢/氘材料层与第二衬底之间设有挡氢结构层，可以避免氢自第二衬底向第二衬底中的器件结构扩散，防止器件结构因过量氢聚集而导致HCI和TDDB等可靠性问题的发生，从而确保器件结构的性能。
可选地，所述挡氢结构层包括：
氧化层，位于所述含氢/氘材料层与所述第二衬底之间；
挡氢材料层，位于所述含氢/氘材料层与所述氧化层之间。
可选地，所述挡氢结构层包括：
挡氢材料层，位于所述含氢/氘材料层与所述第二衬底之间；
氧化层，位于所述含氢/氘材料层与所述挡氢材料层之间。
本发明还提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
提供第一衬底，所述第一衬底上形成有叠层结构、覆盖介质层及第一外围电路；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；
提供外围电路结构，所述外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；所述第二导电柱塞与所述沟道结构电连接；
将所述外围电路结构键合于所述叠层结构及所述覆盖介质层上，所述外围电路结构与所述沟道结构及外围导电柱塞电连接；
于所述第二衬底内形成穿硅通孔，所述穿硅通孔暴露出所述第二互连层；及
于所述穿硅通孔内形成穿硅导电柱塞，所述穿硅导电柱塞与所述第二互连层电连接；其中，
至少一层所述第二导电柱塞内侧具有空隙，形成所述第二导电柱塞之后还包括于所述第二导电柱塞内侧的空隙内形成有第一填充介质层的步骤；或/和所述穿硅导电柱塞包括第二导电结构，所述第二导电结构内侧具有空隙，形成所述第二导电结构之后还包括于所述第二导电结构内侧的空隙内形成第二填充介质层的步骤；或/和所述第二导电柱塞为实心结构，或/和所述穿硅导电柱塞为实心结构。
本发明的半导体结构的制备方法中，至少一层第二导电柱塞中的第一导电结构内侧具有空隙，可以增大第一导电结构的表面积；又氢在金属中的扩散系数较大，且在界面的扩散属于短路扩散，氢在金属界面的扩散系数更大，可以增强氢沿第二导电柱塞的扩散，使氢更容易经由第二导电柱塞扩散至沟道结构中；所述穿硅导电柱塞中的第二导电结构内侧具有空隙，可以增大第二导电结构的表面积，可以增强氢沿穿硅导电柱塞的扩散，使氢更容易经由第二导电柱塞及穿硅导电柱塞扩散至沟道结构中。
可选地，所述覆盖介质层内还形成有外围导电柱塞，所述外围导电柱塞一端与所述第一衬底相接触，另一端与所述第二互连层电连接。
可选地，所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层第一导电柱塞，所述若干层第一导电柱塞包括第一最顶层导电柱塞；
所述若干层第二导电柱塞包括第二最顶层导电柱塞；其中，
所述第一绝缘层与所述第二绝缘层接触，所述第一最顶层导电柱塞与所述第二最顶层导电柱塞接触。
可选地，若干层所述第一导电柱塞均为实心导电结构或至少一层所述第一导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
可选地，形成所述穿硅导电结构之后还包括如下步骤；
于所述第二衬底的背面上形成含氢/氘材料层的步骤，所述第二衬底位于所述含氢/氘材料层于所述第一互连层之间。
可选地，于形成所述含氢/氘材料层之前还包括如下步骤：
于所述第二衬底的背面上形成引出焊垫，在所述第二衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与第一互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
可选地，形成所述引出焊垫之前还包括如下步骤：
于所述第二衬底的背面形成挡氢结构层，所述挡氢结构层位于所述含氢/氘材料层与所述第二衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
在上述半导体结构的制备方法中，形成引出焊垫之前形成挡氢材料层，可以避免氢自第二衬底向第二衬底中的器件结构扩散，防止器件结构因过量氢聚集而导致HCI和TDDB等可靠性问题的发生，从而确保器件结构的性能。
可选地，于所述第二衬底的背面形成所述挡氢结构层包括如下步骤：
于所述第二衬底的背面形成氧化层，所述氧化层覆盖所述第二衬底的背面；
于所述氧化层的表面形成挡氢材料层。
可选地，于所述第二衬底的背面形成所述挡氢结构层包括如下步骤：
于所述第二衬底的背面形成挡氢材料层，所述挡氢材料层覆盖所述第二衬底的背面；
于所述挡氢材料层的表面形成氧化层。
本发明还提供一种半导体结构，包括：外围电路结构；
所述外围电路结构包括：衬底；位于所述衬底上的互连层，所述互连层包括绝缘层和位于所述绝缘层内若干层导电柱塞；穿过所述衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述导电柱塞电连接；其中，
至少一层所述导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；或/和所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构。
本发明的半导体结构中，至少一层导电柱塞中的第一导电结构内侧具有第一填充介质层，可以增大第一导电结构的表面积；又氢在金属中的扩散系数较大，且在界面的扩散属于短路扩散，氢在金属界面的扩散系数更大，可以增强氢沿导电柱塞的扩散，使氢更容易经由第二导电柱塞扩散至沟道结构中；所述穿硅导电柱塞中的第二导电结构内侧具有第二填充结构，可以增大第二导电结构的表面积，可以增强氢沿穿硅导电柱塞的扩散，使氢更容易经由第二导电柱塞及穿硅导电柱塞扩散至沟道结构中。
可选地，还包括：覆盖所述衬底的含氢/氘材料层，所述衬底位于所述含氢/氘材料层与所述互连层之间。
可选地，还包括：引出焊垫，在所述衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
可选地，还包括：挡氢材料层，所述挡氢结构层位于所述含氢/氘材料层与所述衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
在上述半导体结构中，含氢/氘材料层与衬底之间设有挡氢结构层，可以避免氢自衬底向第二衬底中的器件结构扩散，防止器件结构因过量氢聚集而导致HCI和TDDB等可靠性问题的发生，从而确保器件结构的性能。
可选地，所述挡氢结构层包括：
氧化层，位于所述含氢/氘材料层与所述衬底之间；
挡氢材料层，位于所述含氢/氘材料层与所述氧化层之间。
可选地，所述挡氢结构层包括：
挡氢材料层，位于所述含氢/氘材料层与所述衬底之间；
氧化层，位于所述含氢/氘材料层与所述挡氢材料层之间。
附图说明
图1至图2显示为本发明实施例一种提供的不同示例的半导体结构的截面结构示意图。
图3显示为本发明实施例二中提供的半导体结构的制备方法的流程图。
图4至图10显示为本发明实施例二中提供的半导体结构的制备方法中各步骤的截面结构示意图。
图11显示为本发明实施例三中提供的半导体结构的制备方法制备的半导体结构的截面结构示意图。
图12显示为本发明实施例四中提供的半导体结构的截面结构示意图。
元件标号说明
100 衬底
101 互连层
1011 绝缘层
1012 互连线
1013 最顶层导电柱塞
1014 最底层导电柱塞
10141 第一填充介质层
10142 第一导电结构
102 穿硅导电柱塞
1021 第二填充介质层
1022 第二导电结构
103 含氢/氘材料层
104 引出焊垫
105 保护层
106 挡氢结构层
1061 氧化层
1062 挡氢材料层
200 第一衬底
201 叠层结构
2011 栅间介质层
2012 栅极层
202 沟道结构
2021 功能侧壁
20211 阻挡层
20212 存储层
20213 隧穿层
2022 沟道层
203 覆盖介质层
2031 边缘覆盖介质层
2032 顶层覆盖介质层
204 外围导电孔
205 外围导电柱塞
208 第一互连层
2081 第一绝缘层
2082 互连线
2083 第一最顶层导电柱塞
2084 第一最底层导电柱塞
210 第二衬底
211 第二互连层
2111 第二绝缘层
2112 互连线
2113 第二最顶层导电柱塞
2114 第二最底层导电柱塞
21141 第一填充介质层
21142 第一导电结构
212 穿硅通孔
213 穿硅导电柱塞
2131 第二填充介质层
2132 第二导电结构
2133 绝缘隔离层
214 含氢/氘材料层
215 引出焊垫
216 保护层
217 挡氢结构层
2171 氧化层
2172 挡氢材料层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体结构，所述半导体结构包括：外围电路结构，所述外围电路结构包括：衬底100；位于所述衬底上的互连层101，所述互连层101包括绝缘层1011和位于所述绝缘层1011内若干层导电柱塞；穿过所述衬底100的穿硅导电柱塞102，所述穿硅导电柱塞102与所述导电柱塞电连接；其中，至少一层所述导电柱塞包括第一填充介质层10141和包围所述第一填充介质层10141的第一导电结构10142；所述穿硅导电柱塞102为实心导电结构。
作为示例，所述衬底100可以包括CMOS衬底，所述CMOS衬底内形成有CMOS器件(未示出)。
作为示例，所述互连层101还包括互连线1012；所述导电柱塞包括最顶层导电柱塞1013及最底层导电柱塞1014，该示例中，以所述最底层导电柱塞1014包括所述第一填充介质层10141和所述第一导电结构10142。
作为示例，所述绝缘层1011可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线1012可以包括铜、铝金等金属线。
作为示例，所述半导体结构还包括：覆盖所述衬底100的含氢/氘材料层103，所述衬底100位于所述含氢/氘材料层103与所述互连层101之间。所述含氢/氘材料层103可以为任意一种含有氢或氘元素的材料层，优选地，本实施例中，所述含氢/氘材料层103可以包括但不仅限于含氢元素或氘元素的氮化硅层。
作为示例，所述半导体结构还包括：引出焊垫104，在所述衬底100的厚度方向上，所述穿硅导电柱塞102位于所述引出焊垫104与所述互连层101之间，所述引出焊垫104电连接所述穿硅导电柱塞102，所述含氢/氘材料层103覆盖所述引出焊垫104。
需要说明的是，所述半导体结构还包括保护层105，所述保护层105覆盖所述引出焊垫104，且位于所述含氢/氘材料层103与所述衬底100及所述引出焊垫104之间。所述保护层105可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层。
作为示例，所述半导体结构还包括：挡氢结构层106，所述挡氢结构层106位于所述含氢/氘材料层103与所述衬底100之间，且所述引出焊垫104位于所述挡氢结构层106的表面。
在一个示例中，如图1所示，所述挡氢结构层106包括：
挡氢材料层1062，所述挡氢材料层1062位于所述含氢/氘材料层103与所述衬底100之间；
氧化层1061，所述氧化层1061位于所述含氢/氘材料层103与所述挡氢材料层1062之间。
在另一个示例中，所述挡氢结构层106包括：
氧化层1061，所述氧化层1061位于所述含氢/氘材料层103与所述衬底100之间；
挡氢材料层1062，所述挡氢材料层1062位于所述含氢/氘材料层103与所述氧化层1061之间。
作为示例，具体的，所述挡氢材料层1062可以包括但不仅限于氮化硅层、氧化铝层或氮化钛层等等。
在另一个示例中，请参阅图2，本发明还提供一种半导体结构，该半导体结构与上述示例中的如图1中所示的半导体结构大致相同，二者的区别仅在于：图1中的半导体结构中的所述穿硅导电柱塞102为实心导电结构，而本示例中，所述穿硅导电柱塞102包括第二填充介质层1021和包围所述第二填充介质层1021的第二导电结构1022。所述第二填充介质层1021的材料可以包括但不仅限氧化硅、氮化硅或氮氧化硅。
当然，在又一个示例中，还可以提供一种半导体结构，该示例中的半导体结构与图2中所示的半导体结构的区别在于：图2中的半导体结构中至少一层所述导电柱塞包括第一填充介质层10141和包围所述第一填充介质层10141的第一导电结构10142；而该示例中，各层所述导电柱塞均为实心导电结构。
实施例二
请参阅图3，本发明提供一种半导体结构的制备方法，所述半导体结构的制备方法包括如下步骤：
S11：提供第一衬底，所述第一衬底上形成有叠层结构、覆盖介质层；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；
S12：提供外围电路结构，所述外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；所述第二导电柱塞与所述沟道结构电连接；
S13：将所述外围电路结构键合于所述叠层结构及所述覆盖介质层上，所述外围电路结构与所述沟道结构及外围导电柱塞电连接；
S14：于所述第二衬底内形成穿硅通孔，所述穿硅通孔暴露出所述第二互连层；及
S15：于所述穿硅通孔内形成穿硅导电柱塞，所述穿硅导电柱塞与所述第二互连层电连接；其中，
至少一层所述第二导电柱塞内侧具有空隙，形成所述第二导电柱塞之后还包括于所述第二导电柱塞内侧的空隙内形成有第一填充介质层的步骤。
在一个示例中，所述第一衬底200可以根据器件的实际需求进行选择，所述第一衬底200可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述第一衬底200包括硅衬底。所述第一衬底200内可以形成有MOS器件等功能器件。
在一个示例中，如图4所示，所述叠层结构201包括沿厚度交替叠置的栅间介质层2011及栅极层2012；所述叠层结构201中的所述栅间介质层2011可以包括但不仅限于氧化硅层，所述栅极层2012可以包括但不仅限于金属层(譬如，钨层等等)或掺杂多晶硅层等等。
在一个示例中，如图4所示，所述叠层结构201内形成有若干个沟道通孔(未表示出)，所述沟道通孔定义出所述沟道结构(即NAND串)202的形状及位置。所述沟道结构202可以包括功能侧壁2021及沟道层2022；所述功能侧壁2021位于所述沟道通孔的侧壁，所述沟道层2022位于所述功能侧壁2021的表面及所述沟道通孔的底部。具体的，所述功能侧壁2021可以包括依次叠置的阻挡层20211、存储层20212及隧穿层20213；其中，所述阻挡层20211可以包括但不仅限于氧化硅层，所述存储层20212可以包括但不仅限于氮化硅层，所述隧穿层20213可以包括但不仅限于氧化硅层；所述沟道层2022可以包括但不仅限于多晶硅层。
在一个示例中，所述覆盖介质层203包括边缘覆盖介质层2031及顶层覆盖介质层2032；所述边缘覆盖介质层2031覆盖所述叠层结构201呈台阶状的边缘区域，所述顶层覆盖介质层2032覆盖所述叠层结构201远离所述支撑衬底200的表面。所述边缘覆盖介质层2031及所述顶层覆盖介质层2032均可以包括但不仅限于氧化硅层。
作为示例，所述边缘覆盖介质层2031内还形成有外围导电柱塞205，所述外围导电柱塞205一端与所述第一衬底200相接触，另一端与所述第二互连层2112电连接。所述外围导电柱塞205可以为实心导电结构。
作为示例，如图4所示，所述存储电路结构还包括位于所述叠层结构201和覆盖介质层203上的第一互连层208，所述第一互连层208包括第一绝缘层2081和位于所述第一绝缘层2081内的若干层第一导电柱塞及互连线2082，所述若干层第一导电柱塞包括第一最顶层导电柱塞2083及第一最底层导电柱塞2084，所述外围导电柱塞205与所述互连线2082电连接。所述第一绝缘层2081可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2082可以包括铜、铝金等金属线。
在一个示例中，若干层所述第一导电柱塞均为实心导电结构。
在另一个示例中，至少一层所述第一导电柱塞包括第三填充介质层(未示出)和包围所述第三填充介质层的第三导电结构(未示出)。
作为示例，如图5所示，所述第二衬底210可以包括CMOS衬底，所述CMOS衬底内形成有CMOS器件。
作为示例，所述第二互连层211还包括互连线2112；所述第二导电柱塞包括第二最顶层导电柱塞2113及第二最底层导电柱塞2114。
作为示例，所述第二绝缘层2111可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2112可以包括铜、铝金等金属线。
作为示例，图5中以所述第二最底层导电柱塞2114包括第一导电结构21142，所述第一导电结构21142内侧具有空隙，所述空隙内填充有所述第一填充介质层21141。
作为示例，所述第一导电结构21142的材料可以包括铜、铝、金或镍等等；所述第一填充介质层21141可以包括氧化硅层、氮化硅层或氮氧化硅层等等。
作为示例，如图6所示，将所述外围电路结构键合于所述叠层结构201及所述覆盖介质层203上之后，所述第一绝缘层2081与第二绝缘层2111接触，所述第一最顶层导电柱塞2083与所述第二最顶层导电柱塞2113接触。
作为示例，如图7所示，可以采用光刻刻蚀工艺形成所述穿硅通孔212；需要说明的是，所述穿硅通孔212是指该通过贯通整个所述第二衬底210，并非限定所述第二衬底210为硅衬底，即并未对所述第二衬底210的材料进行限定。
作为示例，如图9所示，所述穿硅导电柱塞213可以为实心导电结构。
需要说明的是，在所述穿硅通孔212内形成所述穿硅导电柱塞213之前，还包括于所述穿硅通孔212的侧壁形成绝缘隔离层2133的步骤；所述绝缘隔离层2133可以包括但不仅限于氧化硅层。
在一个示例中，步骤S15之后还包括如下步骤：
S18：于所述第二衬底210的背面上形成含氢/氘材料层214的步骤，所述第二衬底210位于所述含氢/氘材料层214与所述第二互连层211之间，如图10所示。所述含氢/氘材料层214可以为任意一种含有氢或氘元素的材料层，优选地，本实施例中，所述含氢/氘材料层214可以包括但不仅限于含氢元素或氘元素的氮化硅层。
在另一个示例中，步骤S15与步骤S18之间还包括如下步骤：
S17：于所述第二衬底210的背面形成引出焊垫215，在所述第二衬底210的厚度方向上，所述穿硅导电柱塞213位于引出焊垫215与第二互连层211之间，所述引出焊垫215电连接所述穿硅导电柱塞213；所述含氢/氘材料层214覆盖所述引出焊垫215，如图10所示。
需要说明的是，形成所述引出焊垫215与形成所述含氢/氘材料层214之前，还包括于所述第二衬底210远离所述第二互连层211的表面形成保护层216的步骤，所述保护层216覆盖所述引出焊垫215，且位于所述含氢/氘材料层214与所述第二衬底210及所述引出焊垫215之间。所述保护层216可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层。
在又一个示例中，步骤S15与步骤S17之间还包括如下步骤：
S16：于所述第二衬底210的背面形成挡氢结构层217，所述挡氢结构层217位于所述含氢/氘材料层214与所述第二衬底210之间，且所述引出焊垫215位于所述挡氢结构层217的表面。
在一个示例中，步骤S16包括如下步骤：
S161：于所述第二衬底210的背面形成挡氢材料层2172，所述挡氢材料层2172覆盖所述第二衬底210的背面；
S162：于所述挡氢材料层2172的表面形成氧化层2171。
在又一个示例中，步骤S16包括如下步骤：
S161：于所述第二衬底210的背面形成氧化层2171，所述氧化层2171覆盖所述第二衬底210的背面；
S162：于所述氧化层2171的表面形成挡氢材料层2172。
作为示例，所述挡氢材料层2172可以包括但不仅限于氮化硅层、氧化铝层或氮化钛层等等。
请继续参阅图10，本发明还提供一种半导体结构，所述半导体结构包括：堆叠设置的存储电路结构和外围电路结构；所述存储电路结构包括：第一衬底200；位于所述第一衬底200上的叠层结构201和覆盖介质层203，所述覆盖介质层203覆盖所述叠层结构201的侧面；穿过所述叠层结构的若干沟道结构202；外围电路结构包括：第二衬底210；位于所述第二衬底210上的第二互连层211，所述第二互连层211包括第二绝缘层2111和位于所述第二绝缘层2111内若干层第二导电柱塞；其中，至少一层所述第二导电柱塞包括第一填充介质层21141和包围所述第一填充介质层21141的第一导电结构21142。
在一个示例中，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。
在一个示例中，所述第一衬底200可以根据器件的实际需求进行选择，所述第一衬底200可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述第一衬底200包括硅衬底。所述第一衬底200内可以形成有MOS器件等功能器件。
在一个示例中，所述叠层结构201包括沿厚度交替叠置的栅间介质层2011及栅极层2012；所述叠层结构201中的所述栅间介质层2011可以包括但不仅限于氧化硅层，所述栅极层2012可以包括但不仅限于金属层(譬如，钨层等等)或掺杂多晶硅层等等。
在一个示例中，所述叠层结构201内形成有若干个沟道通孔(未表示出)，所述沟道通孔定义出所述沟道结构(即NAND串)202的形状及位置。所述沟道结构202可以包括功能侧壁2021及沟道层2022；所述功能侧壁2021位于所述沟道通孔的侧壁，所述沟道层2022位于所述功能侧壁2021的表面及所述沟道通孔的底部。具体的，所述功能侧壁2021可以包括依次叠置的阻挡层20211、存储层20212及隧穿层20213；其中，所述阻挡层20211可以包括但不仅限于氧化硅层，所述存储层20212可以包括但不仅限于氮化硅层，所述隧穿层20213可以包括但不仅限于氧化硅层；所述沟道层2022可以包括但不仅限于多晶硅层。
在一个示例中，所述覆盖介质层203包括边缘覆盖介质层2031及顶层覆盖介质层2032；所述边缘覆盖介质层2031覆盖所述叠层结构201呈台阶状的边缘区域，所述顶层覆盖介质层2032覆盖所述叠层结构201远离所述第一衬底200的表面。所述边缘覆盖介质层2031及所述顶层覆盖介质层2032均可以包括但不仅限于氧化硅层。
作为示例，所述覆盖介质层203内还形成有外围导电柱塞205，所述外围导电柱塞205一端与所述第一衬底200相接触，另一端与所述第二互连层211电连接。所述外围导电柱塞205可以为实心导电结构。
作为示例，所述存储电路结构还包括位于所述叠层结构201和覆盖介质层203上的第一互连层208，所述第一互连层208包括第一绝缘层2081和位于所述第一绝缘层2081内的若干层第一导电柱塞及互连线2082，所述若干层第一导电柱塞包括第一最顶层导电柱塞2083及第一最底层导电柱塞2084，所述外围导电柱塞205与所述互连线2082电连接。所述第一绝缘层2081可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2082可以包括铜、铝金等金属线。
在一个示例中，若干层所述第一导电柱塞均为实心导电结构。
在另一个示例中，至少一层所述第一导电柱塞包括第三填充介质层(未示出)和包围所述第三填充介质层的第三导电结构(未示出)。
作为示例，所述第二衬底210可以包括CMOS衬底，所述CMOS衬底内形成有CMOS器件。
作为示例，所述第二互连层211还包括互连线2112；所述第二导电柱塞包括第二最顶层导电柱塞2113及第二最底层导电柱塞2114。所述第一绝缘层2081与第二绝缘层2111接触，所述第一最顶层导电柱塞2083与第二最顶层导电柱塞2113接触。
作为示例，所述第二绝缘层2111可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等；所述互连线2112可以包括铜、铝金等金属线。
作为示例，图5中以所述第二最底层导电柱塞2114包括第一导电结构21142，所述第一导电结构21142内侧具有空隙，所述空隙内填充有所述第一填充介质层21141。
作为示例，所述第一导电结构21142的材料可以包括铜、铝、金或镍等等；所述第一填充介质层21141可以包括氧化硅层、氮化硅层或氮氧化硅层等等。
作为示例，所述穿硅导电柱塞207为实心导电结构。
作为示例，所述半导体结构还包括绝缘隔离层2133，所述绝缘隔离层2133位于所述穿硅导电柱塞207与所述第二衬底210之间；所述绝缘隔离层2133可以为氧化硅层、氮化硅层或氮氧化硅层。
作为示例，所述半导体结构还包括：覆盖所述第二衬底210的含氢/氘材料层214，所述第二衬底210位于所述含氢/氘材料层214与所述第二互连层211之间。所述含氢/氘材料层214可以为任意一种含有氢或氘元素的材料层，优选地，本实施例中，所述含氢/氘材料层214可以包括但不仅限于含氢元素或氘元素的氮化硅层。
作为示例，所述半导体结构还包括：引出焊垫215，在所述第二衬底210的厚度方向上，所述穿硅导电柱塞213位于所述引出焊垫215与所述第二互连层211之间，所述引出焊垫215电连接所述穿硅导电柱塞213，所述含氢/氘材料层214覆盖所述引出焊垫215。
需要说明的是，所述半导体结构还包括保护层216，所述保护层216覆盖所述引出焊垫215，且位于所述含氢/氘材料层214与所述第二衬底210及所述引出焊垫215之间。所述保护层216可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层。
作为示例，所述半导体结构还包括：挡氢结构层217，所述挡氢结构层217位于所述含氢/氘材料层214与所述第二衬底210之间，且所述引出焊垫215位于所述挡氢结构层217的表面。
在一个示例中，如图10所示，所述挡氢结构层217包括：
挡氢材料层2172，所述挡氢材料层2172位于所述含氢/氘材料层214与所述第二衬底210之间；
氧化层2171，所述氧化层2171位于所述含氢/氘材料层214与所述挡氢材料层2172之间。
在另一个示例中，所述挡氢结构层217包括：
氧化层2171，所述氧化层2171位于所述含氢/氘材料层217与所述第二衬底210之间；
挡氢材料层2172，所述挡氢材料层2172位于所述含氢/氘材料层214与所述氧化层2171之间。
作为示例，具体的，所述挡氢材料层2172可以包括但不仅限于氮化硅层、氧化铝层或氮化钛层等等。
实施例三
请参阅图11，本发明还提供一种半导体结构的制备方法，本实施例中的半导体结构的制备方法与实施例二中所述的半导体结构的制备方法大致相同，二者的区别在于：实施例二中，所述穿硅导电柱塞213为实心导电结构；而本实施例中，所述穿硅导电柱塞213包括第二导电结构2132，所述第二导电结构2132内侧具有空隙，形成所述第二导电结构2132之后还包括于所述第二导电结构2132内侧的空隙内形成第二填充介质层2131的步骤。所述第二填充介质层2131的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅。
请参阅图11，本实施例还提供一种半导体结构，本实施例中的半导体结构与实施例二中所述的半导体结构大致相同，二者的区别在于：施例二中，所述穿硅导电柱塞213为实心导电结构；而本实施例中，所述穿硅导电柱塞213包括第二导电结构2132，所述第二导电结构，2132内侧具有空隙，所述空隙内形成有第二填充介质层2131。所述第二填充介质层2131的材料可以包括但不仅限于氧化硅、氮化硅或氮氧化硅。
实施例四
请参阅图12，本发明还提供一种半导体结构，本实施例中所述的半导体结构与实施例散中所述的半导体结构大致相同，二者的区别在于：实施例三中的至少一层所述第二导电柱塞包括第一填充介质层21141和包围所述第一填充介质层21141的第一导电结构21142，即所述第一导电结构21142内侧具有由所述第一填充介质层21141填满的空隙；而本实施例中，各层所述第二导电柱塞均为实心导电结构。
如上所述，本发明的半导体结构及其制备方法，所述半导体结构包括：堆叠设置的存储电路结构和外围电路结构；所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；其中，至少一层所述第二导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；和/或所述外围电路结构还包括穿过所述第二衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述第二导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。本发明的半导体结构中，至少一层第二导电柱塞中的第一导电结构内侧具有第一填充介质层，可以增大第一导电结构的表面积；又氢在金属中的扩散系数较大，且在界面的扩散属于短路扩散，氢在金属界面的扩散系数更大，可以增强氢沿第二导电柱塞的扩散，使氢更容易经由第二导电柱塞扩散至沟道结构中；所述穿硅导电柱塞中的第二导电结构内侧具有第二填充结构，可以增大第二导电结构的表面积，可以增强氢沿穿硅导电柱塞的扩散，使氢更容易经由第二导电柱塞及穿硅导电柱塞扩散至沟道结构中。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (35)

1.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和外围电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；以及位于所述叠层结构和覆盖介质层上的第一互连层；
外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；其中，
所述外围电路结构还包括穿过所述第二衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述第二导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构；
所述半导体结构还包括含氢/氘材料层，所述含氢/氘材料层覆盖所述第二衬底，所述第二衬底位于所述含氢/氘材料层与所述第一互连层之间。
2.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和外围电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；以及位于所述叠层结构和覆盖介质层上的第一互连层；
外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；其中，
至少一层所述第二导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；
所述半导体结构还包括含氢/氘材料层，所述含氢/氘材料层覆盖所述第二衬底，所述第二衬底位于所述含氢/氘材料层与所述第一互连层之间。
3.根据权利要求2所述的半导体结构，其特征在于，所述外围电路结构还包括穿过所述第二衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述第二导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，或者所述穿硅导电柱塞为实心导电结构。
4.根据权利要求1或3所述的半导体结构，其特征在于，所述覆盖介质层内还形成有外围导电柱塞，所述外围导电柱塞一端与所述第一衬底相接触，另一端与所述第二互连层电连接。
5.根据权利要求1或3所述的半导体结构，其特征在于，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。
6.根据权利要求5所述的半导体结构，其特征在于，
所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层第一导电柱塞，所述若干层第一导电柱塞包括第一最顶层导电柱塞；
所述若干层第二导电柱塞包括第二最顶层导电柱塞；其中，
所述第一绝缘层与所述第二绝缘层接触，所述第一最顶层导电柱塞与所述第二最顶层导电柱塞接触。
7.根据权利要求6所述的半导体结构，其特征在于，若干层所述第一导电柱塞均为实心导电结构或至少一层所述第一导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：引出焊垫，在所述第二衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与第一互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
9.根据权利要求8所述的半导体结构，其特征在于，还包括：挡氢结构层，所述挡氢结构层位于所述含氢/氘材料层与所述第二衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
10.根据权利要求9所述的半导体结构，其特征在于，所述挡氢结构层包括：
氧化层，位于所述含氢/氘材料层与所述第二衬底之间；
挡氢材料层，位于所述含氢/氘材料层与所述氧化层之间。
11.根据权利要求9所述的半导体结构，其特征在于，所述挡氢结构层包括：
挡氢材料层，位于所述含氢/氘材料层与所述第二衬底之间；
氧化层，位于所述含氢/氘材料层与所述挡氢材料层之间。
12.一种半导体结构，其特征在于，包括：堆叠设置的存储电路结构和外围电路结构；
所述存储电路结构包括：第一衬底；位于所述第一衬底上的叠层结构和覆盖介质层，所述覆盖介质层覆盖所述叠层结构的侧面；穿过所述叠层结构的若干沟道结构；以及位于所述叠层结构和覆盖介质层上的第一互连层；
外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；其中，
所述外围电路结构还包括穿过所述第二衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述第二导电柱塞电连接，所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构，所述第二导电柱塞为实心导电结构；
所述半导体结构还包括含氢/氘材料层，所述含氢/氘材料层覆盖所述第二衬底，所述第二衬底位于所述含氢/氘材料层与所述第一互连层之间。
13.根据权利要求12所述的半导体结构，其特征在于，所述覆盖介质层内还形成有外围导电柱塞，所述外围导电柱塞一端与所述第一衬底相接触，另一端与所述第二互连层电连接。
14.根据权利要求12所述的半导体结构，其特征在于，所述外围电路结构通过键合的方式堆叠在所述存储电路结构之上。
15.根据权利要求14所述的半导体结构，其特征在于，
所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层第一导电柱塞，所述若干层第一导电柱塞包括第一最顶层导电柱塞；
所述若干层第二导电柱塞包括第二最顶层导电柱塞；其中，
所述第一绝缘层与第二绝缘层接触，所述第一最顶层导电柱塞与第二最顶层导电柱塞接触。
16.根据权利要求15所述的半导体结构，其特征在于，若干层所述第一导电柱塞均为实心导电结构或至少一层所述第一导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
17.根据权利要求12所述的半导体结构，其特征在于，还包括：引出焊垫，在所述第二衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与第一互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
18.根据权利要求17所述的半导体结构，其特征在于，还包括：挡氢结构层，所述挡氢结构层位于所述含氢/氘材料层与所述第二衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
19.根据权利要求18所述的半导体结构，其特征在于，所述挡氢结构层包括：
氧化层，位于所述含氢/氘材料层与所述第二衬底之间；
挡氢材料层，位于所述含氢/氘材料层与所述氧化层之间。
20.根据权利要求18所述的半导体结构，其特征在于，所述挡氢结构层包括：
挡氢材料层，位于所述含氢/氘材料层与所述第二衬底之间；
氧化层，位于所述含氢/氘材料层与所述挡氢材料层之间。
21.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供存储电路结构，所述存储电路结构包括：第一衬底，所述第一衬底上形成有叠层结构、覆盖介质层；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；
提供外围电路结构，所述外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；
所述第二导电柱塞与所述沟道结构电连接；
将所述外围电路结构键合于所述叠层结构及所述覆盖介质层上，所述外围电路结构与所述沟道结构及外围导电柱塞电连接；
于所述第二衬底内形成穿硅通孔，所述穿硅通孔暴露出所述第二互连层；及
于所述穿硅通孔内形成穿硅导电柱塞，所述穿硅导电柱塞与所述第二互连层电连接；其中，
所述穿硅导电柱塞包括第二导电结构，所述第二导电结构内侧具有空隙，形成所述第二导电结构之后还包括于所述第二导电结构内侧的空隙内形成第二填充介质层的步骤；所述第二导电柱塞为实心结构；
于所述第二衬底的背面上形成含氢/氘材料层，所述第二衬底位于所述含氢/氘材料层与所述第二互连层之间。
22.一种半导体结构的制备方法，其特征在于，包括如下步骤：
提供存储电路结构，所述存储电路结构包括：第一衬底，所述第一衬底上形成有叠层结构、覆盖介质层；所述叠层结构内形成有若干个呈阵列排布的若干个沟道结构；所述沟道结构沿厚度方向贯穿所述叠层结构；所述覆盖介质层覆盖所述叠层结构的边缘区域及所述叠层结构的表面；
提供外围电路结构，所述外围电路结构包括：第二衬底；位于所述第二衬底上的第二互连层，所述第二互连层包括第二绝缘层和位于所述第二绝缘层内若干层第二导电柱塞；
所述第二导电柱塞与所述沟道结构电连接；
将所述外围电路结构键合于所述叠层结构及所述覆盖介质层上，所述外围电路结构与所述沟道结构及外围导电柱塞电连接；
于所述第二衬底内形成穿硅通孔，所述穿硅通孔暴露出所述第二互连层；及
于所述穿硅通孔内形成穿硅导电柱塞，所述穿硅导电柱塞与所述第二互连层电连接；其中，
至少一层所述第二导电柱塞内侧具有空隙，形成所述第二导电柱塞之后还包括于所述第二导电柱塞内侧的空隙内形成有第一填充介质层的步骤；
于所述第二衬底的背面上形成含氢/氘材料层，所述第二衬底位于所述含氢/氘材料层与所述第二互连层之间。
23.根据权利要求22所述的半导体结构的制备方法，其特征在于，所述穿硅导电柱塞包括第二导电结构，所述第二导电结构内侧具有空隙，形成所述第二导电结构之后还包括于所述第二导电结构内侧的空隙内形成第二填充介质层的步骤。
24.根据权利要求21或23所述的半导体结构的制备方法，其特征在于，所述覆盖介质层内还形成有外围导电柱塞，所述外围导电柱塞一端与所述第一衬底相接触，另一端与所述第二互连层电连接。
25.根据权利要求21或23所述的半导体结构的制备方法，其特征在于，
所述存储电路结构还包括位于所述叠层结构和覆盖介质层上的第一互连层，所述第一互连层包括第一绝缘层和位于所述第一绝缘层内的若干层第一导电柱塞，所述若干层第一导电柱塞包括第一最顶层导电柱塞；
所述若干层第二导电柱塞包括第二最顶层导电柱塞；其中，
所述第一绝缘层与所述第二绝缘层接触，所述第一最顶层导电柱塞与所述第二最顶层导电柱塞接触。
26.根据权利要求25所述的半导体结构的制备方法，其特征在于，若干层所述第一导电柱塞均为实心导电结构或至少一层所述第一导电柱塞包括第三填充介质层和包围所述第三填充介质层的第三导电结构。
27.根据权利要求21或23所述的半导体结构的制备方法，其特征在于，于形成所述含氢/氘材料层之前还包括如下步骤：
于所述第二衬底的背面上形成引出焊垫，在所述第二衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与第二互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
28.根据权利要求27所述的半导体结构的制备方法，其特征在于，形成所述引出焊垫之前还包括如下步骤：
于所述第二衬底的背面形成挡氢结构层，所述挡氢结构层位于所述含氢/氘材料层与所述第二衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
29.根据权利要求28所述的半导体结构的制备方法，其特征在于，于所述第二衬底的背面形成所述挡氢结构层包括如下步骤：
于所述第二衬底的背面形成氧化层，所述氧化层覆盖所述第二衬底的背面；
于所述氧化层的表面形成挡氢材料层。
30.根据权利要求28所述的半导体结构的制备方法，其特征在于，于所述第二衬底的背面形成所述挡氢结构层包括如下步骤：
于所述第二衬底的背面形成挡氢材料层，所述挡氢材料层覆盖所述第二衬底的背面；于所述挡氢材料层的表面形成氧化层。
31.一种半导体结构，其特征在于，包括：外围电路结构；
所述外围电路结构包括：衬底；位于所述衬底上的互连层，所述互连层包括绝缘层和位于所述绝缘层内若干层导电柱塞；穿过所述衬底的穿硅导电柱塞，所述穿硅导电柱塞与所述导电柱塞电连接；其中，
至少一层所述导电柱塞包括第一填充介质层和包围所述第一填充介质层的第一导电结构；或/和所述穿硅导电柱塞包括第二填充介质层和包围所述第二填充介质层的第二导电结构；
所述半导体结构还包括含氢/氘材料层，所述含氢/氘材料层覆盖所述衬底，所述衬底位于所述含氢/氘材料层与所述互连层之间。
32.根据权利要求31所述的半导体结构，其特征在于，还包括：引出焊垫，在所述衬底的厚度方向上，所述穿硅导电柱塞位于引出焊垫与互连层之间，所述引出焊垫电连接所述穿硅导电柱塞。
33.根据权利要求32所述的半导体结构，其特征在于，还包括：挡氢结构层，所述挡氢结构层位于所述含氢/氘材料层与所述衬底之间，且所述引出焊垫位于所述挡氢结构层的表面。
34.根据权利要求33所述的半导体结构，其特征在于，所述挡氢结构层包括：
氧化层，位于所述含氢/氘材料层与所述衬底之间；
挡氢材料层，位于所述含氢/氘材料层与所述氧化层之间。
35.根据权利要求33所述的半导体结构，其特征在于，所述挡氢结构层包括：
挡氢材料层，位于所述含氢/氘材料层与所述衬底之间；
氧化层，位于所述含氢/氘材料层与所述挡氢材料层之间。
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