CN112071850A - 三维存储器结构及其制备方法 - Google Patents

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Abstract

本发明提供一种三维存储器结构及其制备方法，包括提供一第一半导体衬底；栅极堆叠结构，具有沿第一方向依次设置的核心区和台阶区域，所述核心区域中形成有垂直沟道结构；若干共源线，沿所述第一方向延伸，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触；若干源线互连线，沿所述第一方向间隔设置于所述栅极堆叠结构上，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接。本发明的三维存储器结构，不仅可以改善3D NAND结构的稳定性，而且工艺简单不用额外增加成本。

Description

三维存储器结构及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。
背景技术
芯片制作过程中，硅衬底(Si Substrate)作为制作芯片的载体，随着芯片层数的增加，需要用到更多的介质薄膜(其材质例如可以是四乙氧基硅烷TEOS，氮化钛SIN，多晶硅POLY)。以3D NAND为例，在3D NAND中的台阶区域SS，沟道结构CH，栅极间隙区域(GL Area)需要填充更多的介质，与此同时薄膜结构也会变得复杂，加上在制备过程中的退火处理之后,薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆(Wafer)形变，最终导致晶圆发生弧形变形(Arcing)或者无法在机台中进行工艺步骤，这是因为每一个机台对晶圆弯曲(Wafer bow)有限制(Limitation)。
在3D NAND中，栅极间隙GL会将整个堆叠结构的核心区GB和台阶区域SS切成小块，随着氮化物-氧化物薄膜(NO Film)的层数增加，结构会不稳定，同时由于工艺的限制，需要将沟道底部多晶硅(CH Bottom POLY)侧向引出，当底部的SAC POLY Remove之后，会加剧结构的不稳定。
另外，现有的3D NAND中，由于位于核心区域的共源线的顶部会形成用于与外围电路芯片电连接的源线接触，源线接触位置处是不能形成位线的，导致通过该源线接触的至少一列垂直沟道结构不能用于数据存储，从而导致3D NAND存储容量较低。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中由于应力分布不均而导致三维存储器件的结构不稳定以及存储容量较低的技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构，所述三维存储器结构包括：
第一半导体衬底；
栅极堆叠结构，具有沿第一方向依次设置的核心区和台阶区域，所述核心区域中形成有垂直沟道结构；
若干共源线，沿所述第一方向延伸，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触；
若干源线互连线，沿所述第一方向间隔设置于所述栅极堆叠结构上，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接，所述源线互连线位于所述核心区域和/或所述台阶区域。
在一可选实施例中，所述共源线包括第一源线段和第二源线段；所述第一源线段填充于栅极隔槽的部分高度内，所述第二源线段包括填入部和所述源线凸出部，所述填入部填充于所述栅极隔槽的剩余高度内。
在一可选实施例中，所述第一源线段的材料包括多晶硅；所述第二源线段的材料包括钨。
在一可选实施例中，所述三维存储器结构还包括隔槽侧壁绝缘层，所述隔槽侧壁绝缘层包覆于所述源线主体部的侧壁。
在一可选实施例中，所述三维存储器结构还包括形成于所述源线互连线与所述源线凸出部相交的位置上方的源线接触，所述源线接触与所述源线凸出部电性连接。
在一可选实施例中，所述源线互连线沿第二方向延伸，且所述第一方向与所述第二方向垂直。
在一可选实施例中，所述源线凸出部的宽度大于所述栅极隔槽的宽度。
在一可选实施例中，所述三维存储器结构还包括设置于所述栅极堆叠结构上的第一覆盖介质层，所述源线主体部依次贯穿所述第一覆盖介质层和所述栅极堆叠结构，所述源线凸出部的底表面与所述第一覆盖层的底表面位于同一平面。
在一可选实施例中，所述三维存储器结构还包括：
设置于所述第一覆盖介质层上的第二覆盖介质层；
形成于所述台阶区域的各级台阶处的连接柱；
后道工序互连层，设置于所述第二覆盖介质层上，所述连接柱与所述后道工序互连层电连接；以及
外围电路芯片，所述外围电路芯片与所述后道工序互连层的远离所述第一半导体衬底的表面键合。
在一可选实施例中，所述三维存储器结构还包括与所述外围电路芯片电连接的接触焊盘；所述接触焊盘设置于所述第一半导体衬底的远离所述外围电路芯片的一侧和/或所述外围电路芯片的远离所述后道工序互连层的一侧。
在一可选实施例中，所述后道工序互连层中形成有沿所述第一方向间隔设置的若干位线，且所述位线位于所述核心区域。
在一可选实施例中，所述位线与所述源线互连线平行设置，且均沿所述第二方向延伸。
在一可选实施例中，所述源线互连线位于所述核心区域，每条所述源线互连线位于相邻的两条所述位线之间。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构制备方法，所述制备方法包括：
提供第一半导体衬底，所述第一半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层与层间介质层，所述叠层结构包括核心区域和台阶区域，所述核心区域中形成有垂直沟道结构；
于所述叠层结构中形成沿第一方向延伸且贯穿所述叠层结构的若干栅极隔槽；
基于所述栅极隔槽去除所述牺牲层以形成牺牲间隙，并于所述牺牲间隙内形成栅极层；
于所述栅极隔槽中填充源线材料层，所述源线材料层填充于所述栅极隔槽内并覆盖于所述叠层结构的表面；
对覆盖于所述叠层结构表面的所述源线材料层进行图案化处理，以于所述叠层结构的表面形成若干沿所述第一方向间隔设置于所述叠层结构上的源线互连线以及若干共源线；
其中，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接，所述源线互连线位于所述核心区域和/或所述台阶区域。
在一可选实施例中，所述于所述栅极隔槽中填充源线材料层，所述源线材料层填充于所述栅极隔槽内并覆盖于所述叠层结构的表面的步骤包括：
于所述栅极隔槽的部分高度内填充第一源线段；
于所述叠层结构的表面形成第二源线材料，所述第二源线材料填满所述栅极隔槽的剩余高度并覆盖于所述叠层结构的表面。
在一可选实施例中，所述对覆盖于所述叠层结构表面的所述源线材料层进行图案化处理，以于所述叠层结构的表面形成若干沿所述第一方向方向间隔设置的源线互连线和位于所述栅极间隙上方的沿第一方向延伸源线凸出部的步骤包括，对覆盖于所述叠层结构表面的所述第二源线材料进行图案化处理，以于所述叠层结构的表面形成若干沿所述第一方向方向间隔设置的源线互连线和位于所述栅极间隙上方的沿第一方向延伸源线凸出部。
在一可选实施例中，所述于所述栅极隔槽的部分高度内填充第一源线段的步骤包括：
于所述栅极隔槽的侧壁形成隔槽侧壁绝缘层；
于形成有所述隔槽侧壁绝缘层的所述栅极隔槽内及所述叠层结构的表面填充第一源线材料；
回蚀刻以去除位于所述叠层结构表面和所述栅极隔槽顶部的所述第一源线材料，以于所述栅极隔槽的部分高度内形成所述第一源线段。
在一可选实施例中，所述第一源线材料包括多晶硅；所述第二源线材料包括钨。
在一可选实施例中，所述制备方法还包括，于所述源线互连线与所述源线凸出部相交的位置上方形成源线接触的步骤，所述源线接触与所述源线凸出部电性连接。
在一可选实施例中，所述源线互连线沿第二方向延伸，且所述第一方向与所述第二方向垂直。
在一可选实施例中，所述源线凸出部的宽度大于所述栅极隔槽的宽度。
在一可选实施例中，所述于所述叠层结构中形成沿第一方向延伸且贯穿所述叠层结构的栅极隔槽的步骤包括：
于所述叠层结构上形成第一覆盖介质层；
于形成有所述第一覆盖介质层的所述叠层结构中形成沿所述第一方向延伸且依次贯穿所述第一覆盖介质层和所述叠层结构的所述栅极隔槽。
在一可选实施例中，所述制备方法还包括：
于所述第一覆盖介质层上形成覆盖所述源极凸出部和所述源线互连线的第二覆盖介质层；
于形成有所述第二覆盖介质层的所述台阶区域中形成连接柱；
于形成有所述连接柱的所述第二覆盖介质层上形成后道工序互连层；
于所述后道工序互连层的远离所述第二覆盖介质层的表面键合外围电路芯片。
在一可选实施例中，所述制备方法还包括，于所述第一半导体衬底的远离所述外围电路芯片的一侧和/或所述外围电路芯片的远离所述后道工序互连层的一侧形成接触焊盘的步骤，所述接触焊盘与所述外围电路芯片电连接。
在一可选实施例中，所述后道工序互连层中形成有沿所述第一方向间隔设置的若干位线，且所述位线位于所述核心区域。
在一可选实施例中，所述位线与所述源线互连线平行设置，且均沿所述第二方向延伸。
在一可选实施例中，所述源线互连线位于所述核心区域，每条所述源线互连线位于相邻的两条所述位线之间。
在本发明的一种实施方式中，保留了现有的位于核心区域中源线接触的设计，将共源线通过源线互连线连成网络，这相当于把三维存储器结构顶部(Wafer Top)通过源线互连线连成一个整体，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性；
在本发明的另一种实施方式中，取消现有的位于核心区域中源线接触的设计，而过该源线接触的至少一列垂直沟道结构可通过位线引出，在相同的存储容量下，可以节省核心区域的面积，并且可在台阶区域中形成若干源线互连线，通过源线互连线将三维存储器结构顶部(Wafer Top)通过源线互连线连成一个整体，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性；
本发明的技术方案工艺简单，不用额外增加成本。
附图说明
图1显示为一种典型的三维存储器结构的俯视图。
图2显示为另一种典型的三维存储器结构的俯视图。
图3显示为本发明的三维存储器结构的第一种实施方式的俯视图。
图4显示为本发明的三维存储器结构的第二种实施方式的俯视图。
图5显示为本发明的三维存储器结构的第三种实施方式的俯视图。
图6显示为本发明的三维存储器结构的第四种实施方式的俯视图。
图7显示为本发明的三维存储器结构的制备流程图。
图8显示为本发明的三维存储器结构的制备中于叠层结构中形成台阶结构和垂直沟道结构的截面示意图。
图9显示为本发明的三维存储器结构的制备中于叠层结构中栅极隔槽的截面示意图。
图10显示为本发明的三维存储器结构的制备中基于所述栅极隔槽去除叠层结构中牺牲层以形成牺牲间隙后的截面示意图。
图11显示为本发明的三维存储器结构的制备中形成外延侧壁隔离层后的截面示意图。
图12显示为本发明的三维存储器结构的制备中于牺牲间隙中形成栅极层以及于所述栅极隔槽的侧壁形成隔槽侧壁绝缘层后的截面示意图。
图13显示为本发明的三维存储器结构的制备中于形成有所述隔槽侧壁绝缘层的所述栅极隔槽内及所述叠层结构的表面填充第一源线材料后的截面示意图。
图14显示为本发明的三维存储器结构的制备中后的回蚀刻以去除位于所述叠层结构表面和所述栅极隔槽顶部的所述第一源线材料，以于所述栅极隔槽的部分高度内形成所述第一源线段后的截面示意图。
图15显示为本发明的三维存储器结构的制备中于所述叠层结构的表面形成第二源线材料后的截面示意图。
图16显示为本发明的三维存储器结构的制备中对覆盖于所述叠层结构表面的所述第二源线材料进行图案化处理后的截面示意图。
图17显示为本发明的三维存储器结构的制备中于所述第一覆盖介质层上形成覆盖所述源极凸出部和所述源线互连线的第二覆盖介质层后的截面示意图。
图18显示为本发明的三维存储器结构的制备中于形成有所述第二覆盖介质层的所述台阶区域的各级台阶上形成第一接触孔后的截面示意图。
图19显示为本发明的三维存储器结构的制备中于所述第一接触孔中形成第一连接柱后的截面示意图。
图20显示为本发明的三维存储器结构的制备中于形成有所述第一连接柱的所述第二覆盖介质层上形成后道工序互连层后的截面示意图。
图21显示为本发明的三维存储器结构的制备中于形成有所述后道工序互连层的远离所述第一半导体衬底的表面键合外围电路芯片后的截面示意图。
图22显示为本发明的三维存储器结构的制备中对第一半导体衬底进行背部减薄后的截面示意图。
图23显示为本发明的三维存储器结构的制备中于所述第一半导体衬底的远离所述外围电路芯片的一侧形成接触焊盘后的截面示意图。
图24显示为本发明的三维存储器结构的制备中于所述外围电路芯片的远离所述后道互连层的一侧形成接触焊盘后的截面示意图。
元件标号说明
1 位线
2 源线触点
3 共源线
100 阵列芯片
101 第一半导体衬底
102 外延多晶硅层
103 层间介质层
104 牺牲层
105 叠层对
106 叠层结构
107 阻挡层
108 存储层
109 隧穿层
110 沟道层
111 垂直沟道结构
112 台阶保护层
113 台阶覆盖层
114 叠层覆盖层
115 第一覆盖介质层
116 栅极隔槽
117 牺牲间隙
118 共源极掺杂区
119 外延侧壁隔离层
120 栅极层
121 隔槽侧壁绝缘层
122 栅极堆叠结构
1230 第一源线材料
123 第一源线段
1240 第二源线材料
124 第二源线段
1241 填入部
1242 源线凸出部
125a-125c 第一接触孔-第三接触孔
126 沟道顶部开口
127 源线顶部开口
128a-c 第一连接柱-第三连接柱
129 沟道插塞
130 源线插塞
131 第一键合触点
132 第一通孔触点
133 第一金属间电介质层
134 后道工序互连层
135 衬底触点
136 第二覆盖介质层
137 位线
138 源线互连线
139 共源线
140 源线接触
200 外围电路芯片
201 第二半导体衬底
202 外围电路介质层
203 外围互连层
204 CMOS结构
205 第二键合触点
300 背部介质覆盖层
400 焊盘通孔触点
500 焊盘保护层
600 接触焊盘
700 触点侧壁隔离层
S101～S109 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
图1和图2分别示出了两种典型的三维存储器结构(3D NAND)的俯视图。请参阅图1和图2，现有的三维存储器结构包括半导体衬底(未图示)，以及设置于所述半导体衬底上的堆叠结构，所述堆叠结构包括沿X方向依次设置的核心(Core)区域和台阶(Stair-Step，简称SS)区域，所述核心区域Core中形成有用于数据存储的沟道结构，所述台阶区域形成有字线连接电路。所述三维存储器结构根据台阶区域的位置可以有两种驱动方式：第一种是字线端驱动，也即台阶区域位于核心区域的一侧或者两侧，见图1；第二种是中心驱动，也即台阶区域位于相邻的两个核心区域之间，见图2。
请参阅图1和图2，在所述堆叠结构中形成有贯穿所述堆叠结构的若干栅极隔槽，所述栅极隔槽沿X方向延伸，用于将所述堆叠结构的分隔成独立的小块，所述栅极隔槽中可以通过填充形成共源线3，所述共源线3可包括导电墙及包围所述导电墙侧壁的绝缘层，所述导电墙的底端与所述衬底连接，于所述共源线3上形成有若干沿X方向间隔设置的源线接触2，每个源线接触2位于相邻的下文将要介绍的两条位线1之间，所述源线接触2用于将共源线3的顶部与外围电路芯片电性连接。
请参阅图1和图2，于所述堆叠结构上形成有沿X方向间隔设置的若干位线1，每个位线1沿Y方向延伸，所述位线1位于所述核心区域上，所述位线2与沟道结构的顶部的插塞电性连接。
图1和2示出的三维存储器结构在制备过程中，衬底(例如硅衬底，Si Substrate)作为载体，后续的薄膜结构会形成于所述衬底中，在3D NAND中的台阶区域SS，沟道结构CH，栅极隔槽中需要填充更多的介质，于此同时薄膜结构也会变得复杂，加上在制备过程中的退火处理之后，薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆(Wafer)形变，最终导致晶圆发生弧形变形(Arcing)或者无法在机台中进行工艺步骤，这是因为每一个机台对晶圆弯曲(Wafer bow)有限制(Limitation)。另外，在3D NAND中，栅极隔槽GL会将整个堆叠结构的核心区域Core和台阶区域SS切成小块，随着栅极堆叠结构的氮化物-氧化物薄膜(NOFilm)的层数增加，结构会不稳定，同时由于工艺的限制，需要将沟道底部多晶硅(CHBottom POLY)侧向引出，当底部的SAC POLY Remove之后，会加剧结构的不稳定，从而影响最终器件的性能。并且在图1和图2所示的结构中，由于位于核心区域的共源线3的顶部会形成用于与外围电路芯片电连接的源线接触2，源线接触2位置处是不能形成位线的，导致过该源线接触2的至少一列垂直沟道结构不能用于数据存储，从而导致3D NAND存储容量较低。
基于此，本发明的实施例提供一种三维存储器结构及其制备方法，一方面可以增强三维存储器结构的应力，改善三维存储器结构的稳定性；另一方面，在相同的存储容量下，可以节省核心区域的面积。
实施例一
图3示出了本发明的三维存储器结构的第一种实施方式的俯视图，图23示出了三维存储器结构的截面示意图。请参阅图3和图23，所述三维存储器结构包括相互键合的阵列芯片100和外围电路芯片200。所述三维存储器结构(的阵列芯片100)至少包括第一半导体衬底101、栅极堆叠结构122、共源线139以及源线互连线138。需要说明的是，图23中沿竖线方向的左侧和右侧分别表示沿X方向的截面和沿Y方向的截面，其中，左侧为台阶区域，右侧为核心区域。需要说明的是，在图3以及后文将要介绍的图4-6中，只示出了栅极堆叠结构122(包括核心区域Core和台阶区域SS)、共源线139、源线互连线138及源线接触140，而省略了其他结构，并且图3以及后文将要介绍的图4-6只示出了三维存储器的一个存储块，同一存储块中的所有共源线139之间可通过源线互连线138连成网络，这相当于把三维存储器结构顶部(Wafer Top)通过源线互连线138连成一个整体，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。
请参阅图3和图23，在本实施例中，所述三维存储器结构(的阵列芯片100)包括一个位于底部的第一半导体衬底101，所述第一半导体衬底101可以根据器件的实际需求进行选择，所述第一半导体衬底101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述第一半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述第一半导体衬底101还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述第一半导体衬底101例如可以选用单晶硅晶圆。
请参阅图3和图23，在本实施例中，所述栅极堆叠结构122形成于第一半导体衬底101上，所述栅极堆叠结构122包括交替堆叠的层间介质层103与栅极层120以及位于最顶部层间介质层103上的叠层覆盖层114，所述栅极堆叠结构122包括若干叠层对，每个叠层对包括层间介质层103与栅极层120，所述栅极层120的数目可以根据需要进行选择，例如可为8、16、32层、64、层、128层等。所述栅极堆叠结构122具有核心区域(Core)和台阶区域(Stair-Step，简称SS)，所述核心区域中形成有垂直沟道结构111(见图8)，用于数据的存储；所述台阶区域用于通过形成在该区域的第一连接柱128a(见图19)来引线，该第一连接柱128a的一端与对应台阶处的栅极层120连接，另一端通过下文将要介绍的后道工序互连层134连接，用于将栅极层120引出。作为示例，所述栅极层120采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨；所述层间介质层103采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合，譬如氧化硅。可以采用包括但不限于物理气相沉积(PhysicalVapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述栅极层120及所述层间介质层103，譬如化学气相沉积法。
请参阅图23，在本实施例中，所述核心区域中形成有沟道孔，该沟道孔依次贯穿所述栅极堆叠结构122并暴露出所述第一半导体衬底101，在所述沟道孔中形成有外延多晶硅层102和垂直沟道结构111，所述外延多晶硅层102位于所述沟道孔的底部，所述垂直沟道结构111包括沿径向由外向内依次设置的功能侧壁和沟道层110，所述沟道层110的底部与所述外延多晶硅层102电性连接。所述功能侧壁包括沿径向由外向内依次设置阻挡层107，存储层108，隧穿层109。作为示例，所述阻挡层107，所述隧穿层109的材料包括氧化硅，所述存储层108的材料包括氮化硅，从而所述功能侧壁具有ONO结构。作为示例，所述外延多晶硅层102的材料例如可以采用硅。
请参阅图3和图23，在本实施例中，所述栅极堆叠结构122中还形成有若干沿X方向(定义为第一方向)延伸的栅极隔槽116以及形成于所述栅极隔槽116中的共源线139，所述栅极隔槽116沿垂直方向(三维存储器结构的高度方向)依次贯穿第一覆盖介质层115(其覆盖于栅极堆叠结构122的表面)和栅极堆叠结构122，所述共源线139与形成于第一半导体衬底101上的共源极掺杂区118接触。请参阅图16，所述共源线139包括相互连接的源线主体部和源线凸出部1242，所述源线主体部填满栅极隔槽116，所述源线凸出部1242位于所述栅极隔槽116上且与所述源线主体部接触，并且源线凸出部1242也沿X方向延伸，源线凸出部1242和源线主体部的长度相同。在一可选示例中，可以通过设计使所述源线凸出部1242的宽度大于所述源线主体部的宽度，从而所述源线凸出部1242不仅覆盖所述源线主体部的顶部并覆盖于后文将要介绍的第一覆盖介质层115上(参见图23)，通过源线凸出部1242将栅极隔槽116两侧连接，可以改善三维存储器结构的结构稳定性。需要说明的是，在本实施例中，在所述栅极隔槽116的侧壁还形成有隔槽侧壁绝缘层121，也即隔槽侧壁绝缘层121包覆于所述源线主体部的侧壁，以将共源线139与栅极层120隔绝开。
在一具体示例中，请参阅图23，所述共源线139包括第一源线段123和第二源线段124；所述第一源线段123填充于栅极隔槽116的位于下部的部分高度内，所述第二源线段124包括填入部1241和所述源线凸出部1242(请参阅图16)，所述填入部1241填充于所述栅极隔槽116的上部的剩余高度内，将所述填入部1241和所述第一源线段123定义为源线主体部；所述第一源线段123的材料包括但不限于多晶硅；所述第二源线段124的材料包括但不限于钨。
请参阅图3和图23，在本实施例中，该三维存储器结构(的阵列芯片100)还包括若干源线互连线138，若干源线互连线138沿所述第一方向间隔设置于所述栅极堆叠结构122上(在图23中是设置于第一覆盖介质层115的表面)，所述源线互连线138沿Y方向(定义为第二方向)延伸，且所述第一方向与所述第二方向垂直，每条所述源线互连线138至少与相邻的两条所述共源线139的所述源线凸出部1242连接，所述源线互连线138位于所述核心区域(当然也可以是如图4及6中所示的位于台阶区域，也可以是同时位于核心区域和台阶区域)，可通过若干源线互连线138将同一存储块的所有共源线139连成网络，这相当于把三维存储器结构顶部(Wafer Top)通过源线互连线138连成一个整体，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。作为示例，所述源线互连线138和所述源线凸出部1242可以在同一光图案化工艺中形成，详见下文的制备方法中的描述。
请参阅图3和图23，在本实施例中，所述三维存储器结构(的阵列芯片100)还包括形成于所述源线互连线138与所述源线凸出部1242相交的位置上方的源线接触140，所述源线接触140与所述源线凸出部1242电性连接。具体地，所述栅极堆叠结构122上依次形成有第一覆盖介质层115、第二覆盖介质层136以及后道工序互连层134，所述源线接触140依次相互连接的贯穿所述后道工序互连层134、第二覆盖介质层136并与所述源线凸出部1242电连接，所述后道工序互连层134可以包括第一金属间电介质层133以及形成于所述第一金属间电介质层133中的互连线(未图示)、第一通孔触点132和第一键合触点131。具体地，所述源线接触140包括形成于所述第二覆盖介质层136中的源线插塞130，以及形成于所述后道工序互连层134中的第一通孔触点132以及第一键合触点131，所述第一通孔触点132连接于所述源线插塞130和所述第一键合触点131之间。
请参阅图3和图23，在本实施例中，所述后道工序互连层134中形成有沿所述第一方向间隔设置的若干位线137(图23中未示出)，且所述位线137位于所述核心区域，所述位线137与所述源线互连线138平行设置，且均沿Y方向延伸，每条所述源线互连线138位于相邻的两条所述位线137之间，所述位线137与垂直沟道结构111的顶部的沟道插塞129电性连接。
请参阅图3和图23，在本实施例中，所述台阶区域包括若干级台阶，每个台阶至少包含一个叠层对，在所述台阶区域中形成有与对应台阶处的栅极层120接触的第一连接柱128a(图23中从左向右第3-7个连接柱)，所述第一连接柱128a可通过形成于所述后道工序互连层134内的第一通孔触点132、互连线(图中未示出)、第一键合触点131电连接至后文将要介绍的外围电路芯片200中相应的第二键合触点205上。作为示例，所述第一连接柱128a以及后文将要介绍的第二连接柱128b、第三连接柱128c的材料例如可以采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(W)。
请参阅图3和图23，在本实施例中，在所述台阶区域中形成有与第一半导体衬底101电连接的第二连接柱128b(图23中从左向右第二个连接柱)，所述第一半导体衬底101的与所述第二连接柱128b连接处通过离子注入技术形成有与第二连接柱128b连接的衬底触点135，所述第二连接柱128b的远离第一半导体衬底101的一端可通过形成于所述后道工序互连层134内的第一通孔触点132、互连线(图中未示出)、第一键合触点131电连接至后文将要介绍的外围电路芯片200中相应的第二键合触点205上。
请参阅图3和图23，在本实施例中，由于与所述外围电路芯片200电连接的接触焊盘600设置于所述第一半导体衬底101的远离栅极堆叠结构122的一侧，为了实现接触焊盘600和外围电路芯片200的电连接，在所述台阶区域中形成有与第一半导体衬底101电连接的第三连接柱128c(图23中从左向右第一个连接柱)，所述第三连接柱128c的远离第一半导体衬底101的一端可通过形成于所述后道工序互连层134内的第一通孔触点132、互连线(图中未示出)、第一键合触点131电连接至后文将要介绍的外围电路芯片200中相应的第二键合触点205上。
需要说明的是，在其他实施例中，当与所述外围电路芯片200电连接的接触焊盘600设置于所述与所述外围电路芯片200电连接的接触焊盘600设置于所述外围电路芯片200的远离所述后道工序互连层134的一侧时，也可以不设置该第三连接柱128c(请参阅图24)。
请参阅图23，在本实施例中，所述外围电路芯片200包括第二半导体衬底201以及形成于第二半导体衬底201上的用于便于3D存储器件的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围设备可以包括一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在本实施例中，所述外围电路芯片200可采用CMOS芯片，在所述第二半导体衬底201上形成有CMOS结构204的晶体管、外围互连层203及外围电路介质层202，所述外围电路介质层202填充于所述CMOD结构204的周围和外围互连层203内。
请参阅图23，在本实施例中，所述三维存储器结构还包括用于与所述外围电路芯片200电连接的接触焊盘600，其设置于所述第一半导体衬底101的远离栅极堆叠结构122的一侧。具体地，所述第一半导体衬底101的远离外围电路芯片200的一侧表面上形成有背部介质覆盖层300，所述接触焊盘600形成于所述背部介质覆盖层300的远离所述第一半导体衬底101的表面上，所述接触焊盘600通过依次贯穿所述背部介质覆盖层300及部分厚度的所述第一半导体衬底101的焊盘通孔触点400与第三连接柱128c电连接，所述第三连接柱128c通过后道工序互连层134与外围电路芯片200的外围互连层203电连接。为了实现焊盘通孔触点400与第一半导体衬底101的绝缘，在所述焊盘通孔触点400及位于所述第一半导体衬底101中的部分第三连接柱128c侧壁与第一半导体衬底101之间形成有触点侧壁隔离层700。为了保护接触焊盘600，于所述背部介质覆盖层300的表面及所述接触焊盘600的侧壁上还形成有焊盘保护层500，所述焊盘保护层500的材料例如可以是高介电常数材料(譬如氧化铝)。
可以理解的是，在一些实施例中，如图24所示，所述接触焊盘600也可以是形成于所述外围电路芯片200的远离所述后道工序互连层134的一侧。请参阅图24，在所述外围电路芯片200的第二半导体衬底201的远离所述后道工序互连层134的一侧表面形成有背部介质覆盖层300，所述接触焊盘600形成于所述背部介质覆盖层300的远离所述第二半导体衬底201的表面上，所述接触焊盘600通过依次贯穿所述背部介质覆盖层300、所述第二半导体衬底201的焊盘通孔触点400与外围电路芯片200的外围互连层203电连接。为了实现焊盘通孔触点400与第二半导体衬底201的绝缘，在所述焊盘通孔触点400与所述第二半导体衬底201之间形成有触点侧壁隔离层700。为了保护接触焊盘600，于所述背部介质覆盖层300的表面及所述接触焊盘600的侧壁上还形成有焊盘保护层500，所述焊盘保护层500的材料例如可以是高介电常数材料(譬如氧化铝)。
需要说明的是，请参阅图3，在本实施例中，所述三维存储器结构的驱动方式为字线端驱动，也即台阶区域位于核心区域的一侧或者两侧。
需要说明的是，本实施方式的技术方案保留了现有的位于核心区域中源线接触140的设计，将共源线139通过源线互连线138连成网络，这相当于把三维存储器结构顶部(Wafer Top)通过源线互连线138连成一个整体，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性；并且工艺简单，不用额外增加成本。
实施例二
图4示出了本发明的三维存储器结构的一种实施方式的俯视图。这种实施方式与第一种实施方式(实施例一种描述的技术方案)的区别在于，所述源线互连线138设置于台阶区域，并且位线137的密度增加。
相比于第一种实施方式，本实施方式的源线互连线138由于是设置于台阶区域，故可取消位于核心区域中源线接触140的设计，其源线接触140位于台阶区域，而过该源线接触140的至少一列垂直沟道结构111可通过位线137引出，也即可以在第一种实施方式中原源线互连线138的上方对应位置处的后道工序互连层134中形成与垂直沟道结构111的顶部电连接的位线137。这种设计在核心区面积不便的情况下，相当于增加了存储容量，换句话说，在相同的存储容量下，可以节省核心区域的面积，本实施方式的技术方案工艺简单，不用额外增加成本。
实施例三
图5示出了本发明的三维存储器结构的第三种实施方式的俯视图。这种实施方式与第一种实施方式(实施例一种描述的技术方案)的区别在于，所述三维存储器结构的驱动方式为中心驱动，也即台阶区域位于相邻的两个核心区域之间，而其他结构均与第一种实施方式的相同，故不再做重复说明。
实施例四
图6示出了本发明的三维存储器结构的第四种实施方式的俯视图。这种实施方式与第二种实施方式(实施例二种描述的技术方案)的区别在于，所述三维存储器结构的驱动方式为中心驱动，也即台阶区域位于相邻的两个核心区域之间，而其他结构均与第二种实施方式的相同，故不再做重复说明。
实施例五
图7示出了本发明实施例一的三维存储器结构的制备流程图，图3示出了三维存储器结构的第一种实施方式的俯视图，图8-24是三维存储器结构制备过程中不同工艺步骤所对应的截面示意图。需要说明的是，在图8-24中，沿竖线方向的左侧和右侧分别表示沿X方向的截面和沿Y方向的截面，其中，左侧为台阶区域，右侧为核心区域。
下面将结合各步骤对应的示意图详细说明本实施例半导体结构的制备方法。
首先，请参阅图8，执行步骤S101：提供第一半导体衬底101，所述第一半导体衬底101上形成有叠层结构106，所述叠层结构106包括交替叠置的牺牲层104与层间介质层103，所述叠层结构106包括核心区域和台阶区域，所述核心区域中形成有垂直沟道结构111。
具体地，请参阅图8，在步骤S101中，所述第一半导体衬底101可以根据器件的实际需求进行选择，所述第一半导体衬底101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述第一半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述第一半导体衬底101还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述第一半导体衬底101例如可以选用单晶硅晶圆。
具体地，请参阅图8，在步骤S101中，所述叠层结构106形成于第一半导体衬底101上，所述叠层结构106包括交替堆叠的层间介质层103与牺牲层104以及位于最顶部的层间介质层103上的叠层覆盖层114)，所述叠层结构106包括若干叠层对105，每个叠层对105包括层间介质层103与牺牲层104，所述牺牲层104的数目可以根据需要进行选择，例如可为8、16、32层、64、层、128层等。所述叠层结构106具有核心区域(Core)和台阶区域(Stair-Step，简称SS)，所述核心区域中形成有垂直沟道结构111，用于数据的存储，所述台阶区域用于通过形成在该区域的第一连接柱128a来引线，该第一连接柱128a的一端与对应台阶处的栅极层120(利用导电材料替换牺牲层104后形成栅极层120)连接，另一端通过下文将要介绍的后道工序互连层134连接，用于将栅极层120引出。作为示例，所述牺牲层104例如可采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合，譬如氮化硅；所述层间介质层103采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合，譬如二氧化硅，并且所述牺牲层104和所述层间介质层103在同一蚀刻工艺下具有高的蚀刻选择比。可以采用包括但不限于物理气相沉积(Physical VaporDeposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述牺牲层104及所述层间介质层103，譬如化学气相沉积法。
具体地，请参阅图8，在步骤S101中，所述核心区域中形成有沟道孔，该沟道孔依次贯穿所述栅极堆叠结构122并暴露出所述第一半导体衬底101，在所述沟道孔中形成有外延多晶硅层102和垂直沟道结构111，所述外延多晶硅层102位于所述沟道孔的底部，所述垂直沟道结构111包括沿径向由外向内依次设置的功能侧壁和沟道层110，所述沟道层110的底部与所述外延多晶硅层102电性连接。所述功能侧壁包括沿径向由外向内依次设置阻挡层107，存储层108，隧穿层109。作为示例，所述阻挡层107，所述隧穿层109的材料包括氧化硅，所述存储层108的材料包括氮化硅，从而所述功能侧壁具有ONO结构。作为示例，所述外延多晶硅层102的材料例如可以采用硅。
具体地，请参阅图8，在步骤S101中，还包括于所述台阶区域还形成有多级台阶以及于形成有台阶的台阶区域中填充氧化硅(也可以是其他合适的材料)作为台阶覆盖层113步骤，其中，各级台阶的台面及侧壁与台阶覆盖层113之间还设置有台阶保护层112(其材料例如可采用氧化硅)。在所述台阶区域，除过最底部的其他台阶暴露出各叠层对105的层间介质层103的表面(当然也可以是暴露各叠层对105的牺牲层104的表面)，而最底部的台阶暴露出第一半导体衬底101的表面。需要说明的是，虽然图8中示出了先于所述叠层结构106中的台阶区域形成台阶，后于核心区域形成垂直沟道结构111的情形，但可以理解的是，在一些实施例中，也可以是先于核心区域形成垂直沟道结构111，后于所述叠层结构106中的台阶区域形成多级台阶。
接着请参阅图9，执行步骤S102：于所述叠层结构106中形成沿X方向延伸且贯穿所述叠层结构106的若干栅极隔槽116。具体地，先于所述叠层结构106的台阶覆盖层113上形成第一覆盖介质层115，然后可采用刻蚀工艺于所述叠层结构106中形成栅若干栅极隔槽116，所述栅极隔槽116依次贯穿上述的第一覆盖介质层115及叠层结构106，所述栅极隔槽116显露出所述第一半导体衬底101。
接着请参阅图10-12，执行步骤S103：基于所述栅极隔槽116去除所述牺牲层104以形成牺牲间隙117，并于所述牺牲间隙117内形成栅极层120。步骤S103进一步包括步骤S1031-步骤S1034。
在步骤S1031中，基于所述栅极隔槽116去除叠层结构106中牺牲层104以形成牺牲间隙117，所述牺牲间隙117除了暴露出所述垂直沟道结构111的功能侧壁外，最底部牺牲间隙117还暴露出位于垂直沟道结构111底部的外延多晶硅层102，最底部的牺牲间隙117用于后续填充导电材料形成底部选择栅(对应图10)。
在步骤S1032中，于所述栅极隔槽116底部的第一半导体衬底101上形成共源极掺杂区118，并通过热氧化工艺于所述外延多晶硅层102的侧壁形成外延侧壁隔离层，该外延侧壁隔离槽可以实现底部选择栅与外延多晶硅层102的绝缘(对应图11)。
在步骤S1033中，于所述牺牲间隙117中填充导电材料以形成栅极层120，所述栅极层120的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(对应图12)。
在步骤S1034中，于所述栅极隔槽116的侧壁形成隔槽侧壁绝缘层121，所述隔槽侧壁绝缘层121的材料例如可以采用氧化硅等绝缘介质层(对应图12)。
接着请参阅图13-16，执行步骤S104和S105：于所述栅极隔槽116中填充源线材料层，所述源线材料层填充于所述栅极隔槽116内并覆盖于所述叠层结构106的表面；对覆盖于所述叠层结构106表面的所述源线材料层进行图案化处理，以于所述叠层结构106的表面形成若干沿所述第一方向间隔设置于所述叠层结构106上的源线互连线138以及若干共源线139。
在步骤S104中，于形成有所述隔槽侧壁绝缘层121的所述栅极隔槽116内及所述叠层结构106的表面填充第一源线材料1230，见图13；回蚀刻以去除位于所述叠层结构106表面和所述栅极隔槽116顶部的所述第一源线材料1230，以于所述栅极隔槽116(位于下部)的部分高度内形成所述第一源线段123，见图14；于所述叠层结构106的表面形成第二源线材料1240，所述第二源线材料1240填满所述栅极隔槽116(位于上部)的剩余高度并覆盖于所述叠层结构106的表面，见图15，其中填入所述栅极隔槽116(位于上部)的剩余高度内的第二源线材料1240定义为填入部1241，可所述填入部1241和所述第一源线段123定义为源线主体部。所述第一源线材料1230包括但不限于多晶硅，也可以是其他导电材料；所述第二源线材料1240包括但不限于钨，也可以是其他导电材料。
在步骤S105中，请参阅图16，对覆盖于所述叠层结构106表面的所述第二源线材料1240进行图案化处理，以于所述叠层结构106的表面形成若干沿X方向间隔设置于所述叠层结构106上的源线互连线138以及若干源线凸出部1242，并且源线凸出部1242沿X方向延伸，源线凸出部1242和源线主体部的长度相同，所述源线互连线138位于所述核心区域。在本实施例中，所述源线凸出部1242与所述源线互连线138可以在一个蚀刻工艺中同时形成，从而不会增加额外成本和工艺步骤。
所述源线互连线138与填入部1241共同构成第二源线段124，换句话说，第二源线段124包括填入部1241和所述源线凸出部1242，所述源线主体部和所述源线凸出部1242共同构成共源线139。所述源线主体部填满栅极隔槽116，所述源线凸出部1242位于所述栅极隔槽116上且与所述源线主体部接触，每条所述源线互连线138至少与相邻的两条所述共源线139的所述源线凸出部1242连接，也就是说，将共源线139通过源线互连线138连成网络，这相当于把三维存储器结构顶部(Wafer Top)通过源线互连线138连成一个整体，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。在一可选示例中，可以通过设计使所述源线凸出部1242的宽度大于所述源线主体部的宽度，从而所述源线凸出部1242不仅覆盖所述源线主体部的顶部并覆盖于所述第一覆盖介质层115上，通过源线凸出部1242将栅极隔槽116两侧连接，可以进一步改善三维存储器结构的结构稳定性。
接着请参阅图18和图19，执行步骤S106、于形成有所述第二覆盖介质层136的所述台阶区域中形成连接柱。具体包括：步骤S1061、于形成有所述第二覆盖介质层136的所述台阶区域中各台阶处的台阶覆盖层113中形成接触孔，包括第一接触孔125a、第二接触孔125b及第三接触孔125c，所述第一接触孔125a是显露出对应台阶处的栅极层120的接触孔，第二接触孔125b及第三接触孔125c是显露出最底部台阶处的第一半导体衬底101的接触孔，见图18；步骤S1062、于形成有接触孔的所述第二覆盖介质层136上形成接触孔材料，该接触孔材料也填充于各接触孔内，该接触孔材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(W)；及步骤S1063、例如可采用机械化学研磨工艺去除位于所述第二覆盖介质层136上的所述接触孔材料，以分别与所述第一接触孔125a、第二接触孔125b及第三接触孔125c中形成第一连接柱128a、第二连接柱128b及第三连接柱128c，见图19。
请参阅图19，所述第一连接柱128a(图19中从左向右第3-7个连接柱)的一端与栅极层120连接，另一端可通过形成于后文将要介绍的所述后道工序互连层134内的第一通孔触点132、互连线(图中未示出)、第一键合触点131电连接至后文将要介绍的外围电路芯片200中相应的第二键合触点205上；所述第二连接柱128b(图19中从左向右第2个连接柱)的一端与第一半导体衬底101中的衬底触点135接触，另一端可通过形成于所述后道工序互连层134内的第一通孔触点132、互连线(图中未示出)、第一键合触点131电连接至后文将要介绍的外围电路芯片200中相应的第二键合触点205上；所述第三连接柱128c(图19中从左向右第1个连接柱)的一端与第一半导体衬底101中的衬底触点135接触，另一端可通过形成于所述后道工序互连层134内的第一通孔触点132、互连线(图中未示出)、第一键合触点131电连接至后文将要介绍的外围电路芯片200中相应的第二键合触点205上；所述第三连接柱128c可通过后文将要介绍的焊盘通孔触点400与设置于所述第一半导体衬底101的远离栅极堆叠结构122的一侧的接触焊盘600连接。可以理解的是，当所述接触焊盘600形成于所述外围电路芯片200的远离所述后道工序互连层134的一侧时，在步骤S106中，也可以不形成所述第三连接柱128c(见图24)。
需要说明的是，在步骤S1061中，还可以于所述垂直沟道结构111的顶部形成依次贯穿所述第二覆盖介质层136及所述第一覆盖介质层115的沟道顶部开口126，于所述共源线139的源线凸出部1242的顶部形成贯穿所述第二覆盖介质层136的源线顶部开口127；在步骤S1063中，可以于所述沟道顶部开口126中形成上形成于垂直沟道结构111顶部电连接的沟道插塞129，于所述源线顶部开口127中形成与所述源线凸出部1242电性连接的源线插塞130。
接着请参阅图20，执行步骤S107、于形成有所述第一连接柱128a的所述第二覆盖介质层136上形成后道工序互连层134，从而形成如图20所示的阵列芯片100，其俯视图如图3所示。所述后道工序互连层134可以包括第一金属间电介质层133以及形成于所述第一金属间电介质层133中的互连线(未图示)、第一通孔触点132和第一键合触点131。形成于所述第二覆盖介质层136中的源线插塞130及形成于所述后道工序互连层134中与该源线插塞130对应的第一通孔触点132和第一键合触点131共同构成所述源线接触140，所述第一通孔触点132连接于所述源线插塞130和所述第一键合触点131之间。
需要说明的是，请参阅图3，同一存储块中的所有共源线139之间可通过源线互连线138连成网络，这相当于把三维存储器结构顶部(Wafer Top)通过源线互连线138连成一个整体，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。
需要说明的是，在步骤S107中，所述后道工序互连层134中还形成有沿所述第一方向间隔设置的若干位线137(见图3，图20中未示出)，且所述位线137位于所述核心区域，所述位线137与所述源线互连线138平行设置，且均沿Y方向延伸，每条所述源线互连线138位于相邻的两条所述位线137之间，所述位线137与沟道结构的顶部的沟道插塞129电性连接。
接着请参阅图21，执行步骤S108、于所述后道工序互连层134的远离所述第二覆盖介质层136的表面键合外围电路芯片200。所述外围电路芯片200包括第二半导体衬底201以及形成于第二半导体衬底201上的用于便于3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围设备可以包括一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在本实施例中，所述外围电路芯片200可采用CMOS芯片，在所述第二半导体衬底201上形成有CMOS结构204的晶体管、外围互连层203及外围电路介质层202，所述外围电路介质层202填充于所述CMOD结构204的周围和外围互连层203内。接着请参阅图23和24，执行步骤S109、于所述第一半导体衬底101的远离所述外围电路芯片200的一侧和/或所述外围电路芯片200的远离所述后道工序互连层134的一侧形成接触焊盘600的步骤，所述接触焊盘600与所述外围电路芯片200电连接。
具体地，在一种实施方式中，请参阅图23，所述接触焊盘600设置于所述第一半导体衬底101的远离栅极堆叠结构122的一侧。其形成方法具体包括：例如可采用机械化学研磨工艺(CMP)对所述第一半导体衬底101进行减薄处理；于减薄处理后的所述第一半导体衬底101的表面上形成背部介质覆盖层300；于所述背部介质覆盖层300的远离所述第一半导体衬底101的表面上形成所述接触焊盘600，所述接触焊盘600通过依次贯穿所述背部介质覆盖层300及部分厚度的所述第一半导体衬底101的焊盘通孔触点400与第三连接柱128c电连接，所述第三连接柱128c通过后道工序互连层134与外围电路芯片200的外围互连层203电连接。为了实现焊盘通孔触点400与第一半导体衬底101的绝缘，在所述焊盘通孔触点400及位于所述第一半导体衬底101中的部分第三连接柱128c侧壁与第一半导体衬底101之间形成有触点侧壁隔离层700。为了保护接触焊盘600，于所述背部介质覆盖层300的表面及所述接触焊盘600的侧壁上还形成有焊盘保护层500，所述焊盘保护层500的材料例如可以是高介电常数材料(譬如氧化铝)。
具体地，在另一种实施方式中，请参阅图24，所述接触焊盘600也可以是形成于所述外围电路芯片200的远离所述后道工序互连层134的一侧。其形成方法具体包括：于第二半导体衬底201的远离所述后道工序互连层134的一侧表面形成有背部介质覆盖层300；于所述背部介质覆盖层300的远离所述第二半导体衬底201的表面上形成所述接触焊盘600，所述接触焊盘600通过依次贯穿所述背部介质覆盖层300、所述第二半导体衬底201的焊盘通孔触点400与外围电路芯片200的外围互连层203电连接。为了实现焊盘通孔触点400与第二半导体衬底201的绝缘，在所述焊盘通孔触点400与所述第二半导体衬底201之间形成有触点侧壁隔离层700。为了保护接触焊盘600，于所述背部介质覆盖层300的表面及所述接触焊盘600的侧壁上还形成有焊盘保护层500，所述焊盘保护层500的材料例如可以是高介电常数材料(譬如氧化铝)。
需要说明的是，请参阅图3，在本实施例中，所述三维存储器结构的驱动方式为字线端驱动，也即台阶区域位于核心区域的一侧或者两侧。
实施例六
本实施例介绍一种实施例二中的三维存储器结构的制备方法，与实施例五的制备方法的区别点在于步骤S105，以及后道工序互连层134中位线137的密度改变，其他结构类似，故不做赘述。
具体地，在本实施例中，在步骤S105中，对覆盖于所述叠层结构106表面的所述第二源线材料1240进行图案化处理时，源线互连线138是形成于台阶区域，而实施例五中是形成于核心区域。
在本实施例中，源线互连线138由于是设置于台阶区域，故可取消位于核心区域中源线接触140的设计，其源线接触140位于台阶区域，而过该源线接触140的至少一列垂直沟道结构111可通过位线137引出，也即可以在第一种实施方式中原源线互连线138的上方对应位置处的后道工序互连层134中形成与垂直沟道结构111的顶部电连接的位线137。这种设计在核心区面积不便的情况下，相当于增加了存储容量，换句话说，在相同的存储容量下，可以节省核心区域的面积，本实施方式的技术方案工艺简单，不用额外增加成本。
实施例七
本实施例介绍一种实施例三中的三维存储器结构的制备方法，与实施例五的所述三维存储器结构制备方法区别点在于，所述三维存储器结构制备方法的驱动方式为中心驱动，也即台阶区域位于相邻的两个核心区域之间，而其他结构均与实施例六的相同，故不再做重复说明。
实施例八
本实施例介绍一种实施例四中的三维存储器结构的制备方法，与实施例六的所述三维存储器结构制备方法的区别点在于，所述三维存储器结构的驱动方式为中心驱动，也即台阶区域位于相邻的两个核心区域之间，而其他结构均与实施例六的相同，故不再做重复说明。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (27)

1.一种三维存储器结构，其特征在于，所述三维存储器结构包括：
第一半导体衬底；
栅极堆叠结构，具有沿第一方向依次设置的核心区和台阶区域，所述核心区域中形成有垂直沟道结构；
若干共源线，沿所述第一方向延伸，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触；
若干源线互连线，沿所述第一方向间隔设置于所述栅极堆叠结构上，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接，所述源线互连线位于所述核心区域和/或所述台阶区域。
2.根据权利要求1所述的三维存储器结构，其特征在于，所述共源线包括第一源线段和第二源线段；所述第一源线段填充于栅极隔槽的部分高度内，所述第二源线段包括填入部和所述源线凸出部，所述填入部填充于所述栅极隔槽的剩余高度内。
3.根据权利要求2所述的三维存储器结构，其特征在于，所述第一源线段的材料包括多晶硅；所述第二源线段的材料包括钨。
4.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括隔槽侧壁绝缘层，所述隔槽侧壁绝缘层包覆于所述源线主体部的侧壁。
5.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括形成于所述源线互连线与所述源线凸出部相交的位置上方的源线接触，所述源线接触与所述源线凸出部电性连接。
6.根据权利要求1所述的三维存储器结构，其特征在于，所述源线互连线沿第二方向延伸，且所述第一方向与所述第二方向垂直。
7.根据权利要求1所述的三维存储器结构，其特征在于，所述源线凸出部的宽度大于所述源线主体部的宽度。
8.根据权利要求1-7中任意一项所述的三维存储器结构，其特征在于，所述三维存储器结构还包括设置于所述栅极堆叠结构上的第一覆盖介质层，所述源线主体部依次贯穿所述第一覆盖介质层和所述栅极堆叠结构，所述源线凸出部的底表面与所述第一覆盖层的底表面位于同一表面。
9.根据权利要求8所述的三维存储器结构，其特征在于，所述三维存储器结构还包括：
设置于所述第一覆盖介质层上的第二覆盖介质层；
形成于所述台阶区域的各级台阶处连接柱；
后道工序互连层，设置于所述第二覆盖介质层上，所述连接柱与所述后道工序互连层电连接；以及
外围电路芯片，所述外围电路芯片与所述后道工序互连层的远离所述第一半导体衬底的表面键合。
10.根据权利要求9所述的三维存储器结构，其特征在于，所述三维存储器结构还包括与所述外围电路芯片电连接的接触焊盘；所述接触焊盘设置于所述第一半导体衬底的远离所述外围电路芯片的一侧和/或所述外围电路芯片的远离所述后道工序互连层的一侧。
11.根据权利要求9所述的三维存储器结构，其特征在于，所述后道工序互连层中形成有沿所述第一方向间隔设置的若干位线，且所述位线位于所述核心区域。
12.根据权利要求9所述的三维存储器结构，其特征在于，所述位线与所述源线互连线平行设置，且均沿所述第二方向延伸。
13.根据权利要求9所述的三维存储器结构，其特征在于，所述源线互连线位于所述核心区域，每条所述源线互连线位于相邻的两条所述位线之间。
14.一种三维存储器结构制备方法，其特征在于，所述制备方法包括：
提供第一半导体衬底，所述第一半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层与层间介质层，所述叠层结构包括核心区域和台阶区域，所述核心区域中形成有垂直沟道结构；
于所述叠层结构中形成沿第一方向延伸且贯穿所述叠层结构的若干栅极隔槽；
基于所述栅极隔槽去除所述牺牲层以形成牺牲间隙，并于所述牺牲间隙内形成栅极层；
于所述栅极隔槽中填充源线材料层，所述源线材料层填充于所述栅极隔槽内并覆盖于所述叠层结构的表面；
对覆盖于所述叠层结构表面的所述源线材料层进行图案化处理，以于所述叠层结构的表面形成若干沿所述第一方向间隔设置于所述叠层结构上的源线互连线以及若干共源线；
其中，所述共源线包括相互连接的源线主体部和源线凸出部，所述源线主体部填满栅极隔槽，所述源线凸出部位于所述栅极隔槽上且与所述源线主体部接触，每条所述源线互连线至少与相邻的两条所述共源线的所述源线凸出部连接，所述源线互连线位于所述核心区域和/或所述台阶区域。
15.根据权利要求14所述的三维存储器结构制备方法，其特征在于，所述于所述栅极隔槽中填充源线材料层，所述源线材料层填充于所述栅极隔槽内并覆盖于所述叠层结构的表面的步骤包括：
于所述栅极隔槽的部分高度内填充第一源线段；
于所述叠层结构的表面形成第二源线材料，所述第二源线材料填满所述栅极隔槽的剩余高度并覆盖于所述叠层结构的表面。
16.根据权利要求15述的三维存储器结构制备方法，其特征在于，所述对覆盖于所述叠层结构表面的所述源线材料层进行图案化处理，以于所述叠层结构的表面形成若干沿所述第一方向间隔设置于所述叠层结构上的源线互连线以及若干共源线的步骤包括，对覆盖于所述叠层结构表面的所述第二源线材料进行图案化处理，以于所述叠层结构的表面形成若干沿所述第一方向间隔设置于所述叠层结构上的源线互连线以及若干源线凸出部。
17.根据权利要求15述的三维存储器结构制备方法，其特征在于，所述于所述栅极隔槽的部分高度内填充第一源线段的步骤包括：
于所述栅极隔槽的侧壁形成隔槽侧壁绝缘层；
于形成有所述隔槽侧壁绝缘层的所述栅极隔槽内及所述叠层结构的表面填充第一源线材料；
回蚀刻以去除位于所述叠层结构表面和所述栅极隔槽顶部的所述第一源线材料，以于所述栅极隔槽的部分高度内形成所述第一源线段。
18.根据权利要求15述的三维存储器结构制备方法，其特征在于，所述第一源线材料包括多晶硅；所述第二源线材料包括钨。
19.根据权利要求14述的三维存储器结构制备方法，其特征在于，所述制备方法还包括，于所述源线互连线与所述源线凸出部相交的位置上方形成源线接触的步骤，所述源线接触与所述源线凸出部电性连接。
20.根据权利要求14述的三维存储器结构制备方法，其特征在于，所述源线互连线沿第二方向延伸，且所述第一方向与所述第二方向垂直。
21.根据权利要求14述的三维存储器结构制备方法，其特征在于，所述源线凸出部的宽度大于所述栅极隔槽的宽度。
22.根据权利要求14-21中任意一项所述的三维存储器结构制备方法，其特征在于，所述于所述叠层结构中形成沿第一方向延伸且贯穿所述叠层结构的栅极隔槽的步骤包括：
于所述叠层结构上形成第一覆盖介质层；
于形成有所述第一覆盖介质层的所述叠层结构中形成沿所述第一方向延伸且依次贯穿所述第一覆盖介质层和所述叠层结构的所述栅极隔槽。
23.根据权利要求22的三维存储器结构制备方法，其特征在于，所述制备方法还包括：
于所述第一覆盖介质层上形成覆盖所述源极凸出部和所述源线互连线的第二覆盖介质层；
于形成有所述第二覆盖介质层的所述台阶区域中形成连接柱；
于形成有所述连接柱的所述第二覆盖介质层上形成后道工序互连层；
于所述后道工序互连层的远离所述第二覆盖介质层的表面键合外围电路芯片。
24.根据权利要求23所述的三维存储器结构制备方法，其特征在于，所述制备方法还包括，于所述第一半导体衬底的远离所述外围电路芯片的一侧和/或所述外围电路芯片的远离所述后道工序互连层的一侧形成接触焊盘的步骤，所述接触焊盘与所述外围电路芯片电连接。
25.根据权利要求23所述的三维存储器结构制备方法，其特征在于，所述后道工序互连层中形成有沿所述第一方向间隔设置的若干位线，且所述位线位于所述核心区域。
26.根据权利要求25所述的三维存储器结构制备方法，其特征在于，所述位线与所述源线互连线平行设置，且均沿所述第二方向延伸。
27.根据权利要求25所述的三维存储器结构制备方法，其特征在于，所述源线互连线位于所述核心区域，每条所述源线互连线位于相邻的两条所述位线之间。
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