CN112466880A - 三维存储器及其制备方法 - Google Patents

Abstract

本发明提供一种三维存储器及其制备方法，在该制备方法中，首先将堆叠结构的阶梯区域沿第二方向划分字线接触区和挡墙区；接着对被台阶分区的各级台阶的侧壁显露出的堆叠结构的层间牺牲层进行侧向蚀刻以形成端部内凹间隙，并于端部内凹间隙内形成牺牲端部，再接着通过两步蚀刻工艺分别去除部分层间牺牲层和牺牲端部，并保留位于各级台阶下方的层间牺牲层(作为栅极绝缘部)，以形成栅极间隙，然后于栅极间隙填充导电材料以形成栅极导电部，最后在各级台阶处的栅极导电部上进行接触孔蚀刻，并于接触孔中形成连接柱。利用本发明可以降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险，提高三维存储器件的性能。

Description

三维存储器及其制备方法

技术领域

本发明属于半导体设计及制造领域，特别是涉及三维存储器及其制备方法。

背景技术

三维存储器包括由栅极层和层间介质层交替堆叠形成的栅极叠层结构，连接柱(Contact，简称CT)在栅极叠层结构的阶梯区域与栅极电连接。但是，在三维存储器的实际制造过程中，为了实现连接柱与堆叠结构中栅极层之间良好的电连接，首先需要在覆盖所述栅极叠层结构的介质层中蚀刻形成接触孔直至接触孔露出所述阶梯区域的栅极层表面，然后再在所述接触孔中填充用于形成连接柱的金属材料。

然而，随着三维存储器集成程度越来越高，三维存储器已经从32层发展到64层，甚至更高的层数层数的增加，接触孔的深度越来越深，对接触孔的蚀刻工艺要求越来越苛刻，在蚀刻形成接触孔的过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过相邻两层栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属材料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line Bridge)，从而使得对存储单元的控制错误，引发存储失效。

因此，如何提供一种三维存储器结构及其制备方法，以解决现有技术上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有3D NAND的制备工艺中，蚀刻形成接触孔时极易造成栅极层击穿，从而于所述接触孔中形成连接柱时，会导致不同栅极层之间短接的技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器，所述三维存储器包括：

提供一半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构包括交替叠置的层间介质层和层间牺牲层，所述堆叠结构包括沿第一方向相邻设置的核心阵列区域和阶梯区域，所述阶梯区域包括沿第二方向相邻设置字线接触区和挡墙区，其中，所述第一方向与所述第二方向不平行；

对位于所述字线接触区的所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙，并于所述端部内凹间隙内形成牺牲端部；

于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔槽；

利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层、位于所述挡墙区的所述层间牺牲层及所述牺牲端部以形成栅极导电部，而保留位于所述字线接触区的未被蚀刻的所述层间牺牲层；

于所述字线接触区的各级台阶上形成连接柱，所述连接柱与替换所述牺牲端部形成的所述栅极导电部接触。

在一可选实施例中，对位于所述字线接触区的所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙，并于所述端部内凹间隙内形成牺牲端部的步骤包括：

于所述字线接触区中形成阶梯结构，所述阶梯结构包括所述各级台阶，每级所述台阶的顶面分别显露出对应的所述层间介质层的端面；

基于所述阶梯结构对所述层间牺牲层的端部进行侧向蚀刻以形成所述端部内凹间隙，所述端部内凹间隙的一端沿所述第二方向延伸至所述挡墙区；

于所述端部内凹间隙内填充牺牲材料以形成所述牺牲端部。

在一可选实施例中，所述三维存储器结构制备方法还包括：

于形成所述牺牲端部后的所述阶梯结构的表面形成台阶保护层；

于堆叠结构上填充介质材料以形成台阶介质覆盖层；

于形成有所述台阶介质覆盖层的所述堆叠结构中形成贯穿所述堆叠结构的所述栅线隔槽。

在一可选实施例中，于形成所述牺牲端部后的所述阶梯结构上形成台阶保护层的步骤之前，还包括：

去除所述台阶的顶面显露出的所述层间介质层以显露出所述牺牲端部。

在一可选实施例中，利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层、位于所述挡墙区的所述层间牺牲层及所述牺牲端部以形成栅极导电部，而保留位于所述字线接触区的未被蚀刻的所述层间牺牲层的步骤包括：

基于所述栅线隔槽去除位于所述核心阵列区域及所述挡墙区的所述层间牺牲层以形成初级栅极间隙，其中，位于所述字线接触区的未被蚀刻的所述层间牺牲层作为栅极绝缘部；

基于所述栅线隔槽去除所述牺牲端部，以形成端部栅极间隙，重新打开所述端部内凹间隙，所述端部栅极间隙和所述初级栅极间隙构成栅极间隙；

于所述栅极间隙中填充导电材料以形成栅极导电部，所述栅极导电部包括位于所述端部栅极间隙中的导电连接端部和位于所述初级栅极间隙的导电主体部，所述导电连接端部和所述导电主体部电连接。

在一可选实施例中，基于所述栅线隔槽去除位于所述核心阵列区域及所述挡墙区的所述层间牺牲层以形成初级栅极间隙的步骤中，位于所述字线接触区以及位于所述挡墙区的靠近所述字线接触区的边缘的所述层间牺牲层被保留。

在一可选实施例中，所述半导体衬底与所述堆叠结构之间还形成有底部牺牲层；基于所述栅线隔槽去除位于所述核心阵列区域及所述挡墙区的所述层间牺牲层以形成初级栅极间隙的步骤之前还包括，基于所述栅线隔槽去除所述底部牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成底部多晶硅层的步骤。

在一可选实施例中，在同一蚀刻工艺中，所述牺牲端部分别与所述层间牺牲层和所述层间介质层的蚀刻选择比不同。

在一可选实施例中，所述牺牲端部的材料包括多晶硅。

在一可选实施例中，所述阶梯区域包括字线接触区和分别连接于所述字线接触区两端的所述挡墙区。

在一可选实施例中，所述第一方向与所述第二方向垂直。

在一可选实施例中，所述三维存储器结构制备方法还包括，于所述栅线隔槽的底部内壁形成蚀刻保护层的步骤。

在一可选实施例中，所述利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层、位于所述挡墙区的所述层间牺牲层及所述牺牲端部以形成栅极导电部的步骤之后还包括，于所述栅线隔槽中填充的栅线间隔层的步骤。

在一可选实施例中，所述对位于所述字线接触区的所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙的步骤中，侧向蚀刻的距离小于或等于所述台阶的宽度。

为实现上述目的及其他相关目的，本发明还提供一种三维存储器，所述三维存储器包括：

半导体衬底；

栅极叠层结构，设于所述半导体衬底上，所述栅极叠层结构包括交替堆叠的层间介质层与栅极层，所述栅极叠层结构包括沿第一方向相邻设置的核心阵列区域和阶梯区域，所述阶梯区域包括沿第二方向相邻设置的字线接触区和挡墙区，其中，所述第一方向与所述第二方向不平行；

所述栅极叠层结构包括位于所述字线接触区的阶梯结构，所述阶梯结构包括若干级台阶；

连接柱，形成于各级所述台阶上；

其中，所述栅极层包括栅极导电部和栅极绝缘部，所述栅极导电部包括导电连接端部和位于所述核心阵列区域及所述挡墙区的导电主体部，所述导电连接端部和所述栅极绝缘部位于所述字线接触区且相邻设置，所述导电主体部及所述导电连接端部连接；

位于各级所述台阶上的所述连接柱与对应所述台阶的所述导电连接端部接触。所述台阶显露出对应的所述导电连接端部或位于该导电连接端部上的所述层间介质层，

在一可选实施例中，所述栅极绝缘部的一端沿所述第二方向延伸进入所述挡墙区。

在一可选实施例中，所述导电连接端部的一端沿所述第二方向延伸进入所述挡墙区后与所述导电主体部连接。

在一可选实施例中，所述三维存储器还包括底部多晶硅层，所述底部多晶硅层设置于所述半导体衬底与所述栅极叠层结构之间。

在一可选实施例中，所述三维存储器还包括底部氧化层，所述底部氧化层设置于所述底部多晶硅层与所述栅极叠层结构之间。

在一可选实施例中，所述阶梯区域包括字线接触区和分别连接于所述字线接触区两端的所述挡墙区。

在一可选实施例中，所述三维存储器还包括台阶介质覆盖层，覆盖所述栅极叠层结构。

在一可选实施例中，所述三维存储器还包括台阶保护层，设置于所述阶梯结构与所述台阶介质覆盖层之间。

在一可选实施例中，所述三维存储器还包括栅线间隔层，所述栅线间隔层贯穿所述栅极叠层结构。

在一可选实施例中，所述导电连接端部的宽度小于或等于所述台阶的宽度。

在本发明的三维存储器的制备方法，首先将阶梯区域沿第二方向划分字线接触区和挡墙区，在字线接触区中形成沿第一方向延伸的阶梯结构，接着基于所述阶梯结构对被各级所述台阶的侧壁显露出的所述牺牲层进行侧向蚀刻以形成端部内凹间隙，并于端部内凹间隙内形成牺牲端部，再接着通过两步蚀刻工艺先后去除部分层间牺牲层和牺牲端部，以形成栅极间隙，其中，在第一步蚀刻时保留位于各级台阶下方的层间牺牲层作为栅极绝缘部，然后于栅极间隙填充导电材料以形成栅极导电部，所述栅极导电部包括导电主体部和导电连接端部，所述导电主体部设置于核心阵列区域及所述挡墙区，所述导电连接端部设置于对应的所述台阶位置，所述导电连接端部的一端沿所述第二方向延伸进入所述挡墙区后与所述导电主体部连接；最后在导电连接端部上进行接触孔蚀刻，并于接触孔中形成连接柱，在导电连接端部上进行接触孔蚀刻时，即使出现过蚀刻(Punch)情况时，由于各级台阶下方仍然保留有栅极绝缘部(其材料例如可以是氮化硅)，可以避免形成于所述接触孔中的连接柱导致不同层的字线发生桥接(Word Line Bridge)现象，换句话说，利用本发明可以降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险，提高三维存储器件的性能；

在本发明的三维存储器的制备方法中，通过控制蚀刻参数，使侧向蚀刻的距离小于或等于所述台阶的宽度，从而可以使上下台阶处的栅极导电部的导电连接部不重叠，以进一步降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险；

在本发明的三维存储器的制备方法，由于位于所述字线接触区的所述层间牺牲层被保留作为支撑结构，防止存储器在去除层间牺牲层时发生变形或坍塌，缓解去除层间牺牲层时产生的应力，提高三维存储器件的结构稳定性。

附图说明

图1显示为本发明的三维存储器的制备方法的流程示意图。

图2显示为本发明的三维存储器的俯视图。

图3显示为本发明的三维存储器的制备中于半导体衬底上形成底部牺牲层的沿X-Y剖线(对应图2中X-Y剖线)的截面示意图。

图4显示为本发明的三维存储器的制备中于底部牺牲层上形成堆叠结构的沿X-Y剖线 (对应图2中X-Y剖线)的截面示意图。

图5显示为本发明的三维存储器的制备中于所述堆叠结构的字线接触区中形成阶梯结构的沿X-Y剖线(对应图2中X-Y剖线)的截面示意图。

图6显示为图5中沿A-A线的Y方向截面示意图。

图7显示为本发明的三维存储器的制备中基于所述阶梯结构对所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图8显示为图7中沿A-A线的Y方向截面示意图。

图9显示为本发明的三维存储器的制备中于形成有所述端部内凹间隙的所述阶梯结构内形成牺牲端部材料层的沿X-Y剖线(对应图2中X-Y剖线)的截面示意图。

图10显示为本发明的三维存储器的制备中移除位于所述端部内凹间隙外的所述牺牲端部材料层，以于所述端部内凹间隙内形成所述牺牲端部的沿X-Y剖线(对应图2中X-Y剖线) 的截面示意图。

图11显示为图10中沿A-A线的Y方向截面示意图。

图12显示为本发明的三维存储器的制备中去除被所述台阶的顶面显露出的所述层间介质层以显露出所述牺牲端部的表面的X-Y剖线(对应图2中X-Y剖线)截面示意图。

图13显示为图12中沿A-A线的Y方向截面示意图。

图14显示为本发明的三维存储器的制备中于形成所述牺牲端部的所述阶梯结构的表面形成台阶保护层的X-Y剖线(对应图2中X-Y剖线)截面示意图。

图15显示为图14中沿A-A线的Y方向截面示意图。

图16显示为本发明的三维存储器制备中于形成所述台阶保护层的所述阶梯结构中填充台阶介质覆盖层的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图17显示为图16中沿A-A线的Y方向截面示意图。

图18显示为本发明的三维存储器制备中于形成有所述台阶介质覆盖层的所述堆叠结构中形成贯穿所述堆叠结构的所述栅线隔槽的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图19显示为图18中沿A-A线的Y方向截面示意图。

图20显示为本发明的三维存储器制备中于所述栅线隔槽的侧壁形成侧壁保护层的沿X-Y 剖线(对应图2中X-Y剖线)截面示意图。

图21显示为图20中沿A-A线的Y方向截面示意图。

图22显示为本发明的三维存储器制备中基于所述栅线隔槽去除所述底部牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成底部多晶硅层的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图23显示为图22中沿A-A线的Y方向截面示意图。。

图24显示为本发明的三维存储器制备中基于所述栅线隔槽去除所述堆叠结构中的所述层间牺牲层以形成初级栅极间隙的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图25显示为图24中沿A-A线的Y方向截面示意图。

图26显示为本发明的三维存储器制备中基于所述栅线隔槽去除所述牺牲端部，以重新打开所述端部内凹间隙的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图27显示为图26中沿A-A线的Y方向截面示意图。

图28显示为本发明的三维存储器制备中于所述栅极间隙中形成栅极导电部的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图29显示为图28中沿A-A线的Y方向截面示意图。

图30显示为本发明的三维存储器制备中于所述栅线隔槽中填充的栅线间隔层的沿X-Y 剖线(对应图2中X-Y剖线)截面示意图。

图31显示为图30中沿A-A线的Y方向截面示意图。

图32显示为本发明的三维存储器制备中于所述台阶上进行接触孔的蚀刻，并于所述接触孔中形成连接柱的沿X-Y剖线(对应图2中X-Y剖线)截面示意图。

图33显示为图32中沿A-A线的Y方向截面示意图。

图34显示为本发明的三维存储器采用字线中间驱动时的俯视图。

图35显示为本发明的三维存储器采用字线端部驱动时的俯视图。

图36显示为本发明的三维存储器的阶梯区域的立体结构示意图。

元件标号说明

10 半导体衬底

101 掺杂阱层

11 底部牺牲层

111 外围沟槽

12 底部氧化层

13 堆叠结构

131 层间牺牲层

132 层间介质层

14 顶部盖层

15 阶梯结构

16 牺牲端部

17 台阶保护层

18 台阶介质覆盖层

19 垂直沟道结构

20 栅线隔槽

21a 初级栅极间隙

21b 栅极间隙

22 阱区插塞

23 连接柱

24 沟道插塞

25 蚀刻保护层

26 底部多晶硅层

27 栅极叠层结构

271 栅极层

271a 栅极绝缘部

271b 导电主体部

271c 导电连接端部

28 栅线间隔层

29 侧壁保护层

30 端部内凹间隙

A-A y方向剖线

Z1 挡墙区

Z2 字线接触区

S10～S90 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。

本发明的三维存储器适用于多种存储器件，包括但不限于三维半导体存储器件，譬如3D NAND。随着3D NAND集成程度越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数层数的增加，接触孔需要刻蚀的深度越来越深，对于接触孔的蚀刻工艺要求越来越苛刻，在接触孔的蚀刻过程中，极易造成栅极层击穿(Punch)，使得接触孔穿过两层栅极层之间的层间介质层，在这种情况下，于所述接触孔中填充用于形成连接柱的金属材料后，会导致不同栅极层之间的短接，也即会导致不同层的字线桥接(Word Line Bridge)，从而使得对存储单元的控制错误，引发存储失效。

基于此，为了解决上述存在的技术问题，也即在3D NAND的制备工艺中，接触孔蚀刻时极易造成栅极层击穿，从而于所述接触孔中形成连接柱时，会导致不同栅极层之间的短接的技术问题，本发明提供一种三维存储器及其制备方法。下面将结合附图来具体说明本发明的技术方案。

实施例一

图1示出了本发明实施例的三维存储器的制备流程图。请参阅图1，所述三维存储器制备方法包括：

步骤S10、提供一半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构包括交替叠置的层间介质层和层间牺牲层，所述堆叠结构包括沿第一方向相邻设置的核心阵列区域和阶梯区域，所述阶梯区域包括沿第二方向相邻设置字线接触区和挡墙区，其中，所述第一方向与所述第二方向不平行；

步骤S20、对位于所述字线接触区的所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙，并于所述端部内凹间隙内形成牺牲端部；

步骤S30、于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔槽；

步骤S40、利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层、位于所述挡墙区的所述层间牺牲层及所述牺牲端部以形成栅极导电部，而保留位于所述字线接触区的未被蚀刻的所述层间牺牲层；

步骤S50、于所述字线接触区的各级台阶上形成连接柱，所述连接柱与替换所述牺牲端部形成的所述栅极导电部接触。

根据本发明的三维存储器制备方法制备的三维存储器参见图2图3及图33所示，其中，图2示出了本发明的三维存储器的在某一栅极层位置处的俯视图，需要说明的是，为了说明本发明的三维存储器的详细结构，在图2中只示出了三维存储器的部分结构特征，详见下文中相关部分的描述。

下面将结合各步骤对应的示意图详细说明本实施例半导体结构的制备方法。需要说明的是，在本实施例中，下文中的附图3以及后续的其他沿X-Y剖线截面示意图分别是对经过不同工艺步骤后形成的三维存储器的中间结构分别按照与图2中的X-Y剖线相同的位置剖切后的截面图；图3以及其他沿X-Y剖线截面示意图中同时示出了X和Y方向的截面图，图3 中竖向虚线左侧为沿X方向截面图，属于阶梯区域(SS Area)，而图3中竖向虚线右侧为Y 方向截面图，属于核心阵列区域(Core Area)。

首先，请参阅图2-4，执行步骤S10：提供一半导体衬底10，所述半导体衬底10上形成有堆叠结构13，所述堆叠结构13包括交替叠置的层间介质层132和层间牺牲层131，所述堆叠结构13包括沿第一方向依次设置的核心阵列区域和阶梯区域，所述阶梯区域包括沿第二方向依次设置字线接触区Z2和挡墙区Z1，其中，所述第一方向与所述第二方向不平行。在图2及图33中，沿第二方向(Y方向)所述阶梯区域包括靠近相邻的两个栅线间隔层28的为挡墙区Z1及位于两个挡墙区Z1之间的之间字线接触区Z2。

请参阅图3，在步骤S10中，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI (Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述半导体衬底10还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底10还可以为叠层结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底10例如可以选用单晶硅衬底，所述半导体衬底10上可以通过P型掺杂或者N型掺杂以形成P阱或者N阱，进而作为掺杂阱层101，可以于形成有掺杂阱层101 的半导体衬底10上通过热氧化或者沉积工艺形成氧化硅层(未标示)。

请参阅图3和图4，在步骤S10中例如还可包括对所述底部牺牲层11进行蚀刻以形成显露出所述掺杂阱层101的外围沟槽111，以及于显露出的掺杂阱层101的表面以及所述底部牺牲层11的表面形成底部氧化层12的步骤，所述堆叠结构13形成于所述底部氧化层12的表面，所述底部氧化层12的材料包括但不限于氧化硅，所述底部氧化层12的厚度较厚，以确保于后文将要介绍的最底部台阶上进行接触孔蚀刻时，即使发生过蚀刻也不会刻穿位于底部牺牲层11上的底部氧化层12，避免形成于最底部台阶上的接触孔中的连接柱23造成字线和后文将要介绍的底部多晶硅层26桥接，所述外围沟槽111所处的区域定义为外围区域。

请参阅图3和图4，在步骤S10中，所述半导体衬底10上依次形成有底部牺牲层11(其材质例如可以是多晶硅)和堆叠结构13，所述堆叠结构13包括交替堆叠的层间介质层132 与层间牺牲层131，所述堆叠结构13包括沿第一方向(X方向)依次设置的核心阵列区域和阶梯区域，所述核心阵列区域用于数据的存储，所述阶梯区域用于诸如字线扇出；所述阶梯区域包括沿第二方向(Y方向)依次设置的挡墙区Z1，字线接触区Z2以及挡墙区Z1，也即字线接触区Z2的两侧为挡墙区Z1。可以理解的是，在一些实施例中，也可只在所述字线接触区Z2的一侧设置该挡墙区Z1。需要说明的是，在一可选实施例中，所述半导体衬底10与所述堆叠结构13之间例如还可自下而上依次设置底部多晶硅-氮氧化硅层-牺牲多晶硅-(作为底部牺牲层11)、氮氧化硅-顶部多晶硅的多层结构。在本实施例中，所述第一方向和所述第二方向相互垂直，在一些实施例中，所述第一方向和第二方向也可是非垂直的相交关系。

请参阅图3和图4，在步骤S10中，所述堆叠结构13包括交替叠置的层间介质层132和层间牺牲层131，所述堆叠结构13的底层及顶层均为所述层间牺牲层131。需要说明的是，在本发明中，所述层间介质层132和所述层间牺牲层131具有较高的刻蚀选择比，以确保在后续去除所述层间牺牲层131时所述层间介质层132几乎不被去除；具体的，所述层间牺牲层131的材料可以包括但不仅限于氮化硅(Si3N4)层，所述层间介质层132的材料可以包括但不仅限于氧化硅(SiO2)。需要说明的是，在本发明中，所述堆叠结构13内所述层间牺牲层131的层数可以包括32层、64层、96层或128层等等，具体的，所堆叠结构13内所述层间牺牲层131及所述层间介质层132的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述层间牺牲层131及所述层间介质层132，譬如化学气相沉积法。

请参阅图5-图11，执行步骤S20：对位于所述字线接触区Z2的所述层间牺牲层131的端部进行侧向蚀刻以形成端部内凹间隙30，并于所述端部内凹间隙30内形成牺牲端部16。所述步骤S20可进一步包括步骤S21-S23。

在步骤S21中，请参阅图5和图6，于所述字线接触区Z2中形成阶梯结构15，所述阶梯结构15包括沿第一方向延伸设置的若干级台阶，每级所述台阶的顶面分别显露出对应的所述层间介质层132的端面，其中，位于所述字线接触区Z2两侧的所述挡墙区Z1中不形成台阶，所述挡墙区Z1作为墙(Wall)结构(见图34)，可以利用该墙结构进行连线，这将在后文中进行阐述。具体地，例如可通过使用图案化掩膜(未示出)对所述堆叠结构13进行多次的蚀刻-修剪工艺，以于所述阶梯区域的所述字线接触区Z2中形成沿第一方向延伸的若干级台阶，所述台阶的顶面分别显露出所述层间介质层132的端部表面，所述图案化掩膜可以包括光致抗蚀剂或者基于碳的聚合物材料，所述图案化掩模可以在形成台阶之后被去除。在本发明中，每级所述台阶至少包括一个层级，每个层级定义为一对堆叠的层间牺牲层131和层间介质层132；作为示例，图5和图6中只示出包含5级台阶以及每级台阶包含一个层级的情形，可以理解的是，所述台阶的级数可以根据需要来调整，这主要取决于堆叠结构13 中层间牺牲层131的个数，以及每级台阶包含的层级数。

在步骤S22中，请参阅图7和图8，基于所述阶梯结构15对所述层间牺牲层131的端部进行侧向蚀刻以形成端部内凹间隙30，其中，所述端部内凹间隙30的一端沿所述第二方向延伸至所述挡墙区Z1。具体地，例如可通过湿法蚀刻工艺来对所述层间牺牲层131的端部进行侧向蚀刻，进行蚀刻时，蚀刻时会同时沿朝向核心阵列区域及朝向挡墙区Z1的方向对层间牺牲层131进行蚀刻，从而最终形成的端部内凹间隙30的Y方向的两端会延伸进入所述挡墙区Z1内。需要说明的是，在本发明的一个优选实施方式中，在进行侧向蚀刻时，可通过控制蚀刻参数(例如蚀刻速率和蚀刻时间)，使侧向蚀刻的距离(端部内凹间隙30的宽度)小于或等于所述台阶的宽度(定义为台阶沿X方向的尺寸)，从而可以保证后续形成于端部内凹间隙30的上下台阶处的栅极导电部的导电连接端部271c不重叠，也即位于上级台阶处的导电连接端部271c于下层台阶所对应的栅极层271上的投影位于该栅极层271的栅极绝缘部271a内，从而可进一步降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险。

在步骤S23中，请参阅图9-图11，于所述端部内凹间隙30内形成牺牲端部16。具体地，如图9所示，可先于形成有所述端部内凹间隙30的所述阶梯结构15内形成牺牲端部16材料层，所述牺牲端部16材料层填入所述端部内凹间隙30内，所述牺牲端部16的材料例如可以选用在同一蚀刻工艺中分别与所述层间牺牲层131和所述层间介质层132具有较高的蚀刻选择比的材料，譬如多晶硅或者其他的材料；接着，如图10及图11所示，可通过蚀刻工艺移除位于所述端部内凹间隙30外的所述牺牲端部16材料层，以于所述端部内凹间隙30内形成所述牺牲端部16，所述牺牲端部16在Y的两端分别延伸进入所述挡墙区Z1内。需要说明的是，所述在同一蚀刻工艺中，所述牺牲端部16分别与所述层间牺牲层131和所述层间介质层132具有较高的蚀刻选择比，在一具体示例中，所述牺牲端部16的材料为多晶硅，所述层间牺牲层131的材料为氮化硅，所述层间介质层132为氧化硅。

请参阅图12-19，执行步骤S30：于所述堆叠结构13中形成贯穿所述堆叠结构13的栅线隔槽20，所述步骤S30可进一步包括步骤S31-S33。

在步骤S31中，请参阅图12-15，例如可先去除被所述台阶的顶面显露出的所述层间介质层132以显露出所述牺牲端部16的表面(对应图12和图13)，并于形成有所述牺牲端部 16后的所述阶梯结构15的表面形成台阶保护层17(对应图14及图15)，所述台阶保护层17的材料例如可以是通过高密度等离子体化学气相沉积(HDP CVD)沉积的氧化硅层(HDPOX)，该台阶保护层17可在后续蚀刻去除牺牲端部16时保护后文将要介绍的台阶介质覆盖层18，从而避免台阶介质覆盖层18被蚀刻破坏。可以理解的是，在其他实施例中，也可以不去除被所述台阶的顶面显露出的所述层间介质层132，而是直接在显露出所述层间介质层132的所述阶梯结构15的表面形成所述台阶保护层17，并执行后续步骤。

在步骤S32中，请参阅图16及图17，于形成所述台阶保护层17的所述堆叠结构13的所述阶梯结构15上填充介质材料以形成台阶介质覆盖层18，所述填充台阶介质覆盖层18的材料例如可以是二氧化硅。

在步骤S33中，请参阅图18及图19，于形成有所述台阶介质覆盖层18的所述堆叠结构 13中形成贯穿所述堆叠结构13的栅线隔槽20，所述栅线隔槽20显露出所述底部牺牲层11。具体地，例如可采用光刻和干法刻蚀工艺于所述堆叠结构13中形成沿厚度方向贯穿所述堆叠结构13的栅线隔槽20，所述栅线隔槽20显露出所述底部牺牲层11，所述阶梯区域介于相邻的两个栅线隔槽20之间，所述阶梯区域的挡墙区Z1的远离字线接触区Z2的一侧与所述栅线隔槽20临接，从而可基于栅线隔槽20去除挡墙区Z1的层间牺牲层131。需要说明的是，如图2所示，位于核心阵列区域中的相邻的两个栅线隔槽20之间还可以进一步包括若干个间距更小的栅线隔槽20，以便于将堆叠结构13核心阵列区域的层间牺牲层131去除干净。

请参阅图16及图17，在步骤S32及步骤S33之间，填充台阶介质覆盖层18后，还包括于堆叠结构13的核心阵列区域中形成垂直沟道结构19以及于形成垂直沟道结构19的堆叠结构13上形成顶部盖层14(需要说明的是，在图4-33中，所述顶部盖层14是分别指经过对应步骤后位于堆叠结构13/栅极叠层结构27表面的氧化层，并不是在同一工艺步骤中形成)的步骤，所述垂直沟道结构19包括沿径向由外向内依次设置的功能侧壁和沟道层。具体地，可以首先于所述堆叠结构13的核心阵列区域中形成沟道孔，所述沟道孔依次贯穿所述堆叠结构13和所述底部牺牲层11后延伸进入所述半导体衬底10的掺杂阱层101中，然后于所述沟道孔中依次形成阻挡层，存储层，隧穿层及所述沟道层，所述阻挡层，存储层及隧穿层作为功能侧壁。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。可以理解的是，在一些实施例中，所述垂直沟道结构19也可以在其他工艺步骤中完成。

请参阅图20-25，执行步骤S40：利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层131、位于所述挡墙区Z1的所述层间牺牲层131及所述牺牲端部16以形成栅极导电部，而保留位于所述字线接触区Z2的未被蚀刻的所述层间牺牲层131作为栅极绝缘部 271a。所述步骤S40可进一步包括步骤S41-S35。

在步骤S41中，请参阅图20-25，基于所述栅线隔槽20去除所述堆叠结构13中的所述层间牺牲层131以形成初级栅极间隙21a，所述初级栅极间隙21a显露出所述牺牲端部16的位于所述挡墙区Z1内的端部，其中，位于所述字线接触区Z2的未被蚀刻的所述层间牺牲层 131被保留作为栅极绝缘部271a，步骤S41可进一步包括步骤S411-S413。

在步骤S411中，请参阅图20及图21，可采用沉积和蚀刻工艺于所述栅线隔槽20的侧壁形成侧壁保护层29，所述侧壁保护层29的材料例如可采用氮化硅，或者氮化层(譬如氮化硅)-氧化层譬如氧化硅)-氮化层构成的多层结构，采用者氮化层(譬如氮化硅)-氧化层譬如氧化硅)-氮化层构成的多层结构是为了与垂直沟道结构19的功能侧壁相适配。

步骤S412，请参阅图22及图23，基于形成有侧壁保护层29的所述栅线隔槽20去除所述底部牺牲层11、被所述底部牺牲层11包围部分的所述垂直沟道结构19的功能侧壁、以及底部牺牲层11与半导体衬底10之间的氧化硅层，以形成牺牲间隙，于所述牺牲间隙内填充多晶硅材料(当然也可以是其他合适的材料)，蚀刻去除位于所述栅线隔槽20中的多晶硅材料以于所述牺牲间隙内形成底部多晶硅层26。需要说明的是，当上述牺牲端部16的材料采用多晶硅时，为了避免基于所述栅线隔槽20去除牺牲端部16时对于底部多晶硅层26的破坏，例如可通过热氧化工艺于被所述栅线隔槽20暴露出的底部多晶硅层26(和半导体衬底10)的表面形成氧化层作为蚀刻保护层25，所述蚀刻保护层25位于所述栅线隔槽20的底部内壁。

步骤S413，请参阅图24及图25，基于所述栅线隔槽20，例如可利用湿法蚀刻去除所述堆叠结构13中的所述层间牺牲层131以形成初级栅极间隙21a，所述初级栅极间隙21a显露出所述牺牲端部16的位于所述挡墙区Z1内的侧壁，通过控制蚀刻参数，可使位于所述字线接触区Z2及邻近字线接触区Z2的位于所述挡墙区Z1边缘的所述层间牺牲层131被保留，作为栅极绝缘部271a；还栅极绝缘部271a作为支撑结构，防止存储器在去除层间牺牲层131时发生变形或坍塌，缓解去除层间牺牲层131时产生的应力，提高三维存储器件的结构稳定性。

在步骤S42中，请参阅图26及图27，基于所述栅线隔槽20去除所述牺牲端部16，以重新打开所述端部内凹间隙30(定义为端部栅极间隙)，所述端部内凹间隙30和所述初级栅极间隙21a共同构成栅极间隙21b。例如可采用湿法蚀刻去除被所述初级栅极间隙21a显露出的所述牺牲端部16，以重新打开所述端部内凹间隙30。

在步骤S43中，请参阅图28及图29，于所述栅极间隙21b中填充导电材料以形成栅极导电部，所述栅极导电部包括位于所述端部内凹间隙30中的导电连接端部271c和位于所述初级栅极间隙21a的导电主体部271b，所述导电连接端部和所述导电主体部电连接，所述栅极导电部与同层被保留的层间牺牲层131(栅极绝缘部271a)共同构成作为栅极层271，所述栅极层271与层间介质层132构成栅极叠层结构27。具体地，请参阅图28及图29，每层所述栅极层271包括栅极导电部和栅极绝缘部271a，所述栅极导电部包括导电连接端部271c 和位于核心阵列区域及所述挡墙区的导电主体部271b，所述导电连接端部271c和所述栅极绝缘部271a位于所述字线接触区Z2且相邻设置，所述导电连接端部271c设置于对应的所述台阶位置，并且所述导电连接端部271c的位于第二方向的两端延伸进入所述挡墙区Z1后与所述导电主体部271b电连接，并且位于最底层之外的所述导电连接端部271c的下方均保留有所述栅极绝缘部271a。作为示例，所述栅极导电部包围所述栅极绝缘部271a，作为示例，所述栅极导电部的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料。

在一可选实施例中，所述栅极间隙21b与所述栅极导电部之间还形成有高介电常数介质层(未图示)，所述高介电常数介质层的材料可以是氧化铝等。

在本发明中，所述于所述栅极间隙21b中形成栅极层271的步骤之后，还包括于所述栅线隔槽20中填充绝缘材料形成栅线间隔层28的步骤(对应图30和图31)，所述栅线间隔层28贯穿所述栅极叠层结构27，且所述栅线间隔层28的底部被上述的所述蚀刻保护层25包覆。作为示例，所述栅线间隔层28的材料包括氮化硅或氧化硅。

请参阅图32及图33，执行步骤S50：于所述字线接触区Z2的各级台阶上形成连接柱23，具体地，可先于所述台阶上进行接触孔的蚀刻，并于所述接触孔中填充导电材料来形成连接柱23，所述连接柱23贯穿所述台阶介质覆盖层18及所述台阶保护层17而与对应台阶处的导电连接端部271c接触，其中，位于各所述台阶上的所述连接柱23的靠近所述半导体衬底10的一端与所述导电连接端部271c接触或者贯穿所述导电连接端部271c，所述连接柱23用于将对应台阶的栅极层271的栅极导电部引出，所述连接柱23的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。在导电连接端部271c上进行接触孔蚀刻时，即使出现图32及图33所示的过蚀刻(Punch)情况时，由于各级台阶下方仍然保留有栅极绝缘部271a(其材料例如可以是氮化硅)，可以避免形成于所述接触孔中的连接柱23导致不同层的字线发生桥接(Word Line Bridge)现象，换句话说，利用本发明可以降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险，提高三维存储器件的性能。

请参阅图32及图33，在步骤S50中，还包括于利用光刻工艺于所述顶部盖层14中形成暴露所述垂直沟道结构19的开口，于所述开口中填充导电材料，以于位于所述垂直沟道结构19的顶部的开口中形成沟道插塞24，所述沟道插塞24与所述垂直沟道结构19的沟道层的顶部连接。作为示例，所述沟道插塞24的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。

请参阅图32及图33，在步骤S50中，还包括于利用光刻工艺于外围区域(图32中阶梯结构15的左侧区域)的所述台阶介质覆盖层18中形成贯穿所述台阶介质覆盖层18及所述底部氧化层12贯通孔以及于该贯通孔中填充导电材料以形成阱区插塞22的步骤，该阱区插塞 22与所述掺杂阱层101接触。作为示例，所述阱区插塞22的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。

在本发明中，所述阱区插塞22、所述沟道插塞24及所述连接柱23例如可在一个沉积工艺和化学机械研磨工艺中形成。

请参阅图2，在本发明中，所述三维存储器的制备方法还包括于所述挡墙区Z1形成伪沟道结构DCH以及于所述字线接触区Z2形成伪连接柱DCT的步骤，所述伪沟道结构及伪连接柱23可作为机械支撑部件，防止存储器件的坍塌。

本实施例的三维存储器的制备方法适应于字线中间驱动(Word Line CenterDriver SS)，也即阶梯区域位于相邻的两个核心阵列区域之间，如图34所示，挡墙区Z1可以实现整个字线的连接；可以理解的是，在一些实施例中，也可以适用于字线端部驱动，也即阶梯区域位于核心阵列区域的一侧或相对的两侧，如图35所示。

请参阅图36，图36只示出了本发明的三维存储器的阶梯区域的字线接触区Z2，挡墙区 Z1(墙结构)，以及栅线隔槽20，通过引入墙结构来引线，具体地，依次通过形成于导电连接端部271c上的连接柱23、形成于字线接触区Z2中导电连接端部271c、及位于挡墙区Z1的导电主体部271b将位于核心阵列区域的的导电主体部271b引出。

实施例二

请参阅图2、图32及33，本发明还提供一种利用实施例一中的制备方法制备的三维存储器，所述三维存储器至少包括半导体衬底10，底部多晶硅层26，栅极叠层结构27，阶梯结构15(包括多级台阶)及连接柱23。本实施例的三维存储器可以降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险，提高三维存储器件的性能。

请参阅图2、图32及33，在本实施例中，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，所述半导体衬底10还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底10还可以为叠层结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底10例如可以选用单晶硅衬底，所述半导体衬底10上可以通过P型掺杂或者N型掺杂以形成P阱或者N阱，进而作为掺杂阱层101，可以于形成有掺杂阱层101 的半导体衬底10上通过热氧化或者沉积工艺形成氧化硅层(未标示)。

请参阅图32及33，在本实施例中，所述底部多晶硅层26例如可以是通过外延工艺SEG 形成于所述半导体衬底10上，所述底部多晶硅层26的材料例如可以是掺杂多晶硅，用于将后文将要介绍的垂直沟道结构19的沟道层与半导体衬底10的掺杂阱层101连接。

请参阅图32及图33，在本实施例中，所述三维存储器还包括底部氧化层12，所述底部氧化层12形成于所述外围沟槽111及所述底部多晶硅层26的表面，所述底部氧化层12的材料包括但不限于氧化硅，所述底部氧化层12的厚度较厚，以确保于后文将要介绍的最底部台阶上进行接触孔蚀刻时，即使发生过蚀刻也不会刻穿位于底部牺牲层11上的底部氧化层12 为宜，从而可避免形成于最底部台阶上的接触孔中的连接柱23引起最底部字线和底部多晶硅层26发生桥接，所述外围沟槽111所处的区域定义为外围区域。

请参阅图2、图32及33，在本实施例中，所述栅极叠层结构27形成于所述底部氧化层 12上，所述栅极叠层结构27包括交替堆叠的层间介质层132与栅极层271，所述栅极叠层结构27包括沿第一方向依次设置的核心阵列区域和阶梯区域，所述核心阵列区域用于数据的存储，所述阶梯区域用于诸如字线扇出；所述阶梯区域包括沿第二方向(Y方向)依次设置的挡墙区Z1，字线接触区Z2以及挡墙区Z1，也即字线接触区Z2的两侧为挡墙区Z1，可以理解的是，在一些实施例中，也可只在所述字线接触区Z2的一侧设置该挡墙区Z1。

请参阅图32及图33，在本实施例中，所述字线接触区Z2中通过蚀刻-修剪工艺形成有所述阶梯结构15，所述阶梯结构15包括沿所述第一方向延伸设置的若干级台阶，位于所述字线接触区Z2两侧的所述挡墙区Z1中不形成台阶，所述挡墙区Z1作为墙(Wall)结构，可利用墙结构进行连线，所述栅极叠层结构27的形成过程及结构特征详见实施例一中的描述，在此不做赘述。具体地，请参阅图32及图33，每层所述栅极层271包括栅极导电部和栅极绝缘部271a，所述栅极导电部包括导电连接端部271c和位于核心阵列区域及所述挡墙区的导电主体部271b，所述导电连接端部271c和所述栅极绝缘部271a位于所述字线接触区 Z2且相邻设置，所述台阶显露出对应的所述导电连接端部271，或位于该导电连接端部271c上的所述层间介质层132，详见上文步骤S31的描述，所述导电连接端部271c的位于第二方向的两端延伸进入所述挡墙区Z1后与所述导电主体部271b连接，除最底层之外的其他所述导电连接端部271c的下方均保留有所述栅极绝缘部271a。作为示例，所述栅极导电部的材料例如可采用氮化钛及钨复合层，或其他合适的导电材料；所述栅极绝缘部271a的材料例如可包括氮化硅，所述层间牺牲层131的材料例如可包括氧化硅。在本实施例中，所述第一方向也即X方向，所述第一方向平行于所述半导体衬底10，所述第二方向也即Y方向，所述第二方向平行于所述半导体衬底10，且所述第一方向和所述第二方向呈一定的夹角，譬如90°。需要说明的是，在本实施例中，所述栅极叠层结构27内所述栅极层271的层数可以包括32 层、64层、96层或128层等等，具体的，所堆叠结构13内所述栅极层271及所述层间介质层132的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD) 工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述栅极层271及所述层间介质层132，譬如化学气相沉积法。

请参阅图32及图33，在一具体实施例中，每级所述台阶至少包括一个层级，每个层级定义为一对堆叠的栅极层271和层间介质层132；作为示例，图32和图33中只示出包含5级台阶以及每级台阶包含一个层级的情形，可以理解的是，所述台阶的级数可以根据需要来调整，这主要取决于堆叠结构13中栅极层271的个数，以及每级台阶包含的层级数。

请参阅图2、图32及33，在本实施例中，所述核心阵列区域中设置有垂直沟道结构19，所述垂直沟道结构19依次贯穿所述栅极叠层结构27和所述底部多晶硅层26，所述直沟道结构包括沿径向由外向内依次设置的功能侧壁和沟道层。所述功能侧壁包括沿径向由外向内依次设置阻挡层，存储层，隧穿层。作为示例，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅，从而所述功能侧壁具有ONO结构。

请参阅图32及33，在本实施例中，所述三维存储器还包括填充于所述阶梯结构15内的台阶介质覆盖层18，以及设置于所述阶梯结构15的表面与所述台阶介质覆盖层18之间的台阶保护层17；所述台阶保护层17的材料例如可以是通过高密度等离子体化学气相沉积(HDP CVD)沉积的氧化硅层(HDP OX)，所述台阶保护层17与上述的栅极导电部的导电连接端部 271c接触，所述填充台阶介质覆盖层18的材料例如可以是二氧化硅。在一可选实施例中，所述台阶保护层17与所述导电连接端部271c之间还可以设置层间介质层132。

请参阅图32及图33，在本实施例中，若干连接柱23形成于所述字线接触区Z2的导电连接端部271c上，所述连接柱23贯穿所述台阶介质覆盖层18及所述台阶保护层17后与对应台阶处的导电连接端部271c接触，具体地，所述连接柱23的靠近所述半导体衬底10的一端与所述导电连接端部271c接触或者贯穿所述导电连接端部271c，所述连接柱23用于将对应台阶的栅极层271的栅极导电部引出，所述连接柱23的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料，由于除最底层之外的其他所述导电连接端部271c的下方均保留有所述栅极绝缘部271a，在接触孔蚀刻的过程中，即使出现图32及图33所示的过蚀刻(Punch) 情况时，也可以避免形成于所述接触孔中的连接柱23造成不同层的字线发生桥接(Word Line Bridge)现象，换句话说，利用本发明可以降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险，提高三维存储器件的性能。需要说明的是，所述连接柱23的形成过程及结构特征详见实施例一中的描述，在此不做赘述。

请参阅图32及33，在一可选实施例中，所述三维存储器还包括沟道插塞24，所述沟道插塞24位于垂直沟道结构19的顶部，所述沟道插塞24与所述垂直沟道结构19的沟道层的顶部连接。作为示例，所述沟道插塞24的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。

请参阅图32及33，在一可选实施例中，所述三维存储器还包括阱区插塞22，所述阱区插塞22位于外围区域(图32中阶梯结构15的左侧区域)，且所述阱区插塞22的底端依次贯穿台阶介质覆盖层18及底部氧化层12后与所述半导体衬底10中的掺杂阱层101连接。作为示例，所述阱区插塞22的材料例如可以是氮化钛及钨复合层，或其他合适的导电材料。

请参阅图2、图32及33，在本实施例中，所述三维存储器还包括栅线间隔层28(其形成在栅线隔槽20GLS中)，所述栅线间隔层28贯穿所述栅极叠层结构27及所述底部氧化层12后插入所述底部多晶硅层26中，所述栅线间隔层28与所述底部多晶硅层26的接触界面形成有蚀刻保护层25，栅线间隔层28及蚀刻保护层25的形成过程详见实施例一中相关部分描述，在此不做赘述。所述阶梯区域介于相邻的两个栅线隔槽20之间，所述挡墙区Z1的远离字线接触区Z2的一侧与所述栅线隔槽20临接，从而可基于栅线隔槽20去除挡墙区Z1的层间牺牲层131。作为示例，所述栅线间隔层28的材料包括氮化硅或氧化硅。

请参阅图32及33，在本实施例中，所述导电连接端部271c的宽度(定义为导电连接端部271c沿X方向的尺寸)小于或等于所述台阶的宽度(定义为台阶沿X方向的尺寸)，从而可以保证上下台阶处的栅极导电部的导电连接端部271c不重叠，也即位于上级台阶处的导电连接端部271c于下层台阶所对应的栅极层271上的投影位于该栅极层271的栅极绝缘部271a 内，从而可进一步降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险。

请参阅图2，在本实施例中，所述三维存储器还包括于所述挡墙区Z1形成伪沟道结构 DCH以及于所述字线接触区Z2形成伪连接柱DCT，所述伪沟道结构及伪连接柱23可作为机械支撑部件，防止存储器件的坍塌。

需要说明的是，本实施例的三维存储器的既可以采用字线中间驱动(Word LineCenter Driver SS)，也即阶梯区域位于相邻的两个核心阵列区域之间，如图34所示，也可以采用字线端部驱动，也即阶梯区域位于核心阵列区域的一侧或相对的两侧，如图35所示。

请参阅图36，图36只示出了本发明的三维存储器的阶梯区域的字线接触区Z2，挡墙区 Z1(墙结构)，以及栅线隔槽20，通过引入墙结构来引线，具体地，依次通过形成于导电连接端部271c上的连接柱23、形成于字线接触区Z2中导电连接端部271c、及位于挡墙区Z1的导电主体部271b将位于核心阵列区域的的导电主体部271b引出。

在本发明的三维存储器的制备过程中，首先将阶梯区域沿第二方向划分为字线接触区和挡墙区，在字线接触区中形成沿第一方向延伸的阶梯结构，接着基于所述阶梯结构对被各级所述台阶的侧壁显露出的所述牺牲层进行侧向蚀刻以形成端部内凹间隙，并于端部内凹间隙内形成牺牲端部，再接着通过两步蚀刻工艺先后去除部分层间牺牲层和牺牲端部，以形成栅极间隙，其中，在第一步蚀刻时保留位于各级台阶下方的层间牺牲层作为栅极绝缘部，然后于栅极间隙填充导电材料以形成栅极导电部，所述栅极导电部包括导电主体部和导电连接端部，所述导电主体部设置于核心阵列区域及所述挡墙区，所述导电连接端部设置于对应的所述台阶位置，所述导电连接端部的一端沿所述第二方向延伸进入所述挡墙区后与所述导电主体部连接；最后在导电连接端部上进行接触孔蚀刻，并于接触孔中形成连接柱，在导电连接端部上进行接触孔蚀刻时，即使出现过蚀刻(Punch)情况时，由于各级台阶下方仍然保留有栅极绝缘部(其材料例如可以是氮化硅)，可以避免形成于所述接触孔中的连接柱造成不同层的字线发生桥接(Word Line Bridge)现象，换句话说，利用本发明可以降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险，提高三维存储器件的性能；在本发明的三维存储器的制备过程中，通过控制蚀刻参数，使侧向蚀刻的距离小于或等于所述台阶的宽度，从而可以使上下台阶处的栅极导电部的导电连接部不重叠，以进一步降低接触孔蚀刻的工艺难度，消除接触孔过蚀刻导致不同层字线桥接的风险；在本发明的三维存储器的制备过程中，由于位于所述字线接触区的所述层间牺牲层被保留作为支撑结构，防止存储器在去除层间牺牲层时发生变形或坍塌，缓解去除层间牺牲层时产生的应力，提高三维存储器件的结构稳定性。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (24)

1.一种三维存储器制备方法，其特征在于，所述三维存储器制备方法包括：

提供一半导体衬底，所述半导体衬底上形成有堆叠结构，所述堆叠结构包括交替叠置的层间介质层和层间牺牲层，所述堆叠结构包括沿第一方向相邻设置的核心阵列区域和阶梯区域，所述阶梯区域包括沿第二方向相邻设置字线接触区和挡墙区，其中，所述第一方向与所述第二方向不平行；

对位于所述字线接触区的所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙，并于所述端部内凹间隙内形成牺牲端部；

于所述堆叠结构中形成贯穿所述堆叠结构的栅线隔槽；

利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层、位于所述挡墙区的所述层间牺牲层及所述牺牲端部以形成栅极导电部，而保留位于所述字线接触区的未被蚀刻的所述层间牺牲层；

于所述字线接触区的各级台阶上形成连接柱，所述连接柱与替换所述牺牲端部形成的所述栅极导电部接触。

2.根据权利要求1所述的三维存储器制备方法，其特征在于，对位于所述字线接触区的所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙，并于所述端部内凹间隙内形成牺牲端部的步骤包括：

于所述字线接触区中形成阶梯结构，所述阶梯结构包括所述各级台阶，每级所述台阶的顶面分别显露出对应的所述层间介质层的端面；

基于所述阶梯结构对所述层间牺牲层的端部进行侧向蚀刻以形成所述端部内凹间隙，所述端部内凹间隙的一端沿所述第二方向延伸至所述挡墙区；

于所述端部内凹间隙内填充牺牲材料以形成所述牺牲端部。

3.根据权利要求2所述的三维存储器结构制备方法，其特征在于，所述三维存储器结构制备方法还包括：

于形成所述牺牲端部后的所述阶梯结构的表面形成台阶保护层；

于堆叠结构上填充介质材料以形成台阶介质覆盖层；

于形成有所述台阶介质覆盖层的所述堆叠结构中形成贯穿所述堆叠结构的所述栅线隔槽。

4.根据权利要求2所述的三维存储器结构制备方法，其特征在于，于形成所述牺牲端部后的所述阶梯结构上形成台阶保护层的步骤之前，还包括：

去除所述台阶的顶面显露出的所述层间介质层以显露出所述牺牲端部。

5.根据权利要求2所述的三维存储器制备方法，其特征在于，利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层、位于所述挡墙区的所述层间牺牲层及所述牺牲端部以形成栅极导电部，而保留位于所述字线接触区的未被蚀刻的所述层间牺牲层的步骤包括：

基于所述栅线隔槽去除位于所述核心阵列区域及所述挡墙区的所述层间牺牲层以形成初级栅极间隙，其中，位于所述字线接触区的未被蚀刻的所述层间牺牲层作为栅极绝缘部；

基于所述栅线隔槽去除所述牺牲端部，以形成端部栅极间隙，重新打开所述端部内凹间隙，所述端部栅极间隙和所述初级栅极间隙构成栅极间隙；

于所述栅极间隙中填充导电材料以形成栅极导电部，所述栅极导电部包括位于所述端部栅极间隙中的导电连接端部和位于所述初级栅极间隙的导电主体部，所述导电连接端部和所述导电主体部电连接。

6.根据权利要求5所述的三维存储器结构制备方法，其特征在于，基于所述栅线隔槽去除位于所述核心阵列区域及所述挡墙区的所述层间牺牲层以形成初级栅极间隙的步骤中，位于所述字线接触区以及位于所述挡墙区的靠近所述字线接触区的边缘的所述层间牺牲层被保留。

7.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述半导体衬底与所述堆叠结构之间还形成有底部牺牲层；基于所述栅线隔槽去除位于所述核心阵列区域及所述挡墙区的所述层间牺牲层以形成初级栅极间隙的步骤之前还包括，基于所述栅线隔槽去除所述底部牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成底部多晶硅层的步骤。

8.根据权利要求1所述的三维存储器结构制备方法，其特征在于，在同一蚀刻工艺中，所述牺牲端部分别与所述层间牺牲层和所述层间介质层的蚀刻选择比不同。

9.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述牺牲端部的材料包括多晶硅。

10.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述阶梯区域包括字线接触区和分别连接于所述字线接触区两端的所述挡墙区。

11.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述第一方向与所述第二方向垂直。

12.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述三维存储器结构制备方法还包括，于所述栅线隔槽的底部内壁形成蚀刻保护层的步骤。

13.根据权利要求1所述的三维存储器结构制备方法，其特征在于，所述利用导电材料分别替换位于所述核心阵列区域的所述层间牺牲层、位于所述挡墙区的所述层间牺牲层及所述牺牲端部以形成栅极导电部的步骤之后还包括，于所述栅线隔槽中填充的栅线间隔层的步骤。

14.根据权利要求1-13中任意一项所述的三维存储器结构制备方法，其特征在于，所述对位于所述字线接触区的所述层间牺牲层的端部进行侧向蚀刻以形成端部内凹间隙的步骤中，侧向蚀刻的距离小于或等于所述台阶的宽度。

15.一种三维存储器，其特征在于，所述三维存储器包括：

半导体衬底；

栅极叠层结构，设于所述半导体衬底上，所述栅极叠层结构包括交替堆叠的层间介质层与栅极层，所述栅极叠层结构包括沿第一方向相邻设置的核心阵列区域和阶梯区域，所述阶梯区域包括沿第二方向相邻设置的字线接触区和挡墙区，其中，所述第一方向与所述第二方向不平行；

所述栅极叠层结构包括位于所述字线接触区的阶梯结构，所述阶梯结构包括若干级台阶；

连接柱，形成于各级所述台阶上；

其中，所述栅极层包括栅极导电部和栅极绝缘部，所述栅极导电部包括导电连接端部和位于所述核心阵列区域及所述挡墙区的导电主体部，所述导电连接端部和所述栅极绝缘部位于所述字线接触区且相邻设置，所述导电主体部及所述导电连接端部连接；

位于各级所述台阶上的所述连接柱与对应所述台阶的所述导电连接端部接触。

16.根据权利要求15所述的三维存储器，其特征在于，所述栅极绝缘部的一端沿所述第二方向延伸进入所述挡墙区。

17.根据权利要求15所述的三维存储器，其特征在于，所述导电连接端部的一端沿所述第二方向延伸进入所述挡墙区后与所述导电主体部连接。

18.根据权利要求15所述的三维存储器，其特征在于，所述三维存储器还包括底部多晶硅层，所述底部多晶硅层设置于所述半导体衬底与所述栅极叠层结构之间。

19.根据权利要求18所述的三维存储器，其特征在于，所述三维存储器还包括底部氧化层，所述底部氧化层设置于所述底部多晶硅层与所述栅极叠层结构之间。

20.根据权利要求15所述的三维存储器，其特征在于，所述阶梯区域包括字线接触区和分别连接于所述字线接触区两端的所述挡墙区。

21.根据权利要求15所述的三维存储器，其特征在于，所述三维存储器还包括台阶介质覆盖层，覆盖所述栅极叠层结构。

22.根据权利要求21所述的三维存储器，其特征在于，所述三维存储器还包括台阶保护层，设置于所述阶梯结构与所述台阶介质覆盖层之间。

23.根据权利要求15所述的三维存储器，其特征在于，所述三维存储器还包括栅线间隔层，所述栅线间隔层贯穿所述栅极叠层结构。

24.根据权利要求15-23中任意一项所述的三维存储器，其特征在于，所述导电连接端部的宽度小于或等于所述台阶的宽度。

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