CN101859778A - 非易失性存储器件 - Google Patents

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Abstract

本发明提供一种具有三维结构的非易失性存储器件。该非易失性存储器件可以包括：单元阵列，具有三维地布置在半导体基板上的线状的多个导电图案，单元阵列彼此分离；半导体图案，从半导体基板延伸以与导电图案的侧壁交叉；公共源极区，沿导电图案延伸的方向设置在半导体图案下部分之下的半导体基板中；第一杂质区，设置在半导体基板中，使得第一杂质区沿与导电图案交叉的方向延伸以电连接公共源极区；以及第一接触孔，暴露第一杂质区的在分离的单元阵列之间的部分。

Description

非易失性存储器件
技术领域
本发明涉及非易失性存储器件，更具体地，涉及具有高集成度的三维结构而不会增加单元阵列的尺寸的非易失性存储器件。
背景技术
通常，非易失性存储器件能够电擦除数据并对数据编程，即使在它们的电源被中断时也能保持它们所存储的数据。因此，非易失性存储器件被广泛地用于各个领域。
非易失性存储器件包括各种类型的存储单元晶体管，根据单元阵列结构分为NAND型和NOR型。NAND型非易失性存储器件具有高集成度的优点，NOR型非易失性存储器件具有高速的优点。
具体地，由于NAND型非易失性存储器件具有串联连接多个存储单元晶体管的单元串结构，所以其具有高集成度的优点。另外，由于NAND型非易失性存储器件采用同时改变存储在多个存储单元晶体管中的数据的操作方法，所以更新数据的速度与NOR型非易失性存储器件相比较高。由于高集成度和更新数据的高速度，所以NAND型非易失性存储器件主要用于需要大容量存储器件的便携式设备中，诸如数字照相机或MP3播放器。
已经进行了促进和改善NAND型非易失性存储器件的优点的研究，作为这些研究中的一部分，已经开发了具有三维结构的NAND型非易失性存储器件。
发明内容
本发明构思的示范性实施例提供了一种具有三维结构的非易失性存储器件。根据本发明构思的一个方面，非易失性存储器件可以包括：单元阵列，具有三维地布置在半导体基板上的线状的多个导电图案，单元阵列彼此分离；半导体图案，从半导体基板延伸以与导电图案的侧壁交叉；公共源极区，沿导电图案延伸的方向设置在半导体图案下部分之下的半导体基板中；第一杂质区，设置在半导体基板中，使得第一杂质区沿与导电图案交叉的方向延伸以电连接公共源极区；以及第一接触孔，暴露第一杂质区的在分离的单元阵列之间的部分。
在一个示范性实施例中，分离的单元阵列之间的距离大于分离的导电图案之间的距离。
在一个示范性实施例中，第一杂质区的导电类型与公共源极区的导电类型相同。
在一个示范性实施例中，非易失性存储器件还包括：填充第一接触孔的接触插塞；以及公共源极线，沿第一杂质区延伸的方向或者与杂质区交叉的方向设置，并电连接到接触插塞。
在一个示范性实施例中，非易失性存储器件还包括第二杂质区，第二杂质区与第一杂质区分离并设置在分离的单元阵列之间。第二杂质区的导电类型与第一杂质区的导电类型不同。在另一示范性实施例中，非易失性存储器件还包括暴露部分第二杂质区的第二接触孔。
本发明构思的实施例还提供了具有三维结构的另一非易失性存储器件。根据本发明构思的另一方面，非易失性存储器件可以包括：单元阵列，具有顺序堆叠在半导体基板上的板状的导电图案，单元阵列彼此分离；半导体图案，从半导体基板竖直延伸以穿透导电图案；公共源极区，设置在半导体基板的整个表面上；以及第一接触孔，暴露公共源极区在分离的单元阵列之间的部分。
在一个示范性实施例中，导电图案的每个区域随着导电图案从半导体基板沿堆叠方向延伸而减小。
在一个示范性实施例中，非易失性存储器件还包括：接触插塞，填充第一接触孔；以及公共源极线，沿单元阵列延伸的方向或与单元阵列交叉的方向延伸，并电连接到接触插塞。
附图说明
通过对本发明构思的优选方面的更具体的描述，如附图所示，本发明构思的上述和其它的特征以及优点将更加明显，在附图中相同的附图标记在不同的视图中指代相同的部件。附图不一定按比例绘制，而是将重点放在示出本发明构思的原理。在附图中，为了清晰，夸大了层和区域的厚度。
图1是根据本发明构思的示范性实施例的非易失性存储器件的电路图。
图2A和图2E是示出根据本发明构思的示范性实施例的非易失性存储器件的俯视平面图。
图2B、图2C和图2D是分别沿图2A的线I-I’、II-II’和III-III’剖取的截面图。
图3A和图3D是示出根据本发明构思的另一示范性实施例的非易失性存储器件的俯视平面图。
图3B和图3C是分别沿图3A的线IV-IV’和V-V’剖取的截面图。
图4是示出包括根据本发明构思示范性实施例的非易失性存储器件的存储系统的示例的框图。
图5是示出包括根据本发明构思示范性实施例的非易失性存储器件的存储卡的示例的框图。
图6是示出包括根据本发明构思示范性实施例的非易失性存储器件的数据处理系统的示例的框图。
具体实施方式
下面将参照附图更具体地描述本发明构思的优选实施例。然而，本发明构思的实施例可以以不同的形式实施而不应被解释为限于这里阐述的实施例。而是，提供这些实施例使得本公开透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。相同的附图标记始终指代相同的元件。
这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明构思。如这里所用，单数形式也旨在包括复数形式，除非上下文另有明确表述。还应当理解，当在此说明书中使用时，术语“包括”和/或“包含”指定了所述特征、区域、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或其组合的存在或增加。
在附图中，为了清晰，夸大了层和区域的厚度。还应当理解，当元件诸如层、区域或基板被称为在另一元件“上”时，它可以直接在另一元件上或者还可以存在插入的元件或层。
本发明构思的实施例可以参照截面图来描述，这些图为本发明构思理想化实施例的示意图。因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，本发明的实施例不应被解释为仅限于此处示出的区域的特定形状，而是包括由例如制造引起的形状偏差在内。例如，图示为矩形的区域可以具有圆形或弯曲的特征。因此，附图所示的区域实质上是示意性的，并非要限制本发明构思的范围。
图1是根据本发明构思的示范性实施例的非易失性存储器件的电路图。
参照图1，根据本发明构思的实施例的非易失性存储器件包括单元阵列，该单元阵列包括多个串STR。单元阵列包括位线BL1-BL3、字线WL1-WL4、上选择线USL1-USL3、下选择线LSL和公共源极线CSL。单元阵列包括在位线BL1-BL3与公共源极线CSL之间的多个串STR。
每个串STR包括上选择晶体管UST、下选择晶体管LST以及串联连接在上选择晶体管UST与下选择晶体管LST之间的多个存储单元晶体管MC。上选择晶体管UST的漏极连接到位线BL1-BL3，下选择晶体管LST的源极连接到公共源极线CSL。公共源极线CSL是下选择晶体管LST共同连接到的线。
此外，上选择晶体管UST连接到上选择线USL1-USL3，下选择晶体管LST连接到下选择线LSL。存储单元晶体管MC连接到字线WL1-WL4。
单元阵列三维地布置，串STR具有其中存储单元晶体管MC沿Z轴方向彼此串联连接的结构，该Z轴方向垂直于X-Y平面且平行于基板的上表面。因而，上选择晶体管UST和下选择晶体管LST的沟道以及存储单元晶体管MC的沟道可以垂直布置在X-Y平面。
在具有三维结构的非易失性存储器件中，m个存储单元可以被提供给每个X-Y平面，具有m个存储单元的X-Y平面可以沿Z轴方向堆叠n次。这里，m和n是自然数。
图2A和图2E是示出根据本发明构思的示范性实施例的非易失性存储器件的俯视平面图。图2B、图2C和图2D是分别沿图2A的线I-I’、II-II’和III-III’剖取的截面图。
参照图2A至图2E，彼此分离的第一单元阵列130a和第二单元阵列130b可以设置在半导体基板110上。第一单元阵列130a和第二单元阵列130b可以是绝缘层和导电层交替设置在半导体基板110上的结构。
更具体地，绝缘层包括线状的绝缘层图案120，导电层包括线状的栅极电极130(例如字线)。绝缘层图案120和栅极电极130交替堆叠在半导体基板110上以形成线状的堆叠结构。绝缘层图案120和栅极电极130可以设置为在同一层上彼此分离开。也就是，栅极电极130可以三维地布置在半导体基板110上。三维地布置在半导体基板110上的栅极电极130可以是例如通过外延生长工艺形成的多晶半导体层。备选地，栅极电极130可以是例如通过电镀工艺形成的金属层。
其中绝缘层图案120和栅极电极130交替堆叠的堆叠结构的第一侧壁可以对称地设置为彼此分离开。也就是，相邻的堆叠结构的第一侧壁可以布置成彼此面对。
半导体图案140(其被设置为沟道)设置在绝缘层图案120和栅极电极130交替堆叠的堆叠结构的第一侧壁之间。半导体图案140沿垂直于半导体基板110的方向延伸，多个栅极电极130与每个半导体图案140的侧壁交叉。沿垂直于半导体基板110的方向延伸的半导体图案140电连接到与栅极电极130交叉的位线170。位线170可以与半导体图案140的上表面直接接触，或者可以通过位线接触(bit line contact)160电连接到半导体图案140。
在所示区域外面的第一单元阵列130a和第二单元阵列130b可以具有绝缘层图案120和栅极电极130沿第一单元阵列130a和第二单元阵列130b的延伸方向以阶梯形状堆叠的结构。阶梯形状的结构可以用于获得将字线选择线(word line selection line)电连接到每个栅极电极130所用的空间。
绝缘层150可以设置在绝缘层图案120和栅极电极130交替堆叠的堆叠结构的第二侧壁之间。此外，绝缘层150可以设置在彼此分离开的第一单元阵列130a和第二单元阵列130b之间。尽管在附图中没有示出，但是如果半导体图案150被较薄地设置在堆叠结构的第一侧壁之间使得两个半导体图案被设置成沟道，则绝缘层可以设置在两个半导体图案之间。电荷存储层(未示出)可以设置在半导体图案140和栅极电极130的第一侧壁之间。电荷存储层可以包括电荷隧穿层、电荷俘获层(charge trapping layer)和电荷阻挡层。电荷隧穿层可以与用作沟道的半导体图案140接触，电荷阻挡层可以与栅极电极130接触。
公共源极区112可以沿栅极电极130延伸的方向设置在半导体图案140下方的半导体基板110中。也就是，公共源极区112可以沿水平于半导体基板110的方向设置在彼此分离开的栅极电极130之间。因而，公共源极区112可以不提供给整个半导体基板110，而是提供给部分半导体基板110。
公共源极线跨接区(common source line strapping region)113可以设置在半导体基板110中，并沿与栅极电极130交叉的方向延伸以将公共源极区112彼此电连接。公共源极线跨接区113的导电类型可以与公共源极区112相同。因此，公共源极区112通过公共源极线跨接区113彼此电连接，从而公共源极区112可以通过施加到公共源极线跨接区113的电压而被同时操作。
阱区114可以设置在半导体基板110的与公共源极区112分离开且设置在彼此分离开的第一单元阵列130a和第二单元阵列130b之间的部分中。阱区114可以具有与公共源极线跨接区113不同的导电类型。
向彼此分离开的第一单元阵列130a和第二单元阵列130b之间的半导体基板110提供接触孔190，接触孔190暴露每个公共源极线跨接区113的一部分和部分阱区114。第一单元阵列130a和第二单元阵列130b之间分离的距离可以大于线状的堆叠结构之间分离的距离。因而，可以获得足够的用于形成接触孔190的工艺余量(process margin)。
设置填充接触孔190的接触插塞191。公共源极线170S和阱线170W可以设置在接触插塞191上，公共源极线170S和阱线170W电连接到接触插塞191并沿主轴方向走线，该主轴方向是公共源极线跨接区113的延伸方向。公共源极线170S和阱线170W可以设置成平行于位线170。因而，位线170、公共源极线170S和阱线170W可以通过一个工艺形成。备选地，公共源极线170S和阱线170W可以设置在接触插塞191上，并且它们平行于栅极电极130的延伸方向并电连接到接触插塞191(见图2E)。在该备选的实施例中，沿主轴方向走线的公共源极线170S和阱线170W可以不提供，或者为了制造工艺的便利，沿主轴方向走线的公共源极线170S和阱线170W可以设置为虚设位线(dummy bit line)，其中主轴方向是上述公共源极线跨接区113的延伸方向。
图3A和图3D是示出根据本发明构思的另一示范性实施例的非易失性存储器件的俯视平面图。图3B和图3C是分别沿图3A的线IV-IV’和V-V’剖取的截面图。
参照图3A至图3D，彼此分离开的第一单元阵列230a和第二单元阵列230b可以设置在半导体基板210上。第一单元阵列230a和第二单元阵列230b可以是绝缘层和导电层交替堆叠在半导体基板210上的结构。
更具体地，绝缘层包括绝缘层图案220，导电层包括板状的字线230。绝缘层图案220和字线230交替地堆叠在半导体基板110上以形成板状的堆叠结构。也就是，字线230可以三维地布置在半导体基板210上。三维地布置在半导体基板210上的字线230可以是例如通过外延生长工艺形成的多晶半导体层。备选地，字线230可以是例如通过电镀工艺形成的金属层。
在所示区域外面的第一单元阵列230a和第二单元阵列230b可以具有绝缘层图案220和字线230沿第一单元阵列230a和第二单元阵列230b的延伸方向以阶梯形状堆叠的结构。阶梯形状的结构可以用于获得将字线选择线电连接到每条字线230的空间。因此，字线230的每个区域可以随着字线230沿堆叠方向从半导体基板210延伸而变窄。
半导体图案265为从半导体基板210垂直延伸穿透字线230的沟道而提供，半导体图案265可以提供到字线230沿堆叠方向重叠的位置处。半导体图案265电连接到与字线230交叉的位线270。位线270可以与半导体图案265的上表面直接接触，或者可以通过位线接触电连接到半导体图案265。
绝缘层250可以设置在彼此分离开的第一单元阵列230a和第二单元阵列230b之间。尽管在附图中没有示出，但是如果半导体图案265被较薄地提供到被穿透的字线230内侧以具有圆柱形状，绝缘层也可以被设置到半导体图案265的内侧。电荷存储层(未示出)可以设置在半导体图案265与字线230之间。电荷存储层可以包括电荷隧穿层、电荷俘获层和电荷阻挡层。电荷隧穿层与半导体图案265接触，电荷阻挡层与字线230接触。
公共源极区212可以设置在半导体基板210的整个表面上。提供接触孔290，接触孔290暴露公共源极区212的设置在第一单元阵列230a与第二单元阵列230b之间的半导体基板210上的部分。
设置填充接触孔290的接触插塞291。公共源极线270S可以设置在接触插塞291上，公共源极线270S电连接到接触插塞291并沿与第一单元阵列230a和第二单元阵列230b交叉的方向走线。公共源极线270S可以被设置成平行于位线270。因而，位线270和公共源极线270S可以通过一个工艺形成。备选地，公共源极线270S可以设置在接触插塞291上，平行于字线230的延伸方向并电连接到接触插塞291(见图3D)。在该备选实施例中，可以不提供沿与上述第一单元阵列230a和第二单元阵列230b交叉的方向走线的公共源极线270S，或者为了制造工艺的便利，沿与上述第一单元阵列230a和第二单元阵列230b交叉的方向走线的公共源极线270S可以被设置为虚设位线。
根据本发明构思的实施例，具有三维结构的非易失性存储器件的字线可以通过利用彼此分离的单元阵列之间的用于跨接公共源极区和/或阱区的空间而形成为没有断开。因此，与用于跨接具有常规三维结构的公共源极区和阱区的工艺及空间相比，根据本发明构思要求更简单的工艺和更小的空间。此外，由于在彼此分离开的单元阵列之间的预定分离空间用作跨接区，所以在具有更多单元堆叠的三维结构的非易失性存储器件中需要相同的空间，从而增加单元密度。
图4是示出包括根据本发明构思示范性实施例的非易失性存储器件的存储系统的示例的框图。
参照图4，存储系统1100可以应用到例如个人数字助理(PDA)、便携式计算机、网络写字板(web tablet)、无线电话、移动电话、数字音乐播放器、存储卡或能在无线环境中发送和/或接收数据的所有设备。
存储系统1100包括控制器1110、输入/输出器件1120(诸如键板、键盘和显示器)、存储器1130、接口1140和总线1150。存储器1130和接口1140通过总线1150彼此通讯。
控制器1110包括微处理器、数字信号处理器、微控制器或与微处理器、数字信号处理器和微控制器类似的其它处理器件。存储器1130可以用于存储被控制器1110执行的指令。输入/输出器件1120能够接收来自存储系统1100外部的数据或将数据发送到存储系统1100的外部。例如，输入/输出器件1120可以包括键盘、键板或显示器。
存储器1130包括如结合图2A-2D和图3A-3C所述的根据本发明构思示范性实施例的非易失性存储器件。存储器1130还可以包括不同类型的存储器，例如能随机存取数据的非易失性存储器和各种其它类型的存储器。
接口1140将数据发送到通讯网络或接收来自通讯网络的数据。
图5是示出包括根据本发明构思示范性实施例的非易失性存储器件的存储卡的示例的框图。
参照图5，根据本发明构思，用于支持大量数据的存储容量的存储卡1200装配有闪速存储器1210。闪速存储器1210包括如结合图2A-2D和图3A-3C所述的根据本发明构思示范性实施例的非易失性存储器件。存储卡1200包括控制主机和闪速存储器1210之间的所有数据交换的存储控制器1220。
静态随机存取存储器(SRAM)1221用作中央处理器(CPU)1222的操作存储器。主机接口(I/F)1223包括连接到存储卡1200的主机的数据交换协议。纠错码(ECC)块1224检测并校正包括在从具有多位特性的闪速存储器1210读取的数据中的错误。存储接口1225与闪速存储器1210交互(interface)。中央处理器(CPU)1222执行用于存储控制器1220的数据交换的所有控制操作。尽管在附图中没有示出，但是存储卡1200还可以包括用于存储与主机交互的代码数据的只读存储器(ROM)。
根据本发明构思的闪速存储器1210、存储卡1200或存储系统，可以通过具有虚设单元的改善擦除特性的闪速存储器而提供具有高可靠性的存储系统。具体地，本发明构思的闪速存储器可以被提供给诸如固态盘(SSD)的存储系统。在该情形下，具有高可靠性的存储系统可以通过去除由虚设单元导致的读错误(read error)而实现。
图6是示出包括根据本发明构思示范性实施例的非易失性存储器件的数据处理系统的示例的框图。
参照图6，本发明构思的闪速存储系统1310构建于诸如移动设备或桌上计算机的数据处理系统1300中。根据本发明构思的数据处理系统1300包括闪速存储系统1310、调制解调器1320、中央处理器1330、RAM 1340和电连接到系统总线1360的用户接口1350。闪速存储系统1310可以与以上结合图4和图5所述的存储系统或闪速存储系统相同的方式构成。闪速存储系统1310存储被中央处理器1330处理的数据或从外部接收的数据。在该情形下，数据处理系统1300能够在闪速存储系统1310中稳定地存储大量数据。随着稳定性增加，闪速存储系统1310能够减少在纠错中需要的资源，从而提供到数据处理系统1300的高速数据交换功能。尽管在附图中没有示出，但是数据处理系统1300还可以包括应用芯片组(application chipset)、图像信号处理器(ISP)、输入/输出器件等。
根据本发明构思的闪速存储器或存储系统可以通过各种类型的封装来安装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件式管芯(die in waffle pack)、晶圆式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、窄间距小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(wafer-level fabricated package，WFP)和晶圆级处理堆叠封装(WSP)。
如上所述，单元阵列彼此分离以提供用于跨接公共源极区和/或阱区的空间，从而具有三维结构的非易失性存储器件的字线能够形成为没有断开。因而，可以提供包括非易失性存储器件的半导体器件，该非易失性存储器件具有高集成度的三维结构而不增加单元阵列的尺寸。
以上公开的主题应被认为是示意性的，而不是限制性的，附加的权利要求书旨在覆盖落在本发明构思的真实精神和范围内的所有这种变型、改善和其它实施例。因而，对于法律允许的最大范围，本发明构思的范围由权利要求书及其等同物的最宽可允许解释来确定，而不受前述具体描述的限制或约束。
本申请要求于2009年4月10日提交的韩国专利申请No.10-2009-0031368的优选权，其全部内容通过引入结合于此。

Claims (9)

1.一种非易失性存储器件，包括：
单元阵列，具有三维地布置在半导体基板上的线状的多个导电图案，所述单元阵列彼此分离；
半导体图案，从所述半导体基板延伸以与所述导电图案的侧壁交叉；
公共源极区，沿所述导电图案延伸的方向设置在所述半导体图案下部分之下的所述半导体基板中；
第一杂质区，设置在所述半导体基板中，其中所述第一杂质区沿与所述导电图案交叉的方向延伸以电连接所述公共源极区；以及
第一接触孔，暴露所述第一杂质区的在分离的单元阵列之间的部分。
2.根据权利要求1所述的非易失性存储器件，其中所述分离的单元阵列之间的距离大于分离的导电图案之间的距离。
3.根据权利要求1所述的非易失性存储器件，其中所述第一杂质区的导电类型与所述公共源极区的导电类型相同。
4.根据权利要求1所述的非易失性存储器件，还包括：
填充所述第一接触孔的接触插塞；以及
公共源极线，沿所述第一杂质区延伸的方向或者与该杂质区交叉的方向设置，并电连接到所述接触插塞。
5.根据权利要求1所述的非易失性存储器件，还包括第二杂质区，所述第二杂质区与所述第一杂质区分离并设置在所述分离的单元阵列之间，
其中所述第二杂质区的导电类型与所述第一杂质区的导电类型不同。
6.根据权利要求5所述的非易失性存储器件，还包括暴露部分所述第二杂质区的第二接触孔。
7.一种非易失性存储器件，包括：
单元阵列，具有顺序堆叠在半导体基板上的板状的导电图案，所述单元阵列彼此分离；
半导体图案，从所述半导体基板竖直延伸以穿透所述导电图案；
公共源极区，设置在所述半导体基板的整个表面上；以及
第一接触孔，暴露所述公共源极区的在分离的单元阵列之间的部分。
8.根据权利要求7所述的非易失性存储器件，其中所述导电图案的每个区域随着所述导电图案从所述半导体基板沿堆叠方向延伸而减小。
9.根据权利要求7所述的非易失性存储器件，还包括：
接触插塞，填充所述第一接触孔；以及
公共源极线，沿所述单元阵列延伸的方向或与所述单元阵列交叉的方向延伸，并电连接到所述接触插塞。
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