CN108417578A - 包括具有三维结构的存储单元阵列的非易失性存储器 - Google Patents

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Abstract

提供了一种非易失性存储器，其包括：在基底上在垂直于基底的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括在与基底平行的平面上沿第一方向延伸的多个沟道膜；多个导电材料，其从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上、通过每个沟道层的沟道膜中的区域延伸直到邻近基底的部分；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层。其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列；其中，所述导电材料形成多个组；并且其中，组之间的距离比彼此中导电材料之间的距离更长。

Description

包括具有三维结构的存储单元阵列的非易失性存储器
本申请是申请日为2013年12月4日、申请号为201310646530.9、发明名称为“包括具有三维结构的存储单元阵列的非易失性存储器”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求于2012年12月4日向韩国特许厅提交的韩国专利申请第10-2012-0139781号的优先权，其全部内容通过引用结合于此。
技术领域
这里描述的发明构思涉及半导体存储器件，更具体地，涉及包括三维存储单元阵列的非易失性存储器。
背景技术
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等等的半导体制造的存储器件。半导体存储器件分成易失性存储器件和非易失性存储器件。
易失性存储器件在供给器件的电力被切断时会丢失存储的内容。示例的易失性存储器件包括静态随机存取存储器(RAM)器件(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存储器件即使在供给器件的电力被切断时也可以保持存储的内容。示例的非易失性存储器件包括只读存储器(ROM)器件、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器器件、相变RAM(phase-change RAM，PRAM)、磁性RAM(magnetic RAM，MRAM)、电阻式RAM(resistive RAM，RRAM)、铁电RAM(ferroelectric RAM，FRAM)等等。快闪存储器器件包括NOR类型和NAND类型两者的快闪存储器器件。
近年来，已经进行了关于三维半导体存储器件的研究以致力于获得具有更高集成度的半导体存储器件。
发明内容
本发明构思的实施例的一个方面提供一种非易失性存储器，其包括：在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括沿第一方向延伸的多个沟道膜，并且所述多个沟道层中的每一个被布置在平行于基底的主要表面的多个平面中相应的一个平面中；多个导电材料，其中每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的方向上向下延伸以至少部分地覆盖每个沟道膜的至少一个侧表面；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层，其中，导电材料、信息存储膜以及沟道层的沟道膜形成三维存储单元阵列，其中，所述导电材料被排列成彼此相邻的至少第一组和第二组，其中，第一组和第二组中的每一个包括所述导电材料中的多个相邻导电材料，并且其中，第一组和第二组之间的距离比第一组中相邻导电材料之间的距离更长。
在示例实施例中，所述导电材料包括字线。
在示例实施例中，所述非易失性存储器件被配置成独立地擦除第一组和第二组。
在示例实施例中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，同时第二组的导电材料被浮置。
在示例实施例中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，并且高于所述低电压且低于被提供给沟道膜的电压的电压被施加到第二组的导电材料，从而不擦除与第二组的导电材料关联的存储单元。
在示例实施例中，每个沟道膜通过多个串选择晶体管中相应的一个串选择晶体管电连接到所述多个位线中相应的一个位线。
在示例实施例中，所述非易失性存储器还包括公共源极线，所述公共源极线连接到与连接到位线的沟道膜的一侧相对的沟道膜的一侧。
在示例实施例中，所述沟道膜分别通过多个地选择晶体管共同连接到所述公共源极线。
在示例实施例中，所述非易失性存储器还包括在第一组的导电材料和第二组的导电材料之间插入的虚拟字线。
本发明构思的实施例的另一个方面提出一种非易失性存储器，其包括：在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括多个沟道膜，并且所述多个沟道层中的每一个被布置在平行于基底的主要表面的多个平面中相应的一个平面中；多个导电材料，其中每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的主要表面的方向上向下延伸以至少部分地覆盖每个沟道膜的至少一个侧表面；多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及多个位线，其分别连接到所述沟道层，其中，所述导电材料、所述信息存储膜以及所述沟道层的沟道膜形成三维存储单元阵列，其中，所述导电材料被安排为：包括两个或更多个导电材料的第一组，包括两个或更多个另外的导电材料的第二组，以及包括在第一组和第二组之间的至少另一个导电材料的第三组，并且其中，所述非易失性存储器被配置成独立于第二组地擦除第一组。
在示例实施例中，第一组中和第二组中的每个导电材料包括相应的字线，并且第三组中的导电材料包括虚拟字线。
在示例实施例中，所述非易失性存储器被配置成使得当低电压被提供给第一组的导电材料并且第二组和第三组的导电材料被浮置时，擦除与第一组相对应的存储单元。
在示例实施例中，当擦除与第一组相对应的存储单元时，低电压被提供给第一组的导电材料，第三组的导电材料被浮置，并且高于所述低电压且低于被提供给沟道膜的电压的电压被施加到第二组的导电材料。
在示例实施例中，当执行对第一组的擦除操作时，与第一组相对应的第一擦除计数增加，并且当执行对第二组的擦除操作时，与第二组相对应的第二擦除计数增加。
在示例实施例中，当执行对第一组的擦除操作时，与第一组和第二组相对应的擦除计数增加，并且当执行对第二组的擦除操作时，与第一组和第二组相对应的擦除计数增加。
根据本发明构思的实施例，存储块可以被分成两个或更多个子块。因此，可以减少执行合并(merge)或者垃圾收集(garbage collection)所花费的时间，并且可以提高非易失性存储器的运转速度。
本发明构思的实施例的另一个方面提供了一种非易失性存储器，其包括：堆叠结构，所述堆叠结构具有在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道膜和多个绝缘层，其中，所述多个沟道膜中的每一个位于平行于基底的主要表面的多个平面中相应的一个平面中，并且所述多个沟道膜中的每一个沿第一方向延伸。所述非易失性存储器还包括多个导电材料，其中每个导电材料从所述堆叠结构的顶部并且沿堆叠结构的至少一个侧表面延伸以至少部分地覆盖所述多个沟道膜中的每一个沟道膜的相应侧表面。多个信息存储膜在所述沟道膜和所述导电材料之间提供。最后，多个位线电连接到所述沟道膜中相应的沟道膜。所述导电材料、所述信息存储膜以及所述沟道膜是三维存储单元阵列的一部分。所述导电材料被排列成彼此相邻的至少第一组和第二组，其中，所述第一组和第二组中的每一个包括所述导电材料中的多个相邻的导电材料。第一组和第二组之间的距离大于第一组中相邻导电材料之间的距离。
在示例实施例中，所述非易失性存储器被配置成独立于与第二组关联的存储单元擦除与第一组关联的存储单元。
在示例实施例中，所述导电材料包括字线。
在示例实施例中，还提供虚拟字线，其在第一组的导电材料和第二组的导电材料之间插入。
在示例实施例中，离第二组的导电材料最远的第一组的导电材料比第一组的剩余导电材料更宽，并且离第一组的导电材料最远的第二组的导电材料比第二组的剩余导电材料更宽。
附图说明
图1是示意地图示根据本发明构思的实施例的非易失性存储器的框图；
图2是示意地图示图1的存储单元阵列的框图；
图3是根据本发明构思的实施例的存储块BLKa的平面图；
图4是根据本发明构思的实施例的存储块的透视图；
图5是根据本发明构思的实施例的存储块的侧视(侧面)图；
图6是沿着图3的线VI-VI’所截取的截面图。
图7是图6的晶体管结构的放大图；
图8是参照图3到图7所述的存储块的等效电路图；
图9是示意地图示参照图3到图8所述的存储块的擦除操作的时序图；
图10是根据本发明构思的另一个实施例的存储块的平面图；
图11是根据本发明构思的另一个实施例的存储块的透视图；
图12是根据本发明构思的另一个实施例的存储块的第一方向侧视图；
图13是参照图10到图12所述的存储块的等效电路图；
图14是示意地图示根据本发明构思的实施例的存储系统的框图；
图15是图示图14中的存储系统的应用的框图；以及
图16是示意地图示根据本发明构思的实施例的计算系统的框图。
具体实施方式
下面，参照附图详细描述实施例。然而，本发明构思可以以各种不同的形式来具体实现，并且不应被解释为仅仅局限于所图示的实施例。相反，提供这些实施例作为示例以使本公开全面和完整，并充分地向本领域技术人员传达本发明构思。因此，关于本发明构思的一些实施例，不会描述已知的工艺、元件和技术。除非另有说明，贯穿附图及所写的描述中，同样的参考标记表示同样的元件，因此将不重复描述。附图中，为清楚起见，可能夸大了层和区域的大小及相对大小。
将会理解，尽管这里可能使用术语“第一”、“第二”、“第三”等等来描述不同的元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语的限制。这些术语仅仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因而，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分也可以被称为第二元件、第二组件、第二区域、第二层或第二部分而不会偏离本发明构思的教导。
为了便于描述，这里可能使用空间关系术语，诸如“在...之下”、“下方”、“下”、“下面”、“上方”、“上”等等，来描述图中图示的一个元件或特征与另外的元件或特征的关系。将会理解，所述空间关系术语意图涵盖除了附图中描绘的方向之外的、器件在使用或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其它元件或特征“下方”、“之下”或“下面”的元件的方位将变成在所述其它元件或特征的“上方”。因此，示例性术语“下方”和“下面”可以涵盖上和下两个方向。可以使器件具有其他方向(旋转90度或其它方向)，而这里使用的空间关系描述词应做相应解释。另外，还将理解，当一层被称为位于两层“之间”时，它可以是所述两层之间唯一的层，或者也可以存在一个或多个居间的层。
这里使用的术语仅仅是为了描述特定实施例，并非意图限制本发明构思。这里使用的单数形式“一”、“一个”也意图包括复数形式，除非上下文明确地给出相反指示。还将理解，术语“包括”和/或“包含”当在本说明书中使用时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。这里使用的术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。此外，术语“示例性的”意图表示示例或例示。
将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接到”或“耦接到”另一元件或层、或者“邻近”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或直接邻近该另一元件或层，或者也可以存在居间的元件或层。相反，当一个元件被称为“直接”在另一元件或层“之上”、“直接连接到”或“直接耦接到”另一元件或层、或者“紧邻”另一元件或层时，不存在居间的元件或层。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明构思所属领域的普通技术人员通常理解的含义相同。还将理解，术语，比如在通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非这里明确地如此定义。
图1是示意地图示根据本发明构思的实施例的非易失性存储器100的框图。参照图1，非易失性存储器100可以包括存储单元阵列110、地址译码器120、读/写电路130、数据输入/输出(I/O)电路140以及控制逻辑150。
存储单元阵列110可以经由字线WL和选择线SL连接到地址译码器120，并且可以经由位线BL连接到读/写电路130。存储单元阵列110可以包括多个存储单元晶体管。例如，存储单元阵列110可以包括形成三维存储单元阵列的、在垂直于器件基底的方向上堆叠的存储单元晶体管。示例性地，存储单元阵列110可以由存储单元晶体管组成，每个存储单元晶体管存储一位或多位数据。
地址译码器120可以经由字线WL和选择线SL连接到存储单元阵列110。地址译码器120可以响应于来自控制逻辑150的控制信号而操作。地址译码器120可以从外部设备接收地址ADDR。
地址译码器120可以对输入地址ADDR的行地址进行译码以从字线WL中选择对应于经译码的行地址的字线。地址译码器120可以从选择线SL中选择与经译码的行地址相对应的选择线。
在地址译码器120经由虚拟字线DWL(未示出)与存储单元阵列110额外连接的实施例中，地址译码器120还可以从虚拟字线DWL中选择与经译码的行地址相对应的虚拟字线。
地址译码器120可以对输入地址ADDR的列地址进行译码以将它传送给读/写电路130。
在示例实施例中，地址译码器120可以包括诸如对行地址进行译码的行译码器、对列地址进行译码的列译码器、存储输入地址ADDR的地址缓冲器等等的元件。
读/写电路130可以经由位线BL连接到存储单元阵列110。读/写电路130可以经由数据线DL连接到数据输入/输出电路140。读/写电路130可以响应于来自控制逻辑150的控制信号而操作。读/写电路130可以响应于来自地址译码器120的经译码的列地址DCA选择位线BL。
在示例实施例中，读/写电路130可以从数据输入/输出电路140接收将被写入存储单元阵列110的数据。读/写电路130可以从存储单元阵列110读取数据以将它输出到数据输入/输出电路140。读/写电路130可以从存储单元阵列110的第一存储区读取数据以将它写入存储单元阵列110的第二存储区中。即，读/写电路130可以执行回写(copy-back)操作。
在示例实施例中，读/写电路130可以包括诸如页缓冲器(或页寄存器)、列选择电路等等的组成元件。在其它的示例实施例中，读/写电路130可以包括诸如感测放大器、写驱动器、列选择电路等等的组成元件。
数据输入/输出电路140可以经由数据线DL连接到读/写电路130。数据输入/输出电路140可以响应于来自控制逻辑150的控制信号而操作。数据输入/输出电路140可以被配置成与外部设备交换数据DATA。数据输入/输出电路140可以被配置成经由数据线DL将从外部设备提供的数据传送到读/写电路130。数据输入/输出电路140可以被配置成将从读/写电路130经由数据线DL传送的数据输出到外部设备。在示例实施例中，数据输入/输出电路140可以包括诸如数据缓冲器的组成元件。
控制逻辑150可以连接到地址译码器120、读/写电路130以及数据输入/输出电路140。控制逻辑150可以被配置成控制非易失性存储器100的总体操作。控制逻辑150可以响应于从外部设备提供的控制信号CTRL而操作。
控制逻辑150可以包括电压生成器151。例如，电压生成器151可以被配置成生成高电压。在示例实施例中，由电压生成器151生成的电压可以经由地址译码器120被传送到字线WL。当在地址译码器120和存储单元阵列110之间附加地提供虚拟字线DWL(未示出)时，由电压生成器151生成的电压可以被传送到虚拟字线DWL。由电压生成器151生成的电压可以被传送到存储单元阵列110。
图2是示意地图示图1的存储单元阵列110的实施例的框图。参照图2，存储单元阵列110可以包括多个存储块BLK1到BLKz，其中每个存储块具有三维结构(或者垂直结构)。例如，存储块BLK1到BLKz中的每一个可以包括沿图2中图示的第一方向到第三方向延伸的结构。
在一些实施例中，每个存储块BLK1到BLKz可以包括沿第二方向延伸的多个NAND串NS。NAND串NS可以在第一方向上相互间隔开，并且可以沿第三方向堆叠。
每个NAND串NS可以连接到位线BL、串选择线SSL、地选择线GSL、字线WL以及公共源极线CSL。每个存储块可以连接到多个位线BL、多个串选择线SSL、多个地选择线GSL、多个字线WL以及公共源极线CSL。将参照图3更充分地描述根据一些实施例的存储块BLK1到BLKz。
在示例实施例中，可以通过图1中的地址译码器120选择存储块BLK1到BLKz。例如，地址译码器120可以被配置成从存储块BLK1到BLKz中选择与经译码的行地址相对应的存储块。
图3是根据本发明构思的实施例的存储块BLKa的平面图。图4是图3的存储块BLKa的透视图。图5是图3的存储块的侧视(侧面)图。图6是沿图3的线VI-VI’截取的截面图。
参照图3到图6，可以提供基底SUB。基底SUB可以是例如，P型半导体材料(例如，硅)。基底SUB可以包括P阱或者袋型P阱。
可以在基底SUB上在垂直于基底SUB的方向上交替地堆叠沟道膜CH11、CH12、CH21和CH22以及绝缘膜IL以形成堆叠结构。示例性地，可以在基底SUB上提供在第二方向(参见图5)上纵向延伸且在第一方向(参见图6)上间隔开的多个绝缘膜IL。可以在绝缘膜IL上提供沿第二方向延伸(参见图4)并在第一方向(参见图6)上间隔开的多个沟道膜CH11和CH12。可以在沟道膜CH11和CH12的上表面提供另外的多个绝缘膜IL，并且可以在这些绝缘膜IL上提供沟道膜CH21和CH22。仍可以在沟道膜CH21和CH22的上表面上提供另外的多个绝缘膜IL。沟道膜CH11、CH12、CH21和CH22可以包括例如，本征半导体或者P型半导体(例如，硅)。
在图3到图6中，图示了在沟道膜的两层(包括CH11和CH12的沟道膜的第一层以及包括CH21和CH22的沟道膜的第二层)之间提供三层绝缘膜IL的示例。沟道膜的数量、沟道膜的层数、绝缘膜的数量以及绝缘膜的层数不局限于本公开。示例性地，可以改变和应用沟道膜和沟道膜层的数量，只要在基底SUB和沟道膜的第一层之间提供绝缘膜层，并且在离基底SUB最远的沟道膜层上提供另一个绝缘膜层即可。
沟道膜CH11和CH12的第一端可以共同连接到漏极区DA1。沟道膜
CH21和CH22的第一端可以类似地共同连接到漏极区DA2。漏极区DA1和DA2可以包括N型半导体材料(例如，硅)。漏极区DA1和DA2中的每一个可以公共地连接到沟道膜CH11、CH12、CH21和CH22中的、位于相应层的沟道膜(CH11和CH12)或者(CH21和CH22)。漏极区DA1和DA2的数量可以基于沟道膜CH11、CH12；CH21、CH22的层数。
漏极区DA1可以通过接触部CT1连接到位线BL1。漏极区DA2可以通过接触部CT2连接到位线BL2。接触部CT1可以与漏极区DA2电绝缘。因此，沟道膜CH11和CH12可以通过接触部CT1共同连接到位线BL1，并且沟道膜CH21和CH22可以通过接触部CT2共同连接到位线BL2。位线BL1和BL2可以在第一方向上相互间隔开并且可以沿第二方向纵向延伸。位线BL1和BL2可以包括诸如金属材料、多晶硅等等的导电材料。
位线BL1和BL2中的每一个可以公共地连接到沟道膜CH11、CH12、CH21和CH22中的、位于相应层的沟道膜(CH11和CH12)或者(CH21和CH22)。位线BL1和BL2的数量可以基于沟道膜可以基于沟道膜CH11、CH12；CH21、CH22的层数。
沟道膜CH11、CH12、CH21和CH22的第二端可以共同连接到公共源极区CSA。公共源极区CSA可以包括N型半导体材料(例如，硅)。
沟道膜CH11和CH21以及在沟道膜CH11和CH21上下布置的绝缘膜IL形成第一堆叠结构。沟道膜CH12和CH22以及在沟道膜CH12和CH22上下布置的绝缘膜IL形成第二堆叠结构。
可以在沟道膜CH11、CH12、CH21和CH22以及绝缘膜IL上提供导电材料CM1a、CM1b和CM2到CM6。因此，在上述第一堆叠结构和第二堆叠结构上提供导电材料CM1a、CM1b和CM2到CM6。导电材料CM1a可以从第一堆叠结构(即，沟道膜CH11、CH21以及相应绝缘膜IL)的顶部并且沿堆叠的沟道膜CH11、CH21以及相应绝缘膜IL的侧面朝基底SUB延伸。导电材料CM1a可以与基底SUB间隔开。导电材料CM1b可以从第二堆叠结构(即，沟道膜CH12、CH22以及相应绝缘膜IL)的顶部并且沿堆叠的沟道膜CH12、CH22以及相应绝缘膜IL的侧面朝基底SUB、在垂直于基底SUB的方向上延伸。导电材料CM1b也可以与基底SUB间隔开。
导电材料CM1a和CM1b可以相互间隔开。导电材料CM1a和CM1b中的每一个可以公共连接到沟道膜CH11、CH12、CH21和CH22中的、沿第一方向位于相同位置处的相应沟道膜(CH11和CH21)或者(CH12和CH22)。导电材料CM1a和CM1b的数量可以基于沿第一方向提供的沟道膜的数量。
也可以在沟道膜CH11、CH12、CH21和CH22以及绝缘膜IL上提供导电材料CM2到CM6。导电材料CM2到CM6可以在第二方向上间隔开并且可以在第二方向上与导电材料CM1a和CM1b间隔开。导电材料CM2到CM6可以沿最顶端的绝缘膜IL的顶部且在垂直于基底SUB的方向上朝着基底
SUB、沿沟道膜CH11、CH12、CH21和CH22以及绝缘膜IL的侧面延伸。导电材料CM2到CM6可以与基底SUB间隔开。
在示例实施例中，导电材料CM1a、CM1b和CM2到CM6中的、最接近漏极区DA1和DA2的至少一个导电材料CM1a/CM1b以及最接近公共源极区CSA的至少一个导电材料CM6的宽度(即，导电材料沿第二方向延伸的距离)可以比剩余导电材料CM2到CM5的宽度更宽。
在示例实施例中，在具有较小宽度的导电材料CM2到CM5中，导电材料CM3和CM4之间在第二方向上的间隔可以比导电材料CM2和CM3之间的相应间隔或者导电材料CM4和CM5之间的相应间隔更宽。
导电材料CM1a、CM1b以及CM2到CM6可以包括诸如金属材料、多晶硅等等的导电材料。
在图3到图6中，图示了在第二方向上提供的导电材料CM1a、CM1b以及CM2到CM6的数量是六的示例。然而，本发明构思不局限于此。可以提供更多或者更少的导电材料。
可以在导电材料CM1a、CM1b和CM2到CM6与沟道膜CH11、CH12、CH21和CH22之间提供信息存储膜IS。信息存储膜IS可以捕获或者累积电荷。
如图6中所示，沟道膜CH、邻近沟道膜CH的信息存储膜IS以及导电材料CM可以形成晶体管结构TS。
图7是图6的晶体管结构TS的展开图。参照图6和图7，在导电材料CM2和沟道膜CH22之间提供信息存储膜IS。信息存储膜IS可以包括多个膜。例如，信息存储膜IS可以包括阻挡膜(blocking film)IS1、电荷存储膜IS2以及隧道膜IS3。
阻挡膜IS1可以包括阻挡绝缘膜。阻挡膜IS1可以包括铝氧化物膜、铪氧化物膜等等。
电荷存储膜IS2可以包括电荷捕获膜或者电荷累积膜。电荷存储膜IS2可以包括氮化物膜或者金属氧化物膜(例如，铝氧化物膜、铪氧化物膜等等)。
隧道膜IS3可以包括隧道绝缘膜。隧道膜IS3可以包括热氧化膜。
信息存储膜IS可以包括ONO(氧化物-氮化物-氧化物)或者ONA(氧化物-氮化物-铝)。
导电材料CM2可以形成控制栅极。沟道膜CH22可以形成沟道。
包括导电材料CM2、阻挡膜IS1、电荷存储膜IS2、隧道膜IS3、以及沟道膜CH22的晶体管结构TS可以形成存储单元晶体管。即，存储块BLKa可以是包括在基底SUB上、在垂直于基底SUB的方向上堆叠的多个存储单元晶体管的三维存储块。
图8是参照图3到图7所述的存储块BLKa的等效电路图。参照图3到图8，沟道膜CH11可以与信息存储膜IS以及导电材料CM1a和CM2到CM6一起形成单元串CS11。沟道膜CH12可以与信息存储膜IS以及导电材料CM1b和CM2到CM6一起形成单元串CS12。沟道膜CH21可以与信息存储膜IS以及导电材料CM1a和CM2到CM6一起形成单元串CS21。沟道膜CH22可以与信息存储膜IS以及导电材料CM1b和CM2到CM6一起形成单元串CS22。
单元串CS11和CS12，即沟道膜CH11和CH12可以处于第一平面P1。单元串CS21和CS22，即沟道膜CH21和CH22可以处于第二平面P2。第一平面P1和第二平面P2可以相互平行且与基底SUB平行，并且可以相互间隔开且与基底SUB间隔开。
导电材料CM1a可以公共地连接到沟道膜CH11和CH21，并且可以形成串选择晶体管SST11和SST21以及串选择线SSL1。导电材料CM1b可以公共地连接到沟道膜CH12和CH22以形成串选择晶体管SST12和SST22以及串选择线SSL2。导电材料CM2可以公共地连接到沟道膜CH11、CH12、CH21和CH22以形成存储单元晶体管MC和字线WL1。导电材料CM3可以公共地连接到沟道膜CH11、CH12、CH21和CH22以形成存储单元晶体管MC和字线WL2。导电材料CM4可以公共地连接到沟道膜CH11、CH12、CH21和CH22以形成存储单元晶体管MC和字线WL3。导电材料CM5可以公共地连接到沟道膜CH11、CH12、CH21和CH22以形成存储单元晶体管MC和字线WL4。导电材料CM6可以公共地连接到沟道膜CH11、CH12、CH21和CH22以形成地选择晶体管GST11、GST12、GST21和GST22以及地选择线GSL。
公共源极区CSA可以公共地连接到沟道膜CH11、CH12、CH21和CH22以形成公共源极线CSL。
位线BL1可以通过漏极区DA1公共地连接到沟道膜CH11和CH12(即，单元串CS11和CS12)。位线BL2可以通过漏极区DA2公共地连接到沟道膜CH21和CH22(即，单元串CS21和CS22)。
示例性地，形成串选择线SSL1和SSL2以及串选择晶体管SST11、SST12、SST21和SST22的导电材料CM1a和CM1b以及形成地选择晶体管GST11、GST12、GST21和GST22以及地选择线GSL的导电材料CM6的宽度可以比形成字线WL1到WL4以及存储单元晶体管MC的导电材料CM2到CM5的宽度更宽。
示例性地，导电材料CM1a、CM1b以及CM2到CM6中的至少两个或更多个导电材料可以形成至少两个或更多个串选择线或者至少两个或更多个地选择线。
连接到字线WL1和WL2的存储单元晶体管MC可以形成第一组G1。连接到字线WL3和WL4的存储单元晶体管MC可以形成第二组G2。第一组G1和第二组G2可以相互独立地被擦除。例如，当擦除第一组G1中的存储单元晶体管时，可以不擦除第二组G2中的存储单元晶体管。
与平面型非易失性存储器相比，三维非易失性存储器可以具有连接到共同字线的更多存储单元晶体管。例如，在平面型非易失性存储器中，在基底上形成的一个平面的存储单元晶体管可以共同连接到字线。另一方面，如图3到图8中图示的，在三维非易失性存储器中，在多个平面P1和P2上形成的存储单元晶体管可以共同连接到字线。
在通过块单元执行擦除操作的三维非易失性存储器中，连接到一字线的存储单元晶体管的数量的增大可能导致器件运转速度的下降。例如，快闪存储器可以具有写入前擦除(erase-before-write)的特性。由于写入前擦除的特性，因此快闪存储器可以使主机删除的数据无效而不是立即擦除这样的数据。在这样的器件中，快闪存储器可以通过将一存储块中的有效数据复制到另一个存储块并且擦除原始存储块来执行擦除操作。有效数据的复制可以是合并或者垃圾收集。
存储单元晶体管的数量越大，必须通过合并或者垃圾收集复制的数据量越大。即，随着存储单元晶体管数量的增加，执行合并或者垃圾收集所需的时间可能增加。因此，器件的运转速度可能减小。
根据本发明构思的实施例，存储块BLKa可以被分成独立擦除的两个或更多个组的存储单元。因此，执行合并或者垃圾收集所花费的时间可以减少。这可以提高器件的运转速度。
图9是示意地图示参照图3到图8所述的存储块BLKa的擦除操作的时序图。在图9中，横轴可以指示时间T，并且纵轴可以指示电压V。
参照图3到图9，在擦除操作期间，存储块BLKa的存储单元晶体管MC的第一组G1和第二组G2之一可以被选择，并且另一组不能被选择。地电压VSS可以被施加到被选择的组中的字线。可以浮置未被选择的组中的字线。
在时刻T1处，第一电压V1可以被提供给公共源极线CSL。示例性地，可以从连接到公共源极区CSA的单独的接触部或者从基底SUB将第一电压V1提供到公共源极区CSA。
在时刻T2处，地选择线GSL可以保持地电压VSS。通过地选择线GSL的地电压VSS和公共源极线CSL的电压(当电压V1被提供给公共源极线CSL时)之间的电压差可以在地选择晶体管GST11、GST12、GST21和GST22处产生栅致漏极泄漏(Gate Induced Drain Leakage，GIDL)。如果产生GIDL，则在公共源极线CSL连接到地选择晶体管GST11、GST12、GST21和GST22的区域可以产生热电子和空穴。热电子可以被注入到公共源极区CSA，并且空穴可以被注入到沟道CH11、CH12、CH21和CH22。即，电流可以从公共源极区CSA流向沟道CH11、CH12、CH21和CH22。
在时刻T1处，电流可以经由GIDL从公共源极区CSA流向沟道CH11、CH12、CH21和CH22。这个电流可以增大沟道CH11、CH12、CH21和CH22的电压。
在沟道CH11、CH12、CH21和CH22的电压增大的同时，被选择的组中的字线可以保持地电压VSS。另一方面，未被选择的组中的字线可以处于浮置状态。因此，当沟道CH11、CH12、CH21和CH22的电压通过耦合增大时，未被选择的组中的字线电压也可以增大。
在时刻T3处，地选择线GSL可以被浮置，并且第二电压V2可以被施加到公共源极线CSL。当第二电压V2被施加到公共源极线CSL时，沟道CH11、CH12、CH21和CH22的电压也可以增大。随着沟道CH11、CH12、CH21和CH22的电压增大，可以擦除被选择的组中的存储单元晶体管。例如，被选择的组中的存储单元晶体管可以通过由沟道CH11、CH12、CH21和CH22的电压和施加到被选择的组的字线的地电压VSS之间的电压差产生的
Fowler-Nordheim隧穿来擦除。
未被选择的组中的字线电压可以通过耦合增大。因此，未被选择的组中的存储单元晶体管可以不被擦除。
因为地选择线GSL被浮置，所以其电压也可以通过耦合增大。因此，擦除地选择晶体管GST11、GST12、GST21和GST22可以不被擦除。
示例性地，串选择线SSL1和SSL2可以从开始被浮置或者在地选择线GSL被浮置的时间点被浮置。
示例性地，在第一组G1中的存储单元晶体管和第二组G2中的存储单元晶体管之间可以产生耦合。未被擦除的组中的字线的电压可以不因被擦除的组中的字线电压而充分地增大。同样地，被擦除的组中的字线的电压可以因未被擦除的组中的字线电压而增大。在这种情况下，可能生成擦除干扰，从而擦除被禁止擦除的存储单元晶体管并且不擦除将被擦除的存储单元晶体管。
根据本发明构思的实施例，第一组G1和第二组G2之间的距离可以被设置为比常规距离更长。这里，第一组的导电材料和第二组的导电材料之间的“距离”指的是第一组中最接近第二组中的导电材料的导电材料和第二组中最接近第一组中的导电材料的导电材料之间的最短距离。因此，在图3至图6的实施例中，第一组G1和第二组G2之间的“距离”将是导电材料CM3和导电材料CM4之间的最短距离。例如，如图4中所示，导电材料CM3和CM4之间的距离(即器件中定义第一组G1和第二组G2之间的边界的区域)可以比每个组中的导电材料CM1和CM2之间的距离或者CM4和CM5之间的距离更长。换句话说，导电材料CM1到CM6中在每个组内的相邻导电材料之间的距离可以小于两个不同的组中相互最接近的导电材料CM1到CM6之间的距离。这样，可以减小第一组G1和第二组G2之间的耦合。这可以减少或者避免上述擦除干扰。
图10是根据本发明构思的另一个实施例的存储块BLKb的平面图。图11是图10的存储块BLKb的透视图。图12是图10的存储块BLKb的第一方向侧视(侧面)图。存储块BLKb的截面图可以与上述讨论的图6的截面图相同，因此省略对其的描述。
与上面参照图3到图6所述的存储块BLKa相比，在存储块BLKb中，可以提供导电材料CM1a、CM1b以及CM2到CM7。导电材料CM2到CM7可以沿第二方向布置并且可以间隔相同的间隔。
图13是图10到图12的存储块BLKb的等效电路图。如图13中所示，除了图13中在第一组G1的存储单元晶体管和第二组G2的存储单元晶体管之间提供虚拟单元晶体管DMC之外，该电路类似于图8中示出的存储块BLKa的等效电路图。所述虚拟单元晶体管DMC可以共同连接到虚拟字线DWL。
示例性地，导电材料CM2和CM3可以形成字线WL1和WL2以及与字线WL1和WL2相对应的存储单元晶体管MC，并且导电材料CM5和CM6可以形成字线WL3和WL4以及与字线WL3和WL4相对应的存储单元晶体管MC。导电材料CM4可以形成虚拟字线DWL和虚拟存储单元DMC。
与上面参照图3到图8所述的存储块BLKa相比，存储块BLKb的导电材料CM2到CM6可以间隔相同的间隔。导电材料CM2到CM6当中的、放置在第一组G1和第二组G2之间的导电材料CM4可以形成虚拟字线DWL和虚拟单元晶体管DMC。当独立地擦除第一组G1和第二组G2中的存储单元晶体管时，虚拟字线DWL和虚拟单元晶体管DMC可以减少第一组G1和第二组G2之间的耦合，因为虚拟字线DWL和虚拟单元晶体管DMC增大了第一组G1和第二组G2之间的距离。
示例性地，电平在未被选择的组的字线电压和被选择的组的字线电压之间的居间电压可以被施加到虚拟字线DWL。当这样的居间电压被施加到虚拟字线DWL时，虚拟单元晶体管DMC可以不被擦除并且可以减少第一组G1和第二组G2之间的耦合。
如上所述，存储块可以被分成多个组。可以独立地擦除所述组。当执行擦除操作时，可以管理擦除计数。所述擦除计数可以指示对于存储单元的擦除频率。示例性地，所述擦除计数可以以存储块的组为单位进行管理。可以独立地管理组的擦除计数。在其它示例实施例中，所述擦除计数可以按存储块单位进行管理。可以独立地管理存储块的擦除计数。当擦除了每个存储块中的组时，包括被擦除的组的存储块的擦除计数可以增加。
图14是示意地图示根据本发明构思的实施例的存储系统1000的框图。参照图14，存储系统1000可以包括非易失性存储器1100和控制器1200。
非易失性存储器1100可以被配置成存储数据。非易失性存储器1100可以是图1和图2的非易失性存储器。非易失性存储器1100可以包括例如，上面参照图3到图8所述的存储块BLKa或者上面参照图10到图13所述的存储块BLKb。
控制器1200可以连接到主机以及非易失性存储器件1100。控制器1200可以被配置成响应于来自主机的请求访问非易失性存储器件1100。例如，控制器1200可以被配置成控制非易失性存储器件1100的读取操作、写操作、擦除操作以及后台操作。控制器1200可以被配置成提供非易失性存储器件1100和主机之间的接口。控制器1200可以被配置成驱动用于控制非易失性存储器件1100的固件。
控制器1200可以与外部主机通信。例如，控制器1200可以被配置成通过各种协议中的至少一种与外部主机通信，所述各种协议诸如通用串行总线(Universal Serial Bus，USB)协议、多媒体卡(multimedia card，MMC)协议、外围组件互联(peripheral componentinterconnection，PCI)协议、高速PCI(PCI-express，PCI-E)协议、高级技术附件(AdvancedTechnology Attachment，ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(small computer small interface，SCSI)协议、增强型小磁盘接口(enhanced smalldisk interface，ESDI)协议和集成驱动电子(Integrated Drive Electronics，IDE)协议等等。
虽然图14中未示出，但是纠错块可以包括纠错码(error correcting code，ECC)。所述纠错块可以使用ECC检测和校正从非易失性存储器1100读取的数据的错误。
控制器1200和非易失性存储器件1100可以被集成在一起。例如，控制器1200和非易失性存储器件1100可以被集成以提供存储卡。在一些实施例中，控制器1200和非易失性存储器件1100可以被集成到一起以提供存储卡，所述存储卡诸如PC(或者PCMCIA)卡、紧凑式闪存(Compact Flash，CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、SDHC)、通用闪存(Universal Flash Storage，UFS)器件等等。
在其它实施例中，控制器1200和非易失性存储器件1100可以被集成到一起以提供固态驱动器(Solid State Drive，SSD)。SSD可以包括被配置成使用半导体存储器存储数据的存储器件。在存储系统1000被用作SSD的情况下，可以显著地提高与存储系统1000连接的主机的运转速度。
在示例实施例中，存储系统1000可以被用在计算机、便携式计算机、超移动PC(Ultra Mobile PC，UMPC)、工作站、上网本、PDA、上网平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(portable multimedia player，PMP)、数码相机、数字音频记录器/播放器、数字图片/视频记录器/播放器、便携式游戏机、导航系统、黑盒子、3维电视，能够在无线环境中发送和接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成远程信息处理网络的各种电子设备之一、RFID、或者构成计算系统的各种电子设备之一之中。
在示例实施例中，非易失性存储器件1100或存储系统1000可以通过各种类型的封装来封装，所述各种类型的封装诸如层叠封装(Package on Package，PoP)、球栅阵列(Ballgrid arrays，BGA)、芯片尺寸封装(Chip scale packages，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(Plastic Dual In-LinePackage，PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in WaferForm)、板上芯片(Chip On Board，COB)、陶瓷双列直插式封装(Ceramic Dual In-LinePackage，CERDIP)、塑料标准四边扁平封装(Plastic Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad Flatpack，TQFP)、小外型封装(SOIC)、缩小型小外型封装(Shrink Small Outline Package，SSOP)、薄型小外型封装(Thin Small Outline，TSOP)、系统级封装(System In Package，SIP)、多芯片封装(Multi Chip Package，MCP)、晶片级结构封装(Wafer-level Fabricated Package，WFP)、晶片级处理堆叠封装(Wafer-LevelProcessed Stack Package，WSP)等等。
图15是图示图14的存储系统的应用的框图。参照图15，存储系统2000可以包括非易失性存储器2100和控制器2200。非易失性存储器2100可以包括形成多个组的多个非易失性存储器芯片。每个组中的非易失性存储器芯片可以被配置成经由一个公共通道与控制器2200通信。在示例实施例中，多个非易失性存储器芯片可以经由多个通道CH1到CHk与控制器2200通信。
非易失性存储器芯片中的每一个可以具有上面参照图1和图2所述的存储器件的结构。非易失性存储器芯片中的每一个可以包括上面参照图3到图8所述的存储块或者上面参照图10到图13所述的存储块。
图16是示意地图示根据本发明构思的实施例的计算系统的框图。参照图16，计算系统3000可以包括处理器3100、存储器(memory)3200、存储装置(storage)3300、调制解调器3400、用户接口3500和系统总线3600。
处理器3100可以控制计算系统3000的总体操作并且执行逻辑运算。
存储器3200可以是工作存储器。存储器3200可以包括易失性的或者非易失性的随机存取存储器。
存储装置3300可以是计算系统3000的主存储装置。存储装置3300可以被用来长时间地存储数据。存储装置3300可以包括非易失性存储器、硬盘驱动器等等。
调制解调器3400可以与外部设备执行有线的或无线的通信。
用户接口3500可以包括诸如照相机、键盘、鼠标、麦克风、触摸垫、触摸板、按钮、传感器等等的用户输入接口；以及诸如扬声器、监视器、LCD设备、OLED显示设备、AMOLED显示设备、打印机、接线夹、电机等等的用户输出接口。
系统总线3600可以提供允许计算系统3000的组件之间通信的通信通道。
根据本发明构思的实施例的存储系统1000/2000可以被用来实现存储器3200或者存储装置3300。如果存储器3200和存储装置3300由相同类型的非易失性存储器组成，则它们可以被集成到一个存储器中。
虽然已经参照示例性实施例描述了本发明构思，但是以下对于本领域技术人员将是明显的：可以进行各种改变和更改而不会脱离本发明的精神和范围。因此，应当理解上述实施例不是限制性的，而是说明性的。

Claims (20)

1.一种非易失性存储器，包括：
包括多个存储块的三维存储单元阵列，每个存储块包括：
在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括沿第一方向延伸的沟道膜，并且所述多个沟道层中的每一个被布置在与基底的主要表面平行的多个平面中的相应的一个平面中；
多个导电材料，每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的主要表面的方向上向下延伸，以至少部分地覆盖每个沟道膜的至少一个侧表面；
多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供；以及
多个位线，分别连接到所述沟道层，
其中，所述导电材料被排列成彼此最相邻的至少第一组和第二组，其中，第一组和第二组中的每一个包括所述导电材料中的多个相邻的导电材料，
其中，第一组和第二组之间的距离大于第一组中最相邻导电材料之间的距离，以及
其中，所述非易失性存储器件被配置为独立地擦除与第一组相对应的第一存储单元和与第二组相对应的第二存储单元。
2.如权利要求1所述的非易失性存储器，其中所述导电材料包括字线。
3.如权利要求1所述的非易失性存储器，其中，第一存储单元形成第一子块，并且第二存储单元形成第二子块，以及
其中，在擦除操作期间，选择所述多个存储块当中的存储块的第一子块和第二子块中的子块用于擦除。
4.如权利要求1所述的非易失性存储器，其中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，并且施加到第二组的导电材料的电压被浮置。
5.如权利要求1所述的非易失性存储器，其中，在擦除操作中，低电压被施加到第一组的导电材料以擦除与第一组的导电材料关联的存储单元，并且高于所述低电压且低于被提供给沟道膜的电压的电压被施加到第二组的导电材料，从而不擦除与第二组的导电材料关联的存储单元。
6.如权利要求1所述的非易失性存储器，其中，每个沟道膜通过多个串选择晶体管中的相应的一个串选择晶体管电连接到多个位线中的相应的一个位线。
7.如权利要求1所述的非易失性存储器，还包括：公共源极线，其连接到与连接到位线的沟道膜的一侧相对的沟道膜的一侧。
8.如权利要求7所述的非易失性存储器，其中，所述沟道膜分别通过多个地选择晶体管共同连接到所述公共源极线。
9.如权利要求2所述的非易失性存储器，还包括在第一组的导电材料和第二组的导电材料之间插入的虚拟字线。
10.一种非易失性存储器，包括：
包括多个存储块的三维存储单元阵列，包括多个单元串的每个存储块包括：
在基底上在垂直于基底的主要表面的方向上交替堆叠的多个沟道层和多个绝缘层，所述多个沟道层中的每一个包括沟道膜，并且所述多个沟道层中的每一个被布置在与基底的主要表面平行的多个平面中的相应的一个平面中；
多个导电材料，每个导电材料从所述沟道层和所述绝缘层的顶部、在垂直于基底的主要表面的方向上向下延伸，以至少部分地覆盖每个沟道膜的至少一个侧表面；以及
多个信息存储膜，其在所述沟道层的沟道膜和所述导电材料之间提供，
其中，所述多个单元串中的每一个单元串包括多个存储单元，每个存储单元对应于所述多个沟道层中的沟道层、所述多个导电材料中的导电材料和所述多个信息存储膜中的信息存储膜，
其中，所述导电材料被安排为：包括两个或更多个导电材料的第一组，包括两个或更多个另外的导电材料的第二组，以及包括在所述多个导电材料中的在第一组和第二组之间的至少另一个导电材料的第三组，
其中，所述非易失性存储器件被配置为独立地擦除与第一组相对应的第一存储单元和与第二组相对应的第二存储单元，
其中，所述非易失性存储器件被配置为当第一组和第二组中的一个被擦除时，将第一电压施加到第一组，将第二电压施加到第二组，以及施加具有在第一电压和第二电压之间的电平的中间电压，以及
其中，当第一组和第二组中的一个被擦除时，第二组减少第一组和第二组之间的耦合。
11.如权利要求10所述的非易失性存储器，其中，第一组中和第二组中的每个导电材料包括相应的字线，并且第三组中的导电材料包括虚拟字线。
12.如权利要求10所述的非易失性存储器，其中，所述非易失性存储器被配置成当具有低电平的第一电压被提供给第一组的导电材料并且第二组的导电材料和第三组的导电材料被浮置时，擦除第一存储单元。
13.如权利要求10所述的非易失性存储器，其中，所述非易失性存储器被配置成当具有低电平的第一电压被提供给第一组的导电材料、第三组的导电材料被浮置并且具有高于第一电压且低于被提供给沟道膜的电压的电平的第二电压被施加到第二组的导电材料时，擦除第一存储单元。
14.如权利要求10所述的非易失性存储器，其中，当执行对第一组的擦除操作时，与第一组相对应的第一擦除计数增加，并且当执行对第二组的擦除操作时，与第二组相对应的第二擦除计数增加。
15.如权利要求10所述的非易失性存储器，其中，当执行对第一组的擦除操作时，与第一组和第二组相对应的擦除计数增加，并且
其中，当执行对第二组的擦除操作时，与第一组和第二组相对应的擦除计数增加。
16.一种非易失性存储器，包括：
包括多个存储块的三维存储单元阵列，每个存储块包括：
堆叠结构，其包括在基底上、在垂直于基底的主要表面的方向上交替堆叠的多个沟道膜和多个绝缘层，其中，所述多个沟道膜中的每一个位于与基底的主要表面平行的多个平面中的相应的一个平面中，并且所述多个沟道膜中的每一个沿第一方向延伸；
多个导电材料，每个导电材料从所述堆叠结构的顶部并且沿所述堆叠结构的至少一个侧表面延伸，以至少部分地覆盖所述多个沟道膜中的每一个沟道膜的相应侧表面；
多个信息存储膜，其在所述沟道膜和所述导电材料之间提供；以及
多个位线，其电连接到所述沟道膜中的相应沟道膜，
其中，所述导电材料被排列成彼此最相邻的至少第一组和第二组，其中，第一组和第二组中的每一个包括所述导电材料中的多个相邻的导电材料，并且
其中，第一组和第二组之间的距离大于第一组中最相邻导电材料之间的距离，以及
其中，所述非易失性存储器件被配置为独立地擦除与第一组相对应的第一存储单元和与第二组相对应的第二存储单元。
17.如权利要求16所述的非易失性存储器，其中，第一存储单元形成第一子块，并且第二存储单元形成第二子块，以及
其中，在擦除操作期间，选择所述多个存储块当中的存储块的第一子块和第二子块中的子块用于擦除。
18.如权利要求17所述的非易失性存储器，其中，在擦除操作期间施加到所选择的子块的第一电压不同于第二电压，所述第二电压施加到在包括所选择的子块的所选择的存储块中的未选择的子块。
19.如权利要求17所述的非易失性存储器，其中，在擦除操作期间施加到包括所选择的子块的所选择的存储块的第一电压不同于施加到不包括所选择的子块的未选择的存储块的第二电压。
20.如权利要求16所述的非易失性存储器，其中，离第二组的导电材料最远的第一组的导电材料比第一组的剩余导电材料更宽，并且其中，离第一组的导电材料最远的第二组的导电材料比第二组的剩余导电材料更宽。
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