KR101112431B1 - 바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이 - Google Patents

바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이 Download PDF

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Abstract

본 발명은 바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이에 관한 것으로, SOI 기판이나 반도체 적층 구조에서도 와이어 형태의 액티브 바디가 소스 및 드레인에 의하여 막혀 있지 않고 바디 영역 또는 바디 컨택부로 이웃 소자함께 또는 다른 층의 바디와 서로 연결될 수 있도록 함으로써, 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이는 바디 컨택부로 형성된 바디컨택라인을 통하여 하나의 바디 컨택만으로 블록 이레이즈가 가능하도록 한 효과가 있다.

Description

바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이{NANO WIRE DEVICE WITH BODY CONTACT AND 3D STACKED NAND FLASH MEMORY ARRAY USING THE SAME}
본 발명은 반도체 소자 및 3차원 적층형 낸드 플래시 메모리 어레이에 관한 것으로, SOI 기판이나 반도체 적층 구조에서도 바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이에 관한 것이다.
종래 SOI(Silicon-On-Insulator) 기판이나 반도체 적층 구조에서 스위칭 소자나 메모리 셀 구현시 각 소자간 또는 각 층간 바디가 플로팅(floating)되어, 이를 하나의 바디 컨택으로 제어할 수 없는 문제점이 있어 왔다.
특히, 3차원 적층형 낸드 플래시 메모리 어레이에서는 채널이 나노 와이어 형태의 액티브 바디에 형성되는 소자(이하, 이를 '나노 와이어 소자'라 함)가 집적될 수 있는데, 이 경우 상기와 같이 각 소자간 또는 각 층간 바디가 플로팅(floating)되어, 지우기 동작시 블록 이레이즈(block erase)가 불가능한 문제점이 있어 왔다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자, 와이어 형태의 액티브 바디가 소스 및 드레인에 의하여 막혀 있지 않아 이웃 소자함께 또는 다른 층의 바디와 서로 연결될 수 있도록 구비된 바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 바디 컨택이 가능한 나노 와이어 소자는 나노 와이어 형태의 액티브 바디와; 상기 액티브 바디를 감싸며 게이트 절연막을 사이에 두고 형성된 게이트와; 상기 게이트의 양측에 형성된 제1, 제2 소스/드레인을 포함하여 구성되되, 상기 제1, 제2 소스/드레인 중 어느 하나는 내측에 상기 액티브 바디와 일체로 형성된 바디 영역이 존재하고, 상기 제1, 제2 소스/드레인 중 다른 하나는 소정의 절연막을 사이에 두고 상기 게이트의 일측과 접하며 상기 액티브 바디와 일체로 형성된 바디 컨택부 측면에 형성된 것을 본 발명에 의한 나노 와이어 소자의 또 다른 특징으로 한다.
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그리고, 와이어 형태의 액티브 바디와; 상기 액티브 바디를 감싸며 게이트 절연막을 사이에 두고 형성된 게이트와; 상기 게이트의 양측에 형성된 제1, 제2 소스/드레인을 포함하여 구성되되, 상기 제1, 제2 소스/드레인 모두 각각 소정의 절연막을 사이에 두고 상기 게이트의 일측과 접하며 상기 액티브 바디와 일체로 형성된 바디 컨택부 측면에 형성된 것을 본 발명에 의한 나노 와이어 소자의 또 다른 특징으로 한다.
그리고, 상기 바디 컨택부의 폭은 10~30nm 인 것을 본 발명에 의한 나노 와이어 소자의 또 다른 특징으로 한다.
그리고, 상기 게이트는 상기 바디 컨택부 측면에 형성된 소스/드레인과 적어도 일부분 겹치도록 상기 바디 컨택부의 적어도 일측면을 소정의 절연막을 사이에 두고 지나는 것을 본 발명에 의한 나노 와이어 소자의 또 다른 특징으로 한다.
한편, 본 발명에 의한 바디 컨택이 가능한 3차원 적층형 낸드 플래시 메모리 어레이는 반도체 기판 상에 수직으로 적층된 복수개의 나노 와이어 형태의 액티브 바디들로 형성된 비트라인들과; 상기 각 비트라인을 감싸며 비트라인 방향으로 일정 거리 이격되며 비트라인과 수직하게 형성된 복수개의 워드라인들과; 상기 각 비트라인 끝단에 상기 각 워드라인과 나란하게 형성된 공통소스라인과; 상기 워드라인들 일측과 상기 공통소스라인 사이에 상기 각 워드라인과 나란하게 형성된 접지선택라인을 포함하여 구성된 3차원 적층형 낸드 플래시 메모리 어레이에 있어서, 상기 접지선택라인과 상기 공통소스라인 사이에는 상기 접지선택라인 상에 소정의 절연막을 사이에 두고 소정의 폭을 갖는 바디컨택라인이 더 형성된 것을 특징으로 한다.
여기서, 상기 바디컨택라인의 폭은 10~30nm 인 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
그리고, 상기 접지선택라인은 소정의 절연막을 사이에 두고 상기 바디컨택라인을 지나 상기 공통소스라인과 일부 겹치도록 형성된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 또 다른 특징으로 한다.
그리고, 상기 각 워드라인이 감싸는 상기 각 액티브 바디의 단면은 사각형, 원형 및 타원형 중에서 어느 하나인 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 또 다른 특징으로 한다.
본 발명에 의한 나노 와이어 소자는 SOI 기판이나 반도체 적층 구조에서도 와이어 형태의 액티브 바디가 소스 및 드레인에 의하여 막혀 있지 않고 바디 영역 또는 바디 컨택부로 이웃 소자함께 또는 다른 층의 바디와 서로 연결될 수 있도록 한 효과가 있고, 이를 워드라인이 지나는 곳에 형성되는 메모리 셀 및 접지선택라인이 지나는 곳에 형성되는 접지선택트랜지스터(스위칭 소자)로 이용한 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이는 바디 컨택부로 형성된 바디컨택라인을 통하여 하나의 바디 컨택만으로 블록 이레이즈(block erase)가 가능하도록 함으로써, 종래 기술의 문제점을 해결한 효과가 있다.
도 1 및 도 2는 낸드 플래시 메모리 어레이에서 메모리 셀을 구성할 수 있는 본 발명에 의한 나노 와이어 소자의 일 실시예에 의한 구조를 개략적인 표현한 사시도 및 요부 단면도이다.
도 3은 낸드 플래시 메모리 어레이에서 접지선택트랜지스터(스위칭 소자)을 구성할 수 있는 본 발명에 의한 나노 와이어 소자의 일 실시예에 의한 구조를 개략적인 표현한 사시도 및 요부 단면도(도 9의 AA선 단면도)이다.
도 4는 도 3의 구조에서 바디 컨택부의 폭(W)을 바꾸어가며 게이트 전압(VG) 대 드레인 전류(ID) 특성을 분석한 시뮬레이션 결과도이다.
도 5 및 도 6은 각각 도 3의 구조에서 바디 컨택부의 폭(W)이 20nm 및 50 nm일때 전자 농도를 보여주는 시뮬레이션 결과도이다.
도 7은 본 발명에 의한 나노 와이어 소자를 이용한 3차원 적층형 낸드 플래시 메모리 어레이의 구조를 일측만 간략히 도시한 사시도이다.
도 8은 도 7에서 접지선택라인(60)의 일측을 절단하여 도시하고 내부를 투명하게 도시한 도 7의 보충 절단 사시도이다.
도 9는 도 7에서 복수개의 와이어 형태의 액티브 바디들(30), 이들을 감싸며 형성된 접지선택라인(60), 바디컨택라인(70) 및 공통소스라인(80)의 구조를 보다 명확히 보여주기 위해서, 방향을 바꾸고 일부 구성을 생략하여 도시한 요부 구성에 대한 사시도이다.
도 10은 본 발명에 의한 나노 와이어 소자를 이용한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 실시예를 보여주기 위해, 접지선택라인(62)의 일측을 절단하여 도시하고 내부를 투명하게 도시한 절단 사시도이다.
도 11은 도 10에서 복수개의 와이어 형태의 액티브 바디들(30), 이들을 감싸며 형성된 접지선택라인(62), 바디컨택라인(72) 및 공통소스라인(80)의 구조를 보다 명확히 보여주기 위해서, 방향을 바꾸고 일부 구성을 생략하여 도시한 요부 구성에 대한 사시도이다.
이하, 첨부된 도면을 참작하며 본 발명의 바람직한 실시예에 대하여 설명한다. 첨부된 도면에서 도면부호는 같은 구성이거나 재질이 동일하다면 형태가 다르더라도 같은 부호를 사용하였다.
우선, 본 발명에 의한 나노 와이어 소자는, 도 1 내지 도 3에 공통적으로 도시되어 있는 바와 같이, 나노 와이어 형태의 액티브 바디(30)와; 상기 액티브 바디를 감싸며 게이트 절연막(42)을 사이에 두고 형성된 게이트(60)와; 상기 게이트의 양측에 형성된 제1, 제2 소스/드레인(32, 32a)(32b, 80)을 포함하여 구성되되, 상기 제1, 제2 소스/드레인 중 적어도 어느 하나는 내측에 상기 액티브 바디(30)와 일체로 형성된 바디 영역(30a, 30b)이 존재하는 것을 특징으로 한다.
상기와 같이 구성됨으로써, SOI 기판이나 반도체 적층 구조에서도 와이어 형태의 액티브 바디(30)가 소스 및 드레인(32, 32a)(32b, 80)에 의하여 막혀 있지 않고 바디 영역(30a, 30b) 또는 바디 컨택부(70)로 이웃 소자함께 또는 다른 층의 바디와 서로 연결될 수 있게 된다.
보다 구체적으로, 도 1 및 도 2와 같이, 상기 제1, 제2 소스/드레인(32a)(32b) 모두 내측에 상기 액티브 바디(30)와 일체로 형성된 바디 영역(30a, 30b)이 존재할 수 있는데, 이 경우 낸드 플래시 메모리 셀로 이용시 비트라인으로 직렬 연결된 이웃 셀 소자의 바디와 서로 연결될 수 있어 블록 이에이즈가 가능하게 된다.
여기서, 도 1은 상기 바디 영역(30a)이 상기 액티브 바디(30)보다 직경이 커서 아령 형상으로 연결되고, 상기 바디 영역 상에 상기 제1, 제2 소스/드레인(32a)(32b)이 형성될 수 있음을 보여준다. 이때, 상기 제1, 제2 소스/드레인(32a)(32b)은 고농도의 불순물 도핑층으로 형성될 수도 있으나, 게이트(60)를 형성하는 이웃 워드라인에 의하여 프린징 전계(fringing field)에 의한 캐리어의 반전층 또는 축적층에 의하여 전기적으로 형성될 수 있다.
그리고, 도 2는, 도 1과 반대로, 상기 제1, 제2 소스/드레인(32a)(32b)이 상기 액티브 바디(30)의 연장된 부분 내측으로 형성되어, 상기 바디 영역(30b)은 상기 액티브 바디(30)보다 직경이 작게 형성될 수 있음을 보여준다. 이때도, 상기 제1, 제2 소스/드레인(32a)(32b)은 고농도의 불순물 도핑층으로 형성될 수도 있으나, 게이트(60)를 형성하는 이웃 워드라인에 의하여 프린징 전계(fringing field)에 의한 캐리어의 반전층 또는 축적층에 의하여 전기적으로 형성될 수 있다. 후자의 경우에 상기 제1, 제2 소스/드레인(32a)(32b)은 이웃 워드라인(게이트)에 소정의 전압이 인가될 때만 형성되므로, 상기 바디 영역(30b)의 구조 단면은 상기 액티브 바디(30)와 동일한 직경을 갖게 될 수 있다.
한편, 도 3과 같이, 상기 제1, 제2 소스/드레인(32)(80) 중 어느 하나(32)는 내측에 상기 액티브 바디(30)와 일체로 형성된 바디 영역(30b)이 존재하고, 상기 제1, 제2 소스/드레인 중 다른 하나(80)는 상기 게이트 절연막과 같은 소정의 절연막(42)을 사이에 두고 상기 게이트(60)의 일측과 접하며 상기 액티브 바디(30)와 일체로 형성된 바디 컨택부(70) 측면에 형성될 수 있는데, 이 경우 3차원 적층형 낸드 플래시 메모리 어레이에서 수직으로 적층된 각 비트라인을 공통접지라인과 전기적으로 연결시키기 위한 접지선택트랜지스터(스위칭 소자)로 사용될 수 있다. 이때, 상기 바디 컨택부(70)를 통하여 다른 층의 바디와 서로 연결하게 된다.
그런데, 도 3과 같은 구조를 가진 스위칭 소자가 게이트(60)의 제어 전압에 따라 액티브 바디(30)에 채널이 형성되며 제1, 제2 소스/드레인(32)(80) 간에 전류(드레인 전류)가 흐르기 위해서는 상기 바디 컨택부(70)의 폭(W)은 일정 크기 이하을 가져야 한다. 이는 게이트(60)와 소스 또는 드레인(80)에 인가된 전압에 의하여 바디 컨택부(70)의 폭을 가로 지르며 전기적 통로가 형성될 정도로 캐리어(예컨대, 전자 또는 홀) 농도가 형성되기 위해서는 상기 바디 컨택부(70)의 폭(W)이 일정 크기 이하를 가져야 하기 때문이다.
상기 적절한 바디 컨택부(70)의 폭(W)을 결정하기 위하여, 도 3의 구조로 폭의 크기를 바꾸어 가며 시뮬레이션한 결과 도 4와 같은 결과를 얻었는데, 이에 의하면 바디 컨택부(70)의 폭(W)이 50nm에서 20nm로 줄여갈 때 게이트(60)와 소스 또는 드레인(80) 사이의 바디 컨택부(70)에 캐리어 농도가 점점 높아져 동일 조건의 게이트 전압(VG)에 대하여 드레인 전류(ID)가 커지는 것을 알 수 있다.
상기 바디 컨택부의 폭(W)이 20nm 및 50 nm일때 전자 농도를 대비하기 위하여, 게이트(60)와 소스 또는 드레인(80)에 각각 5V와 1V를 인가후 시뮬레이션 한 결과, 도 5와 도 6과 같은 결과를 얻었다. 이에 의하면, 바디 컨택부(70)의 폭(W)이 20nm인 때인 도 5에서 폭(W)이 50nm인 때인 도 6보다 게이트(60)와 소스 또는 드레인(80) 사이의 유격부분인 바디 컨택부(70)에 전자 농도가 훨씬 높은 것을 확인할 수 있다.
따라서, 상기 바디 컨택부(70)의 폭(W)은 10~30nm 사이가 바람직하다. 이는 30nm 이상이 되면, 게이트(60)와 소스 또는 드레인(80) 사이의 유격부분인 바디 컨택부(70)에 캐리어 농도가 약해져 바디 컨택부(70)의 폭을 가로 지르며 전기적 통로가 형성되기 어렵고, 그렇다고 10nm 이하가 되면 다른 층간의 바디와 연결되는 부분이 협소해지는 문제점이 있기 때문이다.
도면으로는 첨부되지 않았지만, 도 3과 같은 구조를 게이트(60)를 중심으로 대칭적으로 좌, 우측에 바디 컨택부(70)가 형성된 나노 와이어 소자를 구현할 수도 있다. 즉, 상기 제1, 제2 소스/드레인(32)(80) 모두 각각 게이트 절연막과 같은 소정의 절연막(42)을 사이에 두고 상기 게이트(60)의 일측과 접하며 상기 액티브 바디(30)와 일체로 형성된 바디 컨택부(70) 측면에 형성될 수 있다.
이 경우도 상기 좌, 우측 바디 컨택부의 폭(W)은 상기와 같은 이유로 10~30nm 사이가 되도록 함이 바람직하다.
그리고, 도 3에서 상기 바디 컨택부(70)의 폭(W)이 30nm 초과되며 커질 경우에는, 액티브 바디(30)에 형성된 채널이 상기 바디 컨택부(70)를 지나며 소스 또는 드레인(80)에 연결되기 위하여, 상기 게이트(60)는 상기 바디 컨택부(70) 측면에 형성된 소스/드레인(80)과 적어도 일부분 겹치도록(overlap되도록) 게이트 절연막(42)과 같은 소정의 절연막을 사이에 두고 상기 바디 컨택부(70)의 적어도 일측면을 지나도록 형성되는 것이 바람직하다.
다음은, 상기 나노 와이어 소자에 관한 각 실시예에 따른 구조를 이용한 본 발명의 다른 모습인 3차원 적층형 낸드 플래시 메모리 어레이의 실시예에 대하여 설명한다.
상기 나노 와이어 소자에 관한 각 실시예에 따른 구조를 메모리 셀이나 접지선택트랜지스터로 이용한 3차원 적층형 낸드 플래시 메모리 어레이는 기본적으로, 도 7 내지 도 9와 같이, 반도체 기판(10) 상에 수직으로 적층된 복수개의 나노 와이어 형태의 액티브 바디들로 형성된 비트라인들(30)과; 상기 각 비트라인을 감싸며 비트라인 방향으로 일정 거리 이격되며 비트라인과 수직하게 형성된 복수개의 워드라인들(51, 52, 53, 54)과; 상기 각 비트라인 끝단에 상기 각 워드라인과 나란하게 형성된 공통소스라인(80)과; 상기 워드라인들 일측과 상기 공통소스라인 사이에 상기 각 워드라인과 나란하게 형성된 접지선택라인(60)을 포함하여 구성된 3차원 적층형 낸드 플래시 메모리 어레이에 있어서, 상기 접지선택라인(60)과 상기 공통소스라인(80) 사이에는 상기 접지선택라인(60) 상에 게이트 절연막과 같은 소정의 절연막(42)을 사이에 두고 소정의 폭(W1)을 갖는 바디컨택라인(70)이 더 형성된 것을 특징으로 한다.
여기서, 상기 공통소스라인(80)은 고농도의 불순물로 도핑된 반도체로 각 층의 비트라인들만 물리적으로 연결된 다음, 일측에 전기적으로 상하층간 연결되도록 구성할 수도 있으나, 도 8과 같이, 모든 비트라인들이 물리적으로 연결되도록 구성될 수 있다.
그리고, 상기 바디컨택라인(70)은 상기 접지선택라인(60)과 상기 공통소스라인(80) 사이에서 상기 공통소스라인(80)과 동일한 반도체로 이루어지되, 고농도로 불순물이 도핑되지 않은 부분을 말한다.
결국, 본 실시예에 의한 3차원 적층형 낸드 플래시 메모리 어레이는 수직으로 적층된 복수개의 나노 와이어 형태의 액티브 바디들로 형성된 비트라인들(30)은 모두 상기 바디컨택라인(70)에 물리적으로 연결된 구조를 갖게 된다.
그리고, 도 9와 같이, 상기 바디컨택라인(70) 상에서 소정의 절연막(42)을 사이에 두고 상기 각 비트라인(30)을 감싸며 접지선택라인(60)이 형성하게 된다.
따라서, 상기와 같이 구성됨으로써, 도 9의 AA선 단면도인 도 3에서 확인되는 바와 같이, 본 실시예에 의한 3차원 적층형 낸드 플래시 메모리 어레이는 상술한 접지선택트랜지스터(스위칭 소자)를 사용하게 된다. 이때, 접지선택트랜지스터(스위칭 소자)에서의 바디컨택부(70)는 본 실시예에 의한 어레이에서 바디컨택라인이 된다.
또한, 본 실시예에 의한 어레이에서 각 워드라인(예컨대, 54)이 각 비트라인(30)을 감싸며 형성되는 메모리 셀은 도 1 또는 도 2의 구조를 가질 수 있다. 메모리 셀 소자에서의 게이트(60) 및 액티브 바디(30)는 각각 본 실시예에 의한 어레이에서 워드라인과 비트라인이 된다.
그러므로, 상기 바디컨택라인(70)의 폭(W1)은 상기 나노 와이어 소자의 실시예에서 언급한 동일한 이유로 10~30nm 인 것이 바람직하다.
그리고, 만약 바디컨택라인의 폭이 30nm 초과되며 커질 경우(W2)에는, 도 10 및 도 11과 같이, 접지선택라인(62)의 적어도 일측이 소정의 절연막(42)을 사이에 두고 바디컨택라인(72)을 지나 상기 공통소스라인(80)과 일부 겹치도록(overlap되도록) 형성되도록 함으로써(도면부호 61 참조), 접지선택라인에 의하여 각 접지선택트랜지스터(스위칭 소자)에 형성된 채널이 상기 공통소스라인(80)과 전기적으로 연결되도록 함이 바람직하다. 이때, 상기 접지선택라인(62)이 상기 공통소스라인(80)과 겹치는 부분은, 도 10 및 도 11과 같이, 상부에 국한되지 않고 측면 등 일부만 상기 바디컨택라인(72)을 지나며 서로 겹치는 부분이 있으면 충분하다.
상기와 같이 구성됨으로써, 상기 바디컨택라인(70 또는 72) 일측에 바디컨택(액티브 바디가 p형 반도체일 경우 고농도의 p형 불순물 도핑층)을 형성하고 이를 통해 전 비트라인들(30)의 바디 컨택이 가능하게 되어, 종래 비트라인이 적층된 3차원 적층형 낸드플래시 메모리 어레이에서 문제시 되었던 블록 이레이즈도 가능하게 된다.
기타, 상기 각 워드라인(예컨대, 54)이 감싸는 상기 각 액티브 바디(30)의 단면은 사각형, 원형 및 타원형 중에서 어느 하나로 함이 메모리 셀 소자의 구동 능력을 높일 수 있어 바람직하다.
그 밖에 도 7 내지 도 11에 도시되어 있으나 미설명된 도면부호 20은 반도체 기판(10)과 첫번째 비트라인(30) 층 사이에 채워진 절연막이고, 40은 비트라인(30) 사이에 채워진 절연막이며, 60a 및 62a는 각각 접지선택라인 60 및 62의 절단면을 가리킨다.
10: 반도체 기판
20, 40: 층간절연막
30: 액티브 바디, 비트라인
30a, 30b: 바디 영역
32, 32a, 32b: 제1, 제2 소스/드레인
42: 게이트 절연막, 절연막
51, 52, 53, 54: 워드라인
60: 게이트, 접지선택라인
70: 바디 컨택부, 바디컨택라인
80: 소스/드레인, 공통소스라인

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 나노 와이어 형태의 액티브 바디와;
    상기 액티브 바디를 감싸며 게이트 절연막을 사이에 두고 형성된 게이트와;
    상기 게이트의 양측에 형성된 제1, 제2 소스/드레인을 포함하여 구성되되,
    상기 제1, 제2 소스/드레인 중 어느 하나는 내측에 상기 액티브 바디와 일체로 형성된 바디 영역이 존재하고,
    상기 제1, 제2 소스/드레인 중 다른 하나는 소정의 절연막을 사이에 두고 상기 게이트의 일측과 접하며 상기 액티브 바디와 일체로 형성된 바디 컨택부 측면에 형성된 것을 특징으로 하는 바디 컨택이 가능한 나노 와이어 소자.
  6. 와이어 형태의 액티브 바디와;
    상기 액티브 바디를 감싸며 게이트 절연막을 사이에 두고 형성된 게이트와;
    상기 게이트의 양측에 형성된 제1, 제2 소스/드레인을 포함하여 구성되되,
    상기 제1, 제2 소스/드레인 모두 각각 소정의 절연막을 사이에 두고 상기 게이트의 일측과 접하며 상기 액티브 바디와 일체로 형성된 바디 컨택부 측면에 형성된 것을 특징으로 하는 바디 컨택이 가능한 나노 와이어 소자.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 바디 컨택부의 폭은 10~30nm 인 것을 특징으로 하는 바디 컨택이 가능한 나노 와이어 소자.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 게이트는 상기 바디 컨택부 측면에 형성된 소스/드레인과 적어도 일부분 겹치도록 상기 바디 컨택부의 적어도 일측면을 소정의 절연막을 사이에 두고 지나는 것을 특징으로 하는 바디 컨택이 가능한 나노 와이어 소자.
  9. 반도체 기판 상에 수직으로 적층된 복수개의 나노 와이어 형태의 액티브 바디들로 형성된 비트라인들과;
    상기 각 비트라인을 감싸며 비트라인 방향으로 일정 거리 이격되며 비트라인과 수직하게 형성된 복수개의 워드라인들과;
    상기 각 비트라인 끝단에 상기 각 워드라인과 나란하게 형성된 공통소스라인과;
    상기 워드라인들 일측과 상기 공통소스라인 사이에 상기 각 워드라인과 나란하게 형성된 접지선택라인을 포함하여 구성된 3차원 적층형 낸드 플래시 메모리 어레이에 있어서,
    상기 접지선택라인과 상기 공통소스라인 사이에는 상기 접지선택라인 상에 소정의 절연막을 사이에 두고 소정의 폭을 갖는 바디컨택라인이 더 형성된 것을 특징으로 하는 바디 컨택이 가능한 3차원 적층형 낸드 플래시 메모리 어레이.
  10. 제 9 항에 있어서,
    상기 바디컨택라인의 폭은 10~30nm 인 것을 특징으로 하는 바디 컨택이 가능한 3차원 적층형 낸드 플래시 메모리 어레이.
  11. 제 9 항에 있어서,
    상기 접지선택라인은 소정의 절연막을 사이에 두고 상기 바디컨택라인을 지나 상기 공통소스라인과 일부 겹치도록 형성된 것을 특징으로 하는 바디 컨택이 가능한 3차원 적층형 낸드 플래시 메모리 어레이.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 각 워드라인이 감싸는 상기 각 액티브 바디의 단면은 사각형, 원형 및 타원형 중에서 어느 하나인 것을 특징으로 하는 바디 컨택이 가능한 3차원 적층형 낸드 플래시 메모리 어레이.
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