KR102428311B1 - 반도체 장치 - Google Patents

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KR102428311B1
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Abstract

반도체 장치가 개시된다. 반도체 장치는 기판 상에 배치되는 전극 및 전극을 관통하는 복수의 수직 패턴들을 포함하고, 수직 패턴들은 마름모꼴로로 배치된 제 1 수직 패턴들 및 비마름모꼴로 배치된 제 2 수직 패턴들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 메모리 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명은 보다 고집적화되고, 동작 속도가 빠른 반도체 장치를 제공하기 위한 것이다.
상술한 과제를 구현하기 위한 메모리 장치가 개시된다. 반도체 장치는 기판 상에 적층되는 전극들을 포함하고, 제 1 방향으로 연장하는 전극 구조체; 및 상기 전극 구조체를 관통하는 복수의 수직 패턴들을 포함하고, 상기 수직 패턴들은: 상기 제 1 방향으로 배열된 제 1 수직 패턴들; 상기 제 1 방향으로 배열되고, 상기 제 1 수직 패턴들에 바로 인접하여 배치되고, 상기 제 1 수직 패턴들로부터 상기 제 1 방향에 교차하는 제 2 방향으로 이격된 제 2 수직 패턴들; 및 상기 제 1 방향으로 배열되고, 상기 제 2 수직 패턴들에 바로 인접하여 배치되고, 상기 제 2 수직 패턴들로부터 상기 제 2 방향으로 이격된 제 3 수직 패턴들을 포함하고, 상기 제 1 및 제 2 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치되고, 상기 제 2 및 제 3 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 비정삼각형으로 배치된다.
일 예로, 상기 제 2 수직 패턴들이 상기 제 1 수직 패턴들로부터 상기 제 1 방향으로 시프트되는 거리는 상기 제 3 수직 패턴들이 상기 제 2 수직 패턴들로부터 상기 제 1 방향으로 시프트되는 거리와 다를 수 있다.
일 예로, 상기 수직 패턴들은 상기 제 1 방향으로 배열되고, 상기 제 3 수직 패턴들에 바로 인접하여 배치되고, 상기 제 3 수직 패턴들로부터 상기 제 2 방향으로 이격된 제 4 수직 패턴들을 더 포함하고, 상기 제 3 및 제 4 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다.
일 예로, 상기 수직 패턴들은 상기 제 1 방향으로 배열되고, 상기 제 4 수직 패턴들에 바로 인접하여 배치되고, 상기 제 4 수직 패턴들로부터 상기 제 2 방향으로 이격된 더미 수직 패턴들을 더 포함할 수 있다. 상기 제 4 수직 패턴들 및 상기 더미 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다.
일 예로, 상기 수직 패턴들은 상기 더미 수직 패턴들을 기준으로 상기 제 1, 제 2, 제 3 및 제 4 수직 패턴들에 대하여 각각 대칭적으로 배치된 제 5, 제 6, 제 7, 및 제 8 수직 패턴들을 더 포함할 수 있다.
일 예로, 메모리 장치는 상기 제 3 수직 패턴들과 상기 제 6 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바형상의 제 1 보조 배선들; 및 상기 제 4 수직 패턴들과 상기 제 5 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바형상의 제 2 보조 배선들을 더 포함할 수 있다.
일 예로, 반도체 장치는 상기 전극 구조체으로부터 상기 제 2 방향과 반대 방향으로 이격되고, 상기 전극 구조체와 동일하게 구성된 추가적 전극 구조체; 및 상기 추가적 전극 구조체의 제 8 수직 패턴들과 상기 전극 구조체의 상기 제 1 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바형상의 제 3 보조 배선들을 더 포함할 수 있다. 메모리 장치는 상기 추가적 전극 구조체의 제 7 수직 패턴들과 상기 전극 구조체의 상기 제 2 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바형상의 제 4 보조 배선들을 더 포함하는 메모리 장치. 메모리 장치는 상기 제 1, 제 2, 제 3 및 제 4 보조 배선들을 각각 연결하고, 상기 제 2 방향으로 연장하는 제 1, 제 2, 제 3 및 제 4 비트 라인들을 더 포함할 수 있다.
반도체 장치는 기판 상에 배치되고, 제 1 방향으로 연장하는 전극 구조체, 상기 전극 구조체는 접지 선택 전극, 스트링 선택 전극, 및 상기 접지 선택 전극과 상기 스트링 선택 전극 사이에서 차례로 적층된 셀 전극들을 포함하는 것; 및 상기 전극 구조체를 관통하는 복수의 수직 패턴들을 포함하고, 상기 수직 패턴들은 정삼각형 모양으로 배치된 제 1 수직 패턴들 및 비정삼각형 모양으로 배치된 제 2 수직 패턴들을 포함할 수 있다.
일 예로, 상기 제 1 수직 패턴들의 중심들 사이의 거리들은 동일하고, 상기 제 2 수직 패턴들의 중심들 사이의 거리들 중 적어도 하나는 상기 제 1 수직 패턴들의 상기 중심들 사이의 상기 거리들 보다 크거나 작을 수 있다.
본 발명의 개념에 따르면, 수직형 메모리 장치의 단위 셀 면적은 감소하여 집적도가 증가할 수 있다. 일반적인 기술에 비하여, 비트 라인들의 수가 증가하여 페이지 크기(page size)가 증가될 수 있다. 이와 함께 동작 속도가 증가될 수 있다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치의 평명도들이다.
도 5a는 도 4a의 'A' 부분의 확대도이다.
도 5b는 도 4a의 'B' 부분의 확대도이다.
도 5c는 도 5a의 I-I'선에 따른 단면도이다.
도 5d는 도 5b의 II-II'선에 따른 단면도이다.
도 6은 도 5a의 'C' 부분의 확대도이다.
도 7a 내지 도 11a는 도 5a에 대응하는 평면도들이다.
도 7b 내지 도 11b는 도 5b에 대응하는 평면도들이다.
도 7c 내지 도 11c는 도 7a의 I-I'선에 따른 단면도들이다.
도 7d 내지 도 11d는 도 7b의 II-II'선에 따른 단면도들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 장치의 평명도들이다.
도 13a는 도 12a의 'A' 부분의 확대도이다.
도 13b는 도 12a의 'B' 부분의 확대도이다.
도 13c는 도 13a의 I-I'선에 따른 단면도이다.
도 13d는 도 13b의 II-II'선에 따른 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 개념에 의한 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 반도체 장치(100)를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이(10)의 일 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다.
도 3은 도 1 및 도 2를 참조하여 설명된 실시예들에 따른 반도체 장치의 회로도이다. 도 1 내지 도 3을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 공통 소오스 라인(CSL), 비트라인들(BL), 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 접지 선택 라인(GSL), 복수개의 워드라인들(WL1 ~ WLn), 및 스트링 선택 라인(SSL)은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터(SST)의 게이트 전극들로 각각 사용될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 장치의 평명도들이다. 도 4b는 수직 패턴들의 평면적 배치의 관점에서 도시되었다.
도 4a 및 도 4b를 참조하여, 전극 구조체들(GL)이 제 1 방향(D1)으로 연장할 수 있다. 전극 구조체들(GL)은 제 1 방향(D1)에 교차하는 제 2 방향(D2)으로 서로 마주볼 수 있다. 도면에서는, 제 2 전극 구조체(GL2)와 제 1 및 제 3 전극 구조체들(GL1, GL3)의 일부가 도시된다. 제 1 내지 제 3 전극 구조체들(GL1, GL2, GL3)은 제 2 방향(D2)을 따라 순차적으로 배치될 수 있다. 전극 구조체들(GL) 사이에, 제 1 방향(D1)으로 신장하는 제 1 분리 영역(131)이 제공될 수 있다.
제 1 방향(D1) 및 제 2 방향(D2)을 따라 지그재그 배열된 복수 개의 수직 패턴들(VP)이 제공될 수 있다. 수직 패턴들(VP)이 제 1 방향(D1)으로 연장하는 전극 구조체들(GL)에 결합될 수 있다. 수직 패턴들(VP)은 전극 구조체들(GL)을 관통할 수 있다. 수직 패턴들(VP)은 제 2 방향(D2)으로 연장하는 비트 라인들(BL)에 연결될 수 있다.
수직 패턴들(VP)은 제 1 내지 제 8 수직 패턴들(VP1 ~ VP8)을 포함할 수 있다. 제 1 내지 제 8 수직 패턴들(VP1 ~ VP8)의 각각은 제 1 방향(D1)으로 열을 지어 배열될 수 있다. 제 1 내지 제 8 수직 패턴들(VP1 ~ VP8)은 서로에 대하여 제 2 방향(D2)으로 이격될 수 있다. 즉, 제 2 수직 패턴들(VP2)은 제 1 수직 패턴들(VP1)에 바로 인접하여 배치되고, 제 1 수직 패턴들(VP1)로부터 제 2 방향(D2)으로 이격될 수 있다. 제 3 수직 패턴들(VP3)은 제 2 수직 패턴들(VP2)에 바로 인접하여 배치되고, 제 2 수직 패턴들(VP2)로부터 제 2 방향(D2)으로 이격될 수 있다. 제 4 수직 패턴들(VP4)은 제 3 수직 패턴들(VP3)에 바로 인접하여 배치되고, 제 3 수직 패턴들(VP3)로부터 제 2 방향(D2)으로 이격될 수 있다. 제 5 수직 패턴들(VP5)은 제 4 수직 패턴들(VP4)에 인접하여 배치되고, 제 4 수직 패턴들(VP4)로부터 제 2 방향(D2)으로 이격될 수 있다. 제 6 수직 패턴들(VP6)은 제 5 수직 패턴들(VP5)에 바로 인접하여 배치되고, 제 5 수직 패턴들(VP5)로부터 제 2 방향(D2)으로 이격될 수 있다. 제 7 수직 패턴들(VP7)은 제 6 수직 패턴들(VP6)에 바로 인접하여 배치되고, 제 6 수직 패턴들(VP6)로부터 제 2 방향(D2)으로 이격될 수 있다. 제 8 수직 패턴들(VP8)은 제 7 수직 패턴들(VP7)에 바로 인접하여 배치되고, 제 1 수직 패턴들(VP1)로부터 제 2 방향(D2)으로 이격될 수 있다. 제 1 방향(D1)으로 배열되는 더미 수직 패턴들(VPD)이 제 4 수직 패턴들(VP4)과 제 5 수직 패턴들(VP5) 사이에 추가적으로 배치될 수 있다. 제 1 및 제 8 수직 패턴들(VP1, VP8)은 전극 구조체들(GL) 각각의 가장자리들(즉, 제 1 분리 영역(131))에 가장 인접하여 배치될 수 있다.
제 2 수직 패턴들(VP2)은 제 1 수직 패턴들(VP1)로부터 제 1 방향(D1)으로 제 1 거리(L1) 만큼 시프트될 수 있다. 제 3 수직 패턴들(VP3)은 제 2 수직 패턴들(VP2)로부터 제 1 방향(D1)으로 제 2 거리(L2) 만큼 시프트될 수 있다. 제 4 수직 패턴들(VP4)은 제 3 수직 패턴들(VP3)로부터 제 1 방향(D1)으로 제 3 거리(L3) 만큼 시프트될 수 있다. 더미 수직 패턴들(VPD)은 제 4 수직 패턴들(VP4)로부터 제 1 방향(D1)으로 제 4 거리(L4) 만큼 시프트될 수 있다. 제 5 수직 패턴들(VP5)은 더미 수직 패턴들(VPD)로부터 제 1 방향(D1)으로 제 5 거리(L5) 만큼 시프트될 수 있다. 제 6 수직 패턴들(VP6)은 제 5 수직 패턴들(VP5)로부터 제 1 방향(D1)으로 제 6 거리(L6) 만큼 시프트될 수 있다. 제 7 수직 패턴들(VP7)은 제 6 수직 패턴들(VP6)로부터 제 1 방향(D1)으로 제 7 거리(L7) 만큼 시프트될 수 있다. 제 8 수직 패턴들(VP8)은 제 7 수직 패턴들(VP7)로부터 제 1 방향(D1)으로 제 8 거리(L8) 만큼 시프트될 수 있다. 제 1, 제 3, 제 4, 제 5, 제 6, 및 제 8 거리들(L1, L3, L4, L5, L6, L8)은 실질적으로 서로 동일하고, 제 2 및 제 7 거리들(L2, L7)과 다를 수 있다. 제 7 거리(L7)는 제 2 거리(L2) 보다 클 수 있다.
이에 따라, 제 1 및 제 2 수직 패턴들(VP1, VP2)에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다. 유사하게, 제 3 및 제 4 수직 패턴들(VP3, VP4)에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다. 제 4 및 더미 수직 패턴들(VP4, VPD)에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다. 더미 및 제 5 수직 패턴들(VPD, VP5)에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다. 제 5 및 제 6 수직 패턴들(VP5, VP6)에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다. 제 7 및 제 8 수직 패턴들(VP7, VP8)에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다. 즉, 제 1 및 제 2 수직 패턴들(VP1, VP2)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 제 1 중심 거리는 실질적으로 동일할 수 있다. 제 3 및 제 4 수직 패턴들(VP3, VP4)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 제 1 중심 거리는 실질적으로 동일할 수 있다. 제 4 및 더미 수직 패턴들(VP4, VPD)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 제 1 중심 거리는 실질적으로 동일할 수 있다. 더미 및 제 5 수직 패턴들(VPD, VP5)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 제 1 중심 거리는 실질적으로 동일할 수 있다. 제 5 및 제 6 수직 패턴들(VP5, VP6)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 제 1 중심 거리는 실질적으로 동일할 수 있다. 제 7 및 제 8 수직 패턴들(VP7, VP8)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 제 1 중심 거리는 실질적으로 동일할 수 있다.
이와는 달리, 제 2 및 제 3 수직 패턴들(VP2, VP3)에서 서로 최인접한 3개의 수직 패턴들은 비정삼각형으로 배치될 수 있다. 유사하게, 제 6 및 제 7 수직 패턴들(VP6, VP7)에서 서로 최인접한 3개의 수직 패턴들은 비정삼각형으로 배치될 수 있다. 제 2 및 제 3 수직 패턴들(VP2, VP3)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 중심 거리들 중의 적어도 하나는 제 1 중심 거리 보다 작거나 클 수 있다. 제 6 및 제 7 수직 패턴들(VP6, VP7)에서 서로 최인접한 3개의 수직 패턴들의 중심들 사이의 중심 거리들 중의 적어도 하나는 제 1 중심 거리 보다 작거나 클 수 있다.
다르게 말하면, 제 3, 제 4, 및 더미 수직 패턴들(VP3, VP4, VPD)에서 서로 인접한 4개의 수직 패턴들은 마름모꼴로 배치될 수 있다. 유사하게, 더미, 제 5, 및 제 6 수직 패턴들(VPD, VP5, VP6)에서 서로 인접한 4개의 수직 패턴들은 마름모꼴로 배치될 수 있다. 이와는 달리, 제 1, 제 2 및 제 3 수직 패턴들(VP1, VP2, VP3)에서 서로 인접한 4개의 수직 패턴들은 마름모꼴로 배치될 수 있다. 유사하게, 제 2, 제 3 및 제 4 수직 패턴들(VP2, VP3, VP4)에서 서로 인접한 4개의 수직 패턴들은 비마름모꼴로 배치될 수 있다. 제 5, 제 6 및 제 7 수직 패턴들(VP5, VP6, VP7)에서 서로 인접한 4개의 수직 패턴들은 비마름모꼴로 배치될 수 있다. 제 6, 제 7 및 제 8 수직 패턴들(VP6, VP7, VP8)에서 서로 인접한 4개의 수직 패턴들은 비마름모꼴로 배치될 수 있다. 수직 패턴들(VP)과 비트라인들(BL) 사이에 보조배선들(SBL)이 제공될 수 있다. 비트라인들(BL)은 보조배선들(SBL)을 통하여 수직 패턴들(VP)에 연결될 수 있다. 보조 배선들(SBL)은 제 1 내지 제 4 보조 배선들(SBL1 ~ SBL4)을 포함할 수 있다.
도 5a는 도 4a의 'A' 부분의 확대도이고, 도 5b는 도 4a의 'B' 부분의 확대도이다. 도 5c는 도 5a의 I-I'선에 따른 단면도이다. 도 5d는 도 5b의 II-II'선에 따른 단면도이다.
도 4a, 도 5a 내지 도 5d를 참조하여, 제 2 보조 배선들(SBL2)은 동일한 전극 구조체(GL)에 결합된 제 3 수직 패턴들(VP3)과 제 6 수직 패턴들(VP6)을 각각 연결하고, 제 2 방향(D2)으로 연장하는 바형상을 가질 수 있다. 제 4 보조 배선들(SBL4)은 동일한 전극 구조체(GL)에 결합된 제 4 수직 패턴들(VP4)과 제 5 수직 패턴들(VP5)을 각각 연결하고, 제 2 방향(D2)으로 연장하는 바형상을 가질 수 있다. 제 2 보조 배선들(SBL2)은 더미 수직 패턴들(VPD)과 각각 수직적으로 중첩될 수 있다. 제 2 보조 배선들(SBL2)과 제 4 보조 배선들(SBL4)은 제 1 방향(D1)을 따라 교번적으로 배치될 수 있다.
제 1 및 제 3 보조 배선들(SBL1, SBL3)은 서로 인접한 전극 구조체들에 결합된 수직 패턴들을 연결할 수 있다. 예를 들어, 제 1 보조 배선들(SBL1)은 제 1 전극 구조체(GL1)에 결합된 제 8 수직 패턴들(VP8)과 제 2 전극 구조체(GL2)에 결합된 제 1 수직 패턴들(VP1)을 각각 연결하고, 제 2 방향(D2)으로 연장하는 바형상을 가질 수 있다. 제 3 보조 배선들(SBL3)은 제 1 전극 구조체(GL1)의 제 7 수직 패턴들(VP7)과 제 2 전극 구조체(GL2)의 제 2 수직 패턴들(VP2)을 각각 연결하고, 제 2 방향(D2)으로 연장하는 바형상을 가질 수 있다. 제 1 보조 배선들(SBL1)과 제 3 보조 배선들(SBL3)은 제 1 방향(D1)을 따라 교번적으로 배치될 수 있다.
제 1 내지 제 4 비트라인들(BL1, BL2, BL3, BL4)이 보조 배선들 상에 배치되어, 제 1 내지 제 4 보조 배선들(SBL1, SBL2, SBL3, SBL4)에 각각 연결될 수 있다. 제 1 내지 제 4 비트라인들(BL1, BL2, BL3, BL4)은 제 2 방향(D2)으로 연장할 수 있다.
보조 배선들(SBL1 ~ SBL4)은 제 1 콘택(CT1)을 통하여 수직 패턴들(VP1 ~ VP8)에 연결될 수 있다. 제 1 콘택(CT1)은 수직 패턴(VP1 ~ VP8) 상에 배치될 수 있다. 보조 배선들(SBL1 ~ SBL4)은 더미 수직 패턴(VPD)에는 연결되지 않을 수 있다. 비트라인들(BL1 ~ BL4)은 제 2 콘택들(CT2)을 통하여 보조 배선들(SBL1 ~ SBL4)에 각각 연결될 수 있다. 제 2 보조 배선(SBL2)에 연결되는 제 2 콘택(CT2)은 더미 수직 패턴들(VPD) 상에 배치될 수 있다. 제 1 및 제 3 보조 배선들(SBL1, SBL3)에 연결되는 제 2 콘택(CT2)은 제 1 분리 영역(WL_C) 상에 배치될 수 있다.
도 5c 및 도 5d를 다시 참조하여, 기판(110)이 제공된다. 기판(110)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 기판(110)은 제 1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 전극 구조체들(GL)이 제공될 수 있다. 기판(110)과 전극 구조체들(GL) 사이에 버퍼 유전막(121)이 제공될 수 있다. 버퍼 유전막(121)은 실리콘 산화막일 수 있다.
전극 구조체들(GL)의 각각은 절연 패턴들(125) 및 절연 패턴들(125)을 개재하여 서로 이격된 게이트 전극들을 포함할 수 있다. 게이트 전극들은 접지 선택 전극(GSL), 스트링 선택 전극(SSL), 및 접지 선택 전극(GSL)과 스트링 선택 전극(SSL) 사이에서 차례로 적층된 셀 전극들(WL1 ~ WLn)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(121)은 절연 패턴들(125)에 비하여 얇을 수 있다. 게이트 전극들(GSL. WL1 ~ WLn, SSL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
전극 구조체들(GL)은 제 1 분리 영역(WL_C)에 의하여 제 2 방향(D2)으로 분리될 수 있다. 제 1 분리 절연막(141)은 제 1 분리 영역(WL_C)을 채울 수 있다. 스트링 선택 전극(SSL)은, 제 2 분리 영역(SSL_C)에 의하여 제 2 방향(D2)으로 서로 분리된, 제 1 및 제 2 스트링 선택 전극들(SSL1. SSL2)을 포함할 수 있다. 제 1 스트링 선택 전극(SSL1) 및 제 2 스트링 선택 전극(SSL2)은 서로 인접하고, 제 2 방향(D2)을 따라 교번적으로 배치될 수 있다. 더미 수직 패턴들(VPD)은 제 2 분리 영역(SSL_C)을 따라 배치될 수 있다. 제 1 내지 제 4 수직 패턴들(VP1, VP2, VP3, VP4)은 제 1 스트링 선택 전극(SSL1)에 결합되고, 제 5 내지 제 8 수직 패턴들(VP5, VP6, VP7, VP8)은 제 2 스트링 선택 전극(SSL2)에 결합될 수 있다.
수직 패턴들(VP)은 전극 구조체들(GL)을 관통하는 수직 홀들(VH) 내에 배치되어 기판(110)에 연결될 수 있다. 수직 패턴들(VP)은 기판(110)으로부터 위로 연장되는(즉, 제 3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 수직 패턴들(VP)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 비트 라인들(BL)에 연결될 수 있다.
일 측면에서, 수직 패턴들(VP)은 반도체막, 예를 들어 제 1 도전형의 실리콘막일 수 있다. 수직 패턴들(VP)의 각각은 기판(110)에 접촉하는 제 1 반도체막(VPa) 및 제 1 반도체막(VPa) 상의 제 2 반도체막(VPb)을 포함할 수 있다. 수직 패턴들(VP)은 활성 영역으로 기능할 수 있다. 수직 패턴들(VP)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 마카로니 형의 수직 활성 기둥들의 속은 충진 절연막(127)으로 채워질 수 있다. 충진 절연막(127)은 실리콘 산화막으로 형성될 수 있다. 수직 패턴들(VP)의 일단 상에 도전 패턴들(128)이 제공될 수 있다. 도전 패턴들(128)에 접하는 수직 패턴들(VP)의 부분은 드레인 영역일 수 있다.
다른 측면에서, 수직 패턴들(VP)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
도 6은 도 5a의 'C' 부분의 확대도이다. 도 5a 및 도 6을 참조하여, 게이트 전극들(GSL, WL1 ~ WLn, SSL)과 수직 패턴들(VP) 사이에, 정보저장 요소(130)가 제공될 수 있다.
일 측면에서, 정보저장 요소(130)는 수직 패턴들(VP)에 인접한 터널 절연막(133), 게이트 전극들(GSL, WL1 ~ WLn, SSL)에 인접한 블로킹 절연막(131), 및 이들 사이의 전하 저장막(132)을 포함할 수 있다. 이 경우, 수직 패턴들(VP)은 반도체 기둥일 수 있다. 터널 절연막(133)은 실리콘 산화막을 포함할 수 있다. 전하 저장막(132)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 블로킹 절연막(131)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(131)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(131)은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 예를 들면, 블로킹 절연막(131)은 제 1 블로킹 절연막(131a) 및 제 2 블로킹 절연막(131b)을 포함할 수 있다. 예를 들면, 제 1 블로킹 절연막(131a)은 실리콘 산화막이고, 제 2 블로킹 절연막(131b)은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 블로킹 절연막(131)의 적어도 일부는 절연 패턴들(125)과 게이트 전극들(GSL, WL1 ~ WLn, SSL) 사이로 연장할 수 있다. 이와는 달리, 블로킹 절연막(131)의 적어도 일부는 절연 패턴들(125)과 수직 패턴들(VP) 사이로 연장할 수 있다. 도 6에는, 제 1 블로킹 절연막(131a)이 절연 패턴들(125)과 수직 패턴들(VP) 사이로 연장하고, 제 2 블로킹 절연막(131b)이 절연 패턴들(125)과 게이트 전극들(GSL, WL1 ~ WLn, SSL) 사이로 연장하는 것이 도시된다.
다른 측면에서, 정보저장 요소(130)는 가변저항 패턴일 수 있다. 가변저항 패턴은 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이 경우, 수직 패턴들(VP)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함하는 도전 기둥들일 수 있다.
일 예로, 정보저장 요소(130)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
일 예로, 정보저장 요소(130)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보저장 요소(130)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
일 예로, 정보저장 요소(130)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
전술한 메모리 장치를 형성하는 방법이 설명된다. 도 7a 내지 도 11a는 도 5a에 대응하는 평면도들이고, 도 7b 내지 도 11b는 도 5b에 대응하는 평면도들이다. 도 7c 내지 도 11c는 도 7a의 I-I'선에 따른 단면도들이고, 도 7d 내지 도 11d는 도 7b의 II-II'선에 따른 단면도들이다.
도 7a 내지 도 7d를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 방향(D1) 및 제 2 방향(D2)에 평행한 주면을 가질 수 있다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 희생막들(123) 및 절연막들(124)이 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(121) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 8a 내지 도 8d를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 수직 홀들(VH)이 형성될 수 있다. 수직 홀들(VH)은 도 5a 및 도 5b를 참조하여 설명된 수직 패턴들(VP)과 같이 배치될 수 있다.
수직 홀들(VH) 내에 수직 패턴들(VP)이 형성될 수 있다. 일 측면에서, 수직 패턴들(VP)은 제 1 도전형의 반도체막일 수 있다. 수직 패턴들(VP)의 각각은 제 1 반도체막(VPa) 및 제 2 반도체막(VPb)을 포함할 수 있다. 예를 들어, 수직 홀들(VH)의 측벽 상에 스페이서형의 제 1 반도체막(VPa)을 형성하고, 제 1 반도체막(VPa) 상에 제 2 반도체막(VPb)을 형성할 수 있다. 제 1 및 제 2 반도체막들(VPa, VPb)은 수직 홀들(VH)을 완전히 채우지 않도록 형성되고, 반도체막들 상에 절연 물질을 형성하여 수직 홀들(VH)을 완전하게 채울 수 있다. 반도체막들 및 절연 물질은 평탄화되어, 최상층의 절연막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(127)으로 채워진, 실린더 형의 수직 패턴들(VP)이 형성될 수 있다. 이와는 달리, 반도체막들은 수직 홀들(VH)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다. 수직 패턴들(VP)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 수직 패턴들(VP)이 리세스된 수직 홀들(VH) 내에 도전 패턴들(128)이 형성될 수 있다. 도전 패턴들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(128) 및 수직 패턴들(VP)의 윗부분에 제 2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 제 2 도전형은 예를 들면 N형일 수 있다.
다른 측면에서, 수직 패턴들(VP)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
수직 패턴들(VP)의 형성 전에 정보저장 요소(130)의 적어도 일부(예를 들어, 도 6의 제 1 블로킹 절연막(131a), 전하저장막(132) 및 터널 절연막(133))가 형성될 수 있다. 정보저장 요소(130)는 단차 도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다.
도 9a 내지 도 9d를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제 1 방향(D1)으로 연장되고 기판(110)을 노출하는, 제 1 분리 영역(WL_C)이 형성될 수 있다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다.
제 1 분리 영역(WL_C)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(126)을 형성한다. 리세스 영역(126)은 희생막들(123)이 제거된 영역에 해당되고, 수직 패턴들(VP) 및 절연 패턴들(125)에 의하여 정의된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(126)에 의하여 수직 패턴들(VP)의 측벽의 일부분들이 노출된다.
도 10a 내지 도 10d를 참조하여, 리세스 영역(126)에 정보저장 요소(130)의 적어도 일부(예를 들면, 도 6의 제 2 블로킹 절연막(131b))를 형성할 수 있다.
리세스 영역(126)의 정보저장 요소(130) 상에 도전막이 형성될 수 있다. 도전막은 도핑된 실리콘막, 금속막(예를 들면, 텅스텐), 금속 질화막 또는 금속 실리사이드막 중의 적어도 하나로 형성될 수 있다. 도전막은 원자층증착 방법에 의하여 형성될 수 있다. 도전막이 금속 실리사이드막인 경우, 도전막을 형성하는 것은 폴리실리콘막을 형성하고, 제 1 분리 영역(WL_C)에 인접한 폴리실리콘막의 일부를 제거하여 폴리실리콘막을 리세스하고, 리세스된 폴리실리콘막 상에 금속막을 형성하고, 금속막을 열처리하고, 그리고 미반응 금속막을 제거하는 것을 포함할 수 있다. 금속 실리사이드막을 위한 금속막은 텅스텐, 티타늄, 코발트, 또는 니켈을 포함할 수 있다.
리세스 영역(126)의 외부(즉, 제 1 분리 영역(WL_C))에 형성된 도전막이 제거된다. 이에 따라, 리세스 영역(126)의 내에 게이트 전극들(GSL. WL01~ WLn, SSL)이 형성된다. 게이트 전극들(GSL. WL1 ~ WLn, SSL)은 제 1 방향(D1)으로 연장한다. 전극 구조체들(GL)은 게이트 전극들(GSL. WL1 ~ WLn, SSL)을 포함할 수 있다. 전극 구조체들(GL)은 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 하나의 전극 구조체에, 제 1 및 제 2 방향(D1, D2)을 따라 지그재그로 배열된, 수직 패턴들(VP)이 결합될 수 있다.
제 1 분리 영역(WL_C)에 형성된 도전막이 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제 2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
도 11a 및 도 11b를 참조하여, 제 1 분리 영역(WL_C)을 채우는 제 1 분리 절연막(141)이 형성될 수 있다. 더미 수직 패턴(VPD)을 따라 스트링 선택 전극(SSL)을 패터닝하여, 제 1 및 제 2 스트링 선택 전극들(SSL1, SSL2)을 형성할 수 있다. 제 1 및 제 2 스트링 선택 전극들(SSL1, SSL2) 사이의 제 2 분리 영역(SSL_C)을 채우는 제 2 분리 절연막(미도시)이 형성될 수 있다.
제 1 콘택(CT1)이 수직 패턴들(VP) 상에 형성되어 도전 패턴들(128)에 연결될 수 있다. 제 1 콘택(CT1) 상에 보조배선들(SBL)이 형성될 수 있다. 보조배선들(SBL)은 제 2 방향(D2)으로 연장하는 바형상을 가질 수 있다. 때문에, 보조배선들(SBL)은 더블 패터닝(DPT) 방법으로 형성될 수 있다. 보조배선들(SBL)은 도 4a, 도 5a 및 도 5b에 도시된 것과 같이 배치될 수 있다. 보조배선들(SBL)은 제 1 콘택(CT1)을 통하여, 제 2 방향(D2)으로 인접한 수직 패턴들(VP)을 연결할 수 있다.
도 5a 내지 도 5d를 다시 참조하여, 보조배선들(SBL)은 제 2 콘택(CT2)을 통하여, 비트라인들(BL)에 연결된다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 장치의 평명도들이다. 도 12b는 수직 패턴들의 배치의 관점에서 도시되었다. 도 13a는 도 12a의 'A' 부분의 확대도이고, 도 13b는 도 12a의 'B' 부분의 확대도이다. 도 13c는 도 13a의 I-I'선에 따른 단면도이다. 도 13d는 도 13b의 II-II'선에 따른 단면도이다. 도 5a 및 도 5b를 참조하여 설명된 실시예들과 유사한 구성요소들을 제외하고 설명된다.
도 12a, 도 12b, 및 도 13a 내지 도 13d를 참조하여, 수직 패턴들(VP)이 제 1 방향(D1)으로 시프트되는 거리들이 실질적으로 동일할 수 있다. 즉, 제 1 내지 제 8 거리들(L1 ~ L8)이 실질적으로 서로 동일할 수 있다. 이에 따라, 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치될 수 있다. 다르게 말하면, 서로 인접한 4개의 수직 패턴들은 마름모꼴로 배치될 수 있다.
이 경우, 제 1 보조 배선들(SBL1) 및 제 3 보조 배선들(SBL3)의 각각은 제 2 방향(D2)으로 연장하는 바디부(B)와 제 1 방향(D1)으로 돌출된 돌출부(P)을 가질 수 있다. 돌출부(P)는 제 1 분리 영역(WL_C) 상에 배치될 수 있다. 제 1 보조 배선들(SBL1) 및 제 3 보조 배선들(SBL43)에 연결된 제 2 콘택(CT2)은 돌출부(P)에 접촉할 수 있다.
도 12a 및 도 12b에 도시된 반도체 장치는 도 5a 및 도 5b를 참조하여 설명된 실시예들과 유사한 방법으로 형성될 수 있다. 다만, 보조 배선들(SBL1 ~ SBL4)은 더블 패터닝(DPT) 방법이 아닌 일반적인 패터닝 방법으로 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 적층되는 전극들을 포함하고, 제 1 방향으로 연장하는 전극 구조체;
    상기 전극 구조체를 관통하는 복수의 수직 패턴들;
    상기 전극 구조체 상에 배치되고, 상기 복수의 수직 패턴들에 연결되는 복수의 비트 라인들; 및
    상기 복수의 수직 패턴들과 상기 복수의 비트 라인들 사이에 배치되는 복수의 보조 배선들을 포함하되,
    상기 복수의 수직 패턴들은:
    상기 제 1 방향으로 배열된 제 1 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 1 수직 패턴들에 바로 인접하여 배치되고, 상기 제 1 수직 패턴들로부터 상기 제 1 방향에 교차하는 제 2 방향으로 이격된 제 2 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 2 수직 패턴들에 바로 인접하여 배치되고, 상기 제 2 수직 패턴들로부터 상기 제 2 방향으로 이격된 제 3 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 3 수직 패턴들에 바로 인접하여 배치되고, 상기 제 3 수직 패턴들로부터 상기 제 2 방향으로 이격된 제 4 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 4 수직 패턴들에 바로 인접하여 배치되고, 상기 제 4 수직 패턴들로부터 상기 제 2 방향으로 이격된 더미 수직 패턴들; 및
    상기 더미 수직 패턴들을 기준으로 상기 제 1, 제 2, 제 3 및 제 4 수직 패턴들에 대하여 각각 대칭적으로 배치된 제 5, 제 6, 제 7, 및 제 8 수직 패턴들을 포함하고,
    상기 제 1 및 제 2 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치되고, 상기 제 2 및 제 3 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 비정삼각형으로 배치되고,
    상기 복수의 보조 배선들은:
    상기 제 3 수직 패턴들과 상기 제 6 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바 형상의 제 1 보조 배선들; 및
    상기 제 4 수직 패턴들과 상기 제 5 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바 형상의 제 2 보조 배선들을 포함하고,
    상기 제1 보조 배선들 및 상기 제2 보조 배선들은 상기 더미 수직 패턴들 위에서 상기 제1 방향을 따라 교대로 배열되고, 상기 제1 보조 배선들의 상기 제2 방향에 따른 길이는 상기 제2 보조 배선들의 상기 제2 방향에 따른 길이와 다른 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제 3 및 제 4 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치되는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 제 1 수직 패턴들은 상기 전극 구조체의 일 가장자리에 가장 인접하여 배치되고,
    상기 제 4 수직 패턴들 및 상기 더미 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치되는 반도체 장치.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 전극 구조체으로부터 상기 제 2 방향과 반대 방향으로 이격되고, 상기 전극 구조체와 동일하게 구성된 추가적 전극 구조체; 및
    상기 추가적 전극 구조체의 제 8 수직 패턴들과 상기 전극 구조체의 상기 제 1 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바형상의 제 3 보조 배선들을 더 포함하는 반도체 장치.
  7. 청구항 6에 있어서,
    상기 추가적 전극 구조체의 제 7 수직 패턴들과 상기 전극 구조체의 상기 제 2 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바형상의 제 4 보조 배선들을 더 포함하는 반도체 장치.
  8. 청구항 7에 있어서,
    상기 복수의 비트 라인들은, 상기 제 1, 제 2, 제 3 및 제 4 보조 배선들을 각각 연결하고 상기 제 2 방향으로 연장하는 제 1, 제 2, 제 3 및 제 4 비트 라인들을 포함하는 반도체 장치.
  9. 기판 상에 배치되고, 제 1 방향으로 연장하는 전극 구조체, 상기 전극 구조체는 접지 선택 전극, 스트링 선택 전극, 및 상기 접지 선택 전극과 상기 스트링 선택 전극 사이에서 차례로 적층된 셀 전극들을 포함하는 것;
    상기 전극 구조체를 관통하는 복수의 수직 패턴들; 및
    상기 전극 구조체 상에 배치되고 상기 복수의 수직 패턴들에 연결되는 복수의 보조 배선들을 포함하고,
    상기 복수의 수직 패턴들은:
    상기 제 1 방향으로 배열된 제 1 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 1 수직 패턴들에 바로 인접하여 배치되고, 상기 제 1 수직 패턴들로부터 상기 제 1 방향에 교차하는 제 2 방향으로 이격된 제 2 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 2 수직 패턴들에 바로 인접하여 배치되고, 상기 제 2 수직 패턴들로부터 상기 제 2 방향으로 이격된 제 3 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 3 수직 패턴들에 바로 인접하여 배치되고, 상기 제 3 수직 패턴들로부터 상기 제 2 방향으로 이격된 제 4 수직 패턴들;
    상기 제 1 방향으로 배열되고, 상기 제 4 수직 패턴들에 바로 인접하여 배치되고, 상기 제 4 수직 패턴들로부터 상기 제 2 방향으로 이격된 더미 수직 패턴들; 및
    상기 더미 수직 패턴들을 기준으로 상기 제 1, 제 2, 제 3 및 제 4 수직 패턴들에 대하여 각각 대칭적으로 배치된 제 5, 제 6, 제 7, 및 제 8 수직 패턴들을 포함하고,
    상기 제 1 및 제 2 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치되고, 상기 제 2 및 제 3 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 비정삼각형으로 배치되고,
    상기 복수의 보조 배선들은:
    상기 제 3 수직 패턴들과 상기 제 6 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바 형상의 제 1 보조 배선들; 및
    상기 제 4 수직 패턴들과 상기 제 5 수직 패턴들을 각각 연결하고, 상기 제 2 방향으로 연장하는 바 형상의 제 2 보조 배선들을 포함하고,
    상기 제1 보조 배선들 및 상기 제2 보조 배선들은 상기 더미 수직 패턴들 위에서 상기 제1 방향을 따라 교대로 배열되고, 상기 제1 보조 배선들의 상기 제2 방향에 따른 길이는 상기 제2 보조 배선들의 상기 제2 방향에 따른 길이와 다른 반도체 장치.
  10. 청구항 9에 있어서,
    상기 제 3 및 제 4 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치되고,
    상기 제 4 수직 패턴들 및 상기 더미 수직 패턴들에서 서로 최인접한 3개의 수직 패턴들은 정삼각형으로 배치되는 반도체 장치.
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