CN106449691B - 半导体器件 - Google Patents

Abstract

公开了一种半导体器件。该半导体器件包括设置在基板上的电极以及穿透电极的多个垂直图案。该垂直图案包括布置为形成菱形的第一垂直图案以及布置为形成不规则梯形或菱形的第二垂直图案。

Description

半导体器件

技术领域

本发明构思的示例实施方式涉及半导体器件，具体地，涉及半导体存储器件。

背景技术

半导体器件的高集成度被期望以满足消费者对于优异性能和低廉价格的需求。在半导体存储器件的情形下，其集成度是确定产品价格的重要因素。在典型的二维半导体存储器件的情形下，因为其集成度主要由单位存储单元占据的面积确定，所以集成度大大受精细图案形成技术的水平影响。然而，使用极其昂贵的工艺设备来提高图案精细度对提高二维半导体存储器件的集成度设定了实际限制。

发明内容

本发明构思的示例实施方式提供一种具有高集成密度和高运行速度的半导体器件。

根据本发明构思的示例实施方式，一种半导体器件可以包括：基板；在基板上的电极结构，该电极结构包括层叠在基板上且平行于第一方向延伸的电极；以及穿透电极结构的多个垂直图案。该垂直图案可以包括在第一方向上布置的第一垂直图案、在第一方向上布置的第二垂直图案以及在第一方向上布置的第三垂直图案。第二垂直图案在交叉第一方向的第二方向上与第一垂直图案相邻并且与第一垂直图案间隔开。第三垂直图案在第二方向上与第二垂直图案相邻并且与第二垂直图案间隔开。第一和第二垂直图案可以布置为使得第一和第二垂直图案当中的三个最相邻的垂直图案的中心位于正三角形的顶点，第二和第三垂直图案布置为使得第二和第三垂直图案当中的三个最相邻的垂直图案的中心位于不等边三角形的顶点。

在示例实施方式中，第二垂直图案在第一方向上从第一垂直图案偏移的距离可以不同于第三垂直图案在第一方向上从第二垂直图案偏移的距离。

在示例实施方式中，垂直图案还可以包括在第一方向上布置的第四垂直图案。第四垂直图案可以与第三垂直图案相邻。第四垂直图案可以在第二方向上与第三垂直图案间隔开。第三和第四垂直图案可以布置为使得第三和第四垂直图案当中的三个最相邻的垂直图案的中心位于第二正三角形的顶点。

在示例实施方式中，垂直图案还可以包括在第一方向上布置的、与第四垂直图案相邻且在第二方向上与第四垂直图案间隔开的虚设垂直图案。第四垂直图案和虚设垂直图案可以布置为使得第四垂直图案和虚设垂直图案当中的三个最相邻的垂直图案的中心位于第三正三角形的顶点。

在示例实施方式中，垂直图案还可以包括分别与第一垂直图案、第二垂直图案、第三垂直图案和第四垂直图案关于虚设垂直图案对称地布置的第五垂直图案、第六垂直图案、第七垂直图案和第八垂直图案。

在示例实施方式中，半导体器件还可以包括：第一辅助线，分别将第三垂直图案连接至第六垂直图案；以及第二辅助线，分别将第四垂直图案连接至第五垂直图案。第一辅助线和第二辅助线可以包括在第二方向上延伸的条状结构。当在平面图中看时，第一辅助线可以分别交叠虚设垂直图案。第一辅助线和第二辅助线可以在第一方向上交替地布置。

在示例实施方式中，半导体器件还可以包括：另外的电极结构，在与第二方向相反的方向上与电极结构间隔开；以及第三辅助线。该另外的电极结构可以包括与该电极结构基本上相同的构造，该第三辅助线可以分别将该另外的电极结构的第八垂直图案连接至电极结构的第一垂直图案。第三辅助线可以包括在第二方向上延伸的条状结构。半导体器件还可以包括：第四辅助线，分别将该另外的电极结构的第七垂直图案连接至电极结构的第二垂直图案，第四辅助线可以包括在第二方向上延伸的条状结构。半导体器件还可以包括：第一、第二、第三和第四位线，分别连接到第一、第二、第三和第四辅助线，并且在第二方向上延伸。

根据本发明构思的示例实施方式，一种半导体器件可以包括：基板；在基板上的电极结构；以及穿透电极结构的多个垂直图案。该电极结构在第一方向上延伸。该电极结构包括地选择电极、串选择电极以及顺序层叠在地选择电极和串选择电极之间的单元电极。该垂直图案可以包括第一垂直图案和第二垂直图案。该第一垂直图案可以布置为具有位于至少一个正三角形的顶点处的中心，第二垂直图案可以布置为具有位于至少一个不等边三角形的顶点处的中心。

在示例实施方式中，第一垂直图案的中心之间的距离可以是相同的，第二垂直图案的中心之间的距离的至少之一可以不同于第一垂直图案的中心之间的距离。

根据本发明构思的示例实施方式，一种半导体器件可以包括：基板；在基板上的电极结构；以及在基板上布置成行的垂直图案。该垂直图案在垂直于基板的顶表面的方向上延伸穿过电极结构。在所述行的同一行的垂直图案在第一方向上彼此间隔开。垂直图案包括在第一行的第一垂直图案、在第二行的第二垂直图案以及在第三行的第三垂直图案。第一至第三行的垂直图案在第二方向上从电极结构的相同边缘顺序地布置，使得在平面图中，第一至第三垂直图案全部沿第二方向延伸穿过电极结构的第一半。两个相邻的第一垂直图案的每个中心与相邻的第二垂直图案的中心间隔开一对角距离(diagonaldistance)，该对角距离与所述两个相邻的第一垂直图案的中心在第一方向上彼此间隔开的距离相同。该垂直图案包括延伸穿过电极结构的垂直图案的虚设行。第三垂直图案在第二方向上与在虚设行的垂直图案中的相应的虚设垂直图案间隔开。

在示例实施方式中，垂直图案还可以包括在第四行的第四垂直图案、在第五行的第五垂直图案、在第六行的第六垂直图案、在第七行的第七垂直图案以及在第八行的第八垂直图案。第四行的垂直图案可以在虚设行的垂直图案与第三行的垂直图案之间。第五至第八行的垂直图案可以在第二方向上从虚设行的垂直图案顺序地布置，使得在平面图中，第五至第八行的垂直图案全部沿第二方向延伸穿过电极结构的第二半。

在示例实施方式中，第五垂直图案、第六垂直图案、第七垂直图案和第八垂直图案可以分别与第一垂直图案、第二垂直图案、第三垂直图案和第四垂直图案关于虚设垂直图案对称地布置。两个相邻的第三垂直图案的每个中心与邻近的第二垂直图案的中心间隔开一对角距离，该对角距离不同于所述两个相邻的第三垂直图案的中心在第一方向上彼此间隔开的距离。

在示例实施方式中，第五垂直图案、第六垂直图案、第七垂直图案和第八垂直图案可以分别与第一垂直图案、第二垂直图案、第三垂直图案和第四垂直图案关于虚设垂直图案对称地布置。两个相邻的第三垂直图案的每个中心可以与邻近的第二垂直图案的中心间隔开一对角距离，该对角距离等于所述两个相邻的第三垂直图案的中心在第一方向上彼此间隔开的距离。

在示例实施方式中，该半导体器件还可以包括：在第二方向上与所述电极结构间隔开的另一电极结构；以及辅助线。所述电极结构可以是第一电极结构并且所述另一电极结构可以是第二电极结构。垂直图案可以包括延伸穿过第二电极结构并与延伸穿过第一电极结构的垂直图案具有相同布置的另外的垂直图案，使得垂直图案可以包括延伸穿过第二电极结构的第一至第八垂直图案以及虚设垂直图案。辅助线可以包括第一辅助线、第二辅助线、第三辅助线以及第四辅助线。第一辅助线可以每个将第一垂直图案中的延伸穿过第一电极的其中一个第一垂直图案连接到第八垂直图案中的延伸穿过第二电极并且在第二方向上间隔开的相应一个第八垂直图案。第二辅助线可以每个将第二垂直图案中的延伸穿过第一电极的其中一个第二垂直图案连接到第七垂直图案中的延伸穿过第二电极并且在第二方向上间隔开的相应一个第七垂直图案。第三辅助线可以将延伸穿过第一电极的第三垂直图案连接到延伸穿过第一电极并且在第二方向上间隔开的相应的第六垂直图案。第四辅助线可以将延伸穿过第一电极的第四垂直图案连接到延伸穿过第一电极并且在第二方向上间隔开的相应的第五垂直图案。当在平面图中看时，第三和第四辅助线可以跨过垂直图案的行。

附图说明

通过以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图描绘了如在此所述的非限制性的示例实施方式。

图1是示出根据本发明构思的示例实施方式的半导体器件的框图。

图2是示出图1的存储单元阵列的示例的框图。

图3是示出根据本发明构思的示例实施方式的半导体器件的电路图。

图4A和4B是示出根据本发明构思的示例实施方式的半导体器件的平面图。

图5A是图4A的部分‘A’的放大图。

图5B是图4A的部分‘B’的放大图。

图5C是沿图5A的线I-I'截取的截面图。

图5D是沿图5B的线II-II'截取的截面图。

图6是图5C的部分‘C’的放大图。

图7A至11A是对应于图5A的平面图。

图7B至11B是对应于图5B的平面图。

图7C至11C是沿图7A的线I-I'截取的截面图。

图7D至11D是沿图7B的线II-II'截取的截面图。

图12A和12B是示出根据本发明构思的示例实施方式的半导体器件的平面图。

图13A是图12A的部分‘A’的放大图。

图13B是图12A的部分‘B’的放大图。

图13C是沿图13A的线I-I'截取的截面图。

图13D是沿图13B的线II-II'截取的截面图。

应该注意到，这些图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性且旨在补充以下提供的书面描述。然而，这些图不是按比例绘制且可以不精确地反映任何给出的示例实施方式的精确结构或性能特征，且不应被解释为限定或限制示例实施方式包含的数值范围或性能。例如，为了清晰，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同图中的类似或相同附图标记的使用旨在表示类似或相同元件或特征的存在。

具体实施方式

现在将参考附图更全面地描述本发明构思的示例实施方式，在附图中示出了示例实施方式。然而，本发明构思的示例实施方式可以实现为多种不同形式，且不应被理解为限于在此阐述的实施方式；而是，提供这些示例实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的普通技术人员。在图中，为了清晰，夸大了层和区域的厚度。在图中相同的附图标记表示相同的元件，因而将省略它们的描述。

将理解，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件或者可以存在居间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，没有居间元件存在。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。用于描述元件或层之间的关系的其它词应该以类似的方式解释(例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”，“在……上”与“直接在……上”)。

将理解，虽然术语“第一”、“第二”等可以用于此来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因而，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离示例实施方式的教导。

为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与其它元件或特征如图中所示的关系。将理解，除了图中所描绘的取向之外，空间关系术语旨在还包含装置在使用或操作中的其它不同取向。例如，如果在图中的装置被翻转，则被描述为“在”其它元件或特征“下”或“下面”的元件可以取向为“在”所述其它元件或特征“上”。因而，术语“在……下”可以包含上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语被相应地解释。

在此使用的术语仅用于描述特定实施方式，而不意欲限制示例实施方式。在此使用时，单数形式“一”、“该”也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，如果在此使用，术语“包含”、“包含……的”、“包括”和/或“包括……的”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在或添加。表述诸如“……的至少之一”，当在一列元件之后时，修饰整列元素而不修饰该列中的个别元素。

在此参考截面图示描述了本发明构思的示例实施方式，其中截面图示是示例实施方式的理想实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，本发明构思的示例实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区可具有在其边缘的圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施方式的范围。

虽然一些截面图的相应平面图和/或透视图可以不被示出，但是此处示出的装置结构的截面图为沿着如可以在平面图中示出的那样的两个不同方向和/或如可以在透视图中示出的那样的三个不同方向延伸的多个装置结构提供支持。所述两个不同方向可以彼此垂直或可以不彼此垂直。所述三个不同方向可以包括可以垂直于所述两个不同方向的第三方向。所述多个装置结构可以被集成到同一电子设备中。例如，当在截面图中示出装置结构(例如，存储单元结构或晶体管结构)时，电子装置可以包括多个装置结构(例如，存储单元结构或晶体管结构)，如将由电子装置的平面图示出的。所述多个装置结构可以布置成阵列和/或二维图案。

除非另外地定义，在此使用的所有术语(包括技术术语和科学术语)具有与本发明构思的示例实施方式所属的领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通用字典中定义的那些)应被理解为具有与其在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度形式化的意义，除非在此清楚地如此定义。

图1是示出根据本发明构思的示例实施方式的半导体器件100的框图。参考图1，根据本发明构思的示例实施方式的半导体器件可以包括存储单元阵列10、地址解码器20、读/写电路30、数据输入/输出电路40和控制逻辑50。

存储单元阵列10可以经由多条字线WL连接到地址解码器20，并且可以经由多条位线BL连接到读/写电路30。存储单元阵列10可以包括多个存储单元。例如，存储单元阵列10可以配置为在每个单元中存储一个或更多位。

地址解码器20可以经由字线WL连接到存储单元阵列10。地址解码器20根据控制逻辑50的控制而运行。地址解码器20可以从外部接收地址ADDR。地址解码器20解码所接收的地址ADDR当中的行地址以从字线WL当中选择相应的字线。此外，地址解码器20解码地址ADDR当中的列地址，并且将解码后的列地址传送到读/写电路30。例如，地址解码器20可以包括诸如行解码器、列解码器和地址缓冲器的元件。

读/写电路30可以经由位线BL连接到存储单元阵列10，并且可以经由数据线DL连接到数据输入/输出电路40。读/写电路30可以根据控制逻辑50的控制而运行。读/写电路30从地址解码器20接收已解码的列地址。读/写电路30使用已解码的列地址选择位线BL。例如，读/写电路30从数据输入/输出电路40接收数据并且将所接收的数据写入存储单元阵列10中。读/写电路30从存储单元阵列10读取数据并且将读取的数据传送到数据输入/输出电路40。读/写电路30从存储单元阵列10的第一存储区读取数据，并且将读取的数据写入存储单元阵列10的第二存储区。例如，读/写电路30可以执行回拷贝(copy-back)操作。

读/写电路30可以包括包含页缓冲区(或页寄存器)和列选择电路的元件。作为另一示例，读/写电路30可以包括包含感测放大器、写驱动器和列选择电路的元件。

数据输入/输出电路40可以经由数据线DL连接到读/写电路30。数据输入/输出电路40根据控制逻辑50的控制而运行。数据输入/输出电路40与外部交换数据DATA。数据输入/输出电路40经由数据线DL传送数据DATA到读/写电路30。数据输入/输出电路40将通过数据线DL从读/写电路30传送的数据DATA输出到外部。例如，数据输入/输出电路40可以包括诸如数据缓冲器的元件。

控制逻辑50可以连接到地址解码器20、读/写电路30和数据输入/输出电路40。控制逻辑50可以配置为控制3D半导体器件的操作。控制逻辑50可以响应从外部传送的控制信号CTRL而运行。

图2是示出图1的存储单元阵列10的示例的框图。参考图2，存储单元阵列10可以包括多个存储块BLK1-BLKn。存储块BLK1至BLKn的每个可具有三维(3D)结构或垂直结构。

图3是示出参考图1和图2描述的半导体器件的电路图。参考图1至3，根据本发明构思的示例实施方式的半导体器件可以包括公共源线CSL、位线BL以及设置在公共源线CSL和位线BL之间的多个单元串CSTR。单元串CSTR中的一些可以并联连接到位线BL当中的同一位线BL。

每个单元串CSTR可以包括联接到公共源线CSL的地选择晶体管GST、联接到位线BL中的对应一条的串选择晶体管SST、以及插置在地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以在公共源线CSL和位线BL之间串联连接。每个单元串CSTR还可以包括分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极的地选择线GSL、多条字线WL1-WLn和串选择线SSL。

图4A和4B是示出根据本发明构思的示例实施方式的半导体器件的平面图。具体地，图4B示出在半导体器件中设置的垂直图案的平面布置的示例。

参考图4A和4B，电极结构GL可以在第一方向D1上延伸。电极结构GL可以设置为在交叉第一方向D1的第二方向D2上彼此面对。电极结构GL可以包括第一、第二和第三栅电极结构GL1、GL2和GL3，如在图4A中部分地显示的。第一至第三电极结构GL1、GL2和GL3可以在第二方向D2上顺序地布置。平行于第一方向D1延伸的第一隔离区WL_C可以设置在电极结构GL之间。

当在平面图中看时，多个垂直图案VP可以在第一和第二方向D1和D2上设置以形成Z字形布置。垂直图案VP可以联接到在第一方向D1上延伸的电极结构GL。垂直图案VP可以设置为穿过电极结构GL。垂直图案VP可以连接到在第二方向D2上延伸的位线BL。

垂直图案VP可以包括第一至第八垂直图案VP1-VP8的组。第一至第八垂直图案VP1-VP8的每个组可以设置为形成平行于第一方向D1的列。第一至第八垂直图案VP1-VP8可以在第二方向D2上彼此间隔开。例如，第二垂直图案VP2可以与第一垂直图案VP1在第二方向D2上相邻且间隔开地设置。第三垂直图案VP3可以与第二垂直图案VP2在第二方向D2上相邻且间隔开地设置。第四垂直图案VP4可以与第三垂直图案VP3在第二方向D2上相邻且间隔开地设置。第五垂直图案VP5可以与第四垂直图案VP4在第二方向D2上相邻且间隔开地设置。第六垂直图案VP6可以与第五垂直图案VP5在第二方向D2上相邻且间隔开地设置。第七垂直图案VP7可以与第六垂直图案VP6在第二方向D2上相邻且间隔开地设置。第八垂直图案VP8可以与第七垂直图案VP7相邻地设置并且可以与第一垂直图案VP1在第二方向D2上间隔开。在示例实施方式中，虚设垂直图案VPD可以进一步设置在第四垂直图案VP4和第五垂直图案VP5之间并且可以在第一方向D1上布置。当与其它垂直图案VP相比时，第一和第八垂直图案VP1和VP8可以较邻近每个电极结构GL的边缘或较邻近第一隔离区WL_C而定位。

第二垂直图案VP2可以在第一方向D1上从第一垂直图案VP1偏移第一距离L1。第三垂直图案VP3可以在第一方向D1上从第二垂直图案VP2偏移第二距离L2。第四垂直图案VP4可以在第一方向D1上从第三垂直图案VP3偏移第三距离L3。虚设垂直图案VPD可以在第一方向D1上从第四垂直图案VP4偏移第四距离L4。第五垂直图案VP5可以在第一方向D1上从虚设垂直图案VPD偏移第五距离L5。第六垂直图案VP6可以在第一方向D1上从第五垂直图案VP5偏移第六距离L6。第七垂直图案VP7可以在第一方向D1上从第六垂直图案VP6偏移第七距离L7。第八垂直图案VP8可以在第一方向D1上从第七垂直图案VP7偏移第八距离L8。在示例实施方式中，第一、第三、第四、第五、第六和第八距离L1、L3、L4、L5、L6和L8可以是相同的(和/或基本上相同)，并且第二和第七距离L2和L7可以彼此不同。例如，第七距离L7可以比第二距离L2长。

因此，第一和第二垂直图案VP1和VP2可以以其三个最相邻的垂直图案的中心位于正三角形的顶点这样的方式设置。类似地，第三和第四垂直图案VP3和VP4可以以其三个最相邻的垂直图案的中心位于正三角形的顶点这样的方式设置。第四和虚设垂直图案VP4和VPD可以以其三个最相邻的垂直图案的中心位于正三角形的顶点这样的方式设置。虚设和第五垂直图案VPD和VP5可以以其三个最相邻的垂直图案的中心位于正三角形的顶点这样的方式设置。第五和第六垂直图案VP5和VP6可以以其三个最相邻的垂直图案的中心位于正三角形的顶点这样的方式设置。第七和第八垂直图案VP7和VP8可以以其三个最相邻的垂直图案的中心位于正三角形的顶点这样的方式设置。换言之，第一和第二垂直图案VP1和VP2可以设置为允许其三个最相邻的垂直图案具有基本上相同的中心距(在下文中，第一距离)。第三和第四垂直图案VP3和VP4可以设置为允许其三个最相邻的垂直图案具有基本上相同的中心距(例如，第一距离)。第四和虚设垂直图案VP4和VPD可以设置为允许其三个最相邻的垂直图案具有基本上相同的中心距(例如，第一距离)。虚设和第五垂直图案VPD和VP5可以设置为允许其三个最相邻的垂直图案具有基本上相同的中心距(例如第一距离)。第五和第六垂直图案VP5和VP6可以设置为允许其三个最相邻的垂直图案具有基本上相同的中心距(例如第一距离)。第七和第八垂直图案VP7和VP8可以设置为允许其三个最相邻的垂直图案具有基本上相同的中心距(例如第一距离)。

相反，第二和第三垂直图案VP2和VP3可以以其三个最相邻的垂直图案的中心位于不等边三角形的顶点这样的方式设置。类似地，第六和第七垂直图案VP6和VP7可以以其三个最相邻的垂直图案的中心位于不等边三角形的顶点这样的方式设置。例如，第二和第三垂直图案VP2和VP3可以设置为允许其三个最相邻的垂直图案中的至少一对具有小于或大于第一距离的中心距。第六和第七垂直图案VP6和VP7可以设置为允许其三个最相邻的垂直图案中的至少一对具有小于或大于第一距离的中心距。

换言之，第三、第四和虚设垂直图案VP3、VP4和VPD可以以其四个相邻的垂直图案的中心位于菱形的顶点这样的方式设置。类似地，虚设、第五和第六垂直图案VPD、VP5和VP6可以以其四个相邻的垂直图案的中心位于菱形的顶点这样的方式设置。相反，第一、第二和第三垂直图案VP1、VP2和VP3可以以其四个相邻的垂直图案的中心位于不规则梯形、等腰梯形或风筝型的顶点这样的方式设置。类似地，第二、第三和第四垂直图案VP2、VP3和VP4可以以其四个相邻的垂直图案的中心位于不规则梯形、等腰梯形或风筝形的顶点这样的方式设置。第五、第六和第七垂直图案VP5、VP6和VP7可以以其四个相邻的垂直图案的中心位于不规则梯形、等腰梯形或风筝形的顶点这样的方式设置。第六、第七和第八垂直图案VP6、VP7和VP8可以以其四个相邻的垂直图案的中心位于不规则梯形、等腰梯形或风筝形的顶点这样的方式设置。辅助线SBL可以设置在垂直图案VP和位线BL之间。位线BL可以通过辅助线SBL连接到垂直图案VP。辅助线SBL可以包括第一至第四辅助线SBL1-SBL4。

图5A是图4A的部分‘A’的放大图，图5B是图4A的部分‘B’的放大图。图5C是沿图5A的线I-I'截取的截面图。图5D是沿图5B的线II-II'截取的截面图。

参考图4A以及图5A至5D，第二辅助线SBL2可以设置为连接与电极结构GL中的同一个电极结构联接的第三和第六垂直图案VP3和VP6，并且可具有在第二方向D2上延伸的条状结构。第四辅助线SBL4可以设置为连接与电极结构GL的同一个电极结构联接的第四和第五垂直图案VP4和VP5，并且可具有在第二方向D2上延伸的条状结构。当在平面图中看时，第二辅助线SBL2可以分别与虚设垂直图案VPD交叠。第二和第四辅助线SBL2和SBL4可以在第一方向D1上交替地设置。

第一和第三辅助线SBL1和SBL3可以设置为连接分别联接到电极结构中的相邻电极结构的垂直图案。例如，第一辅助线SBL1可以设置为将第一电极结构GL1的第八垂直图案VP8连接到第二电极结构GL2的第一垂直图案VP1，并且可具有在第二方向D2上延伸的条状结构。第三辅助线SBL3可以设置为将第一电极结构GL1的第七垂直图案VP7连接到第二电极结构GL2的第二垂直图案VP2，并且可具有在第二方向D2上延伸的条状结构。第一和第三辅助线SBL1和SBL3可以在第一方向D1上交替地设置。

第一至第四位线BL1、BL2、BL3和BL4可以设置在辅助线上，并且可以分别连接到第一至第四辅助线SBL1、SBL2、SBL3和SBL4。第一至第四位线BL1、BL2、BL3和BL4可以在第二方向D2上延伸。

辅助线SBL1-SBL4可以通过第一接触CT1连接到垂直图案VP1-VP8。第一接触CT1可以分别设置在垂直图案VP1-VP8上。辅助线SBL1-SBL4可以不设置在虚设垂直图案VPD上。位线BL1-BL4可以通过第二接触CT2分别连接到辅助线SBL1-SBL4。连接到第二辅助线SBL2的第二接触CT2可以设置在虚设垂直图案VPD上。连接到第一和第三辅助线SBL1和SBL3的第二接触CT2可以设置在第一隔离区WL_C上。

返回参考图5C和5D，可以提供基板110。基板110可以包括从由单晶硅层、绝缘体上硅(SOI)晶片、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层以及形成在绝缘层上的多晶硅层组成的组中选出的至少之一。基板110可具有第一导电类型(例如p型)。电极结构GL可以设置在基板110上。缓冲电介质层121可以设置在基板110和电极结构GL之间。缓冲电介质层121可以是硅氧化物层。

每个电极结构GL可以包括绝缘图案125和栅电极。栅电极可以通过插置在其间的绝缘图案125彼此间隔开，并且可以包括地选择电极GSL、串选择电极SSL以及顺序层叠在地选择电极GSL与串选择电极SSL之间的单元电极WL1-WLn。绝缘图案125可以是硅氧化物层。缓冲电介质层121可以比绝缘图案125薄。栅电极GSL、WL1-WLn和SSL可以由掺杂硅、金属(例如钨)、金属氮化物或金属硅化物的至少之一形成，或包含掺杂硅、金属(例如钨)、金属氮化物或金属硅化物的至少之一。

电极结构GL可以通过第一隔离区WL_C在第二方向D2上彼此间隔开。第一隔离绝缘层141可以设置为填充第一隔离区WL_C。串选择电极SSL可以包括通过第二隔离区SSL_C彼此分离的第一和第二串选择电极SSL1和SSL2。第一和第二串选择电极SSL1和SSL2可以彼此相邻并且可以在第二方向D2上交替地设置。虚设垂直图案VPD可以沿第二隔离区SSL_C布置。第一至第四垂直图案VP1、VP2、VP3和VP4可以联接到第一串选择电极SSL1，第五至第八垂直图案VP5、VP6、VP7和VP8可以联接到第二串选择电极SSL2。

垂直图案VP可以设置在穿透电极结构GL的垂直孔VH中，且可以连接到基板110。每个垂直图案VP可具有与垂直于基板110的顶表面的向上方向或第三方向D3平行的纵轴。每个垂直图案VP可以包括分别连接到基板110和位线BL中的相应一条的相反末端。

在示例实施方式中，垂直图案VP可以由半导体层(例如第一导电类型的硅层)形成，或可以包含半导体层(例如第一导电类型的硅层)。每个垂直图案VP可以包括第一半导体层VPa以及在第一半导体层VPa上的第二半导体层VPb。垂直图案VP可以用作晶体管的有源区。垂直图案VP可以是实心的圆柱形柱或中空的圆柱形(例如通心粉型)柱。在其中垂直图案VP像通心粉一样成形的情形下，绝缘间隙填充层127可以设置为填充垂直图案VP的内部空间。绝缘间隙填充层127可以由硅氧化物层形成，或者可以包括硅氧化物层。导电图案128可以分别设置在垂直图案VP上。垂直图案VP的与导电图案128接触的部分可以用作漏极区(例如MOS型晶体管或单元串的漏极区)。

在示例实施方式中，垂直图案VP可以包括导电材料中的至少一种，例如掺杂半导体、金属、导电的金属氮化物、硅化物或纳米结构(诸如碳纳米管或石墨烯)。

图6是图5C的部分‘C’的放大图。参考图5C和6，数据存储元件130可以设置在栅电极GSL、WL1-WLn和SSL与垂直图案VP之间。

在示例实施方式中，数据存储元件130可以包括与垂直图案VP相邻的隧道绝缘层133，与栅电极GSL、WL1-WLn和SSL相邻的阻挡绝缘层131以及在其间的电荷存储层132。垂直图案VP可以是例如半导体柱。隧道绝缘层133可以由硅氧化物层形成或可以包括硅氧化物层。电荷存储层132可以由电荷俘获层或具有导电的纳米颗粒的绝缘层形成，或可以包括电荷俘获层或具有导电的纳米颗粒的绝缘层。电荷俘获层可以包括例如硅氮化物层。阻挡绝缘层131可以由高k电介质材料诸如铝氧化物或铪氧化物形成，或可以包括高k电介质材料诸如铝氧化物或铪氧化物。阻挡绝缘层131可以是包括多个薄层的多层结构。例如，阻挡绝缘层131可以由铝氧化物层和硅氧化物层形成，或者可以包括铝氧化物层和硅氧化物层，并且铝氧化物层和硅氧化物层的层叠顺序可以不同地改变。作为示例，阻挡绝缘层131可以包括第一阻挡绝缘层131a和第二阻挡绝缘层131b。第一阻挡绝缘层131a可以由例如硅氧化物层形成或可以包括例如硅氧化物层，第二阻挡绝缘层131b可以由例如铝氧化物层或铪氧化物层形成，或者可以包括例如铝氧化物层或铪氧化物层。阻挡绝缘层131可以包括在绝缘图案125与栅电极GSL、WL1-WLn和SSL之间延伸的至少一部分。在示例实施方式中，阻挡绝缘层131可以包括在绝缘图案125与垂直图案VP之间延伸的至少一部分。例如，如图6所示，第一阻挡绝缘层131a可以包括在绝缘图案125与垂直图案VP之间延伸的部分，并且第二阻挡绝缘层131b可以包括在绝缘图案125与栅电极GSL、WL1-WLn和SSL之间延伸的部分，但是本发明构思的示例实施方式不限于此。

在示例实施方式中，数据存储元件130可以是可变电阻图案或包括可变电阻图案。可变电阻图案可以包括可变电阻材料的至少一种，其电阻取决于流过其的电流而变化。在该情形下，每个垂直图案VP可以是导电柱或包括导电柱，其包含至少一种导电材料(例如掺杂半导体、金属、导电的金属氮化物、硅化物材料或包括碳纳米管或石墨烯的纳米结构)或由其形成。

例如，数据存储元件130可以包括其电阻能够利用施加到其上的热能而变化的材料(例如相变材料)，并且热能可以通过流过与数据存储元件130相邻的电极的电流而产生。相变材料可以是包括锑(Sb)、碲(Te)或硒(Se)的至少一种的材料。例如，相变材料可以包括由具有大约20至大约80原子百分浓度的碲(Te)、具有大约5至大约50原子百分浓度的锑(Sb)、以及具有剩余的浓度的锗(Ge)形成的硫族化物。此外，相变材料还可以包括用作杂质的N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy或La的至少一种。在示例实施方式中，可变电阻图案可以由GeBiTe、InSb、GeSb和GaSb的其中之一形成。

例如，数据存储元件130可以配置为层状结构，该层状结构的电阻能够利用(例如通过自旋转移工艺)流过其的电流而变化。数据存储元件130可以配置为具有表现出磁致电阻性能的层状结构并且包括至少一种铁磁材料和/或至少一种反铁磁材料。

作为示例，数据存储元件130可以包括钙钛矿化合物或过渡金属氧化物的至少一种。例如，数据存储元件130可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO((Pr,Ca)MnO₃)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物或钡-锶-锆氧化物的至少一种。

在下文中，将参考图7A至11D描述形成半导体存储器件的方法。图7A至11A是对应于图5A的平面图，图7B至11B是对应于图5B的平面图。图7C至11C是沿图7A的线I-I'截取的截面图，图7D至11D是沿图7B的线II-II'截取的截面图。

参考图7A至7D，可以提供基板110。基板110可以包括平行于第一和第二方向D1和D2二者的主表面。在示例实施方式中，基板110可具有第一导电类型(例如P型)。缓冲电介质层121可以形成在基板110上。缓冲电介质层121可以是例如硅氧化物层。缓冲电介质层121可以通过例如热氧化工艺形成。牺牲层123和绝缘层124可以交替地层叠在缓冲电介质层121上。在示例实施方式中，绝缘层124的最上层可以形成为具有比其它绝缘层大的厚度。绝缘层124可以由例如硅氧化物层形成，或者可以包括例如硅氧化物层。牺牲层123可以包括表现出不同于缓冲电介质层121和绝缘层124的湿法蚀刻性能的材料。牺牲层123可以包括例如硅氮化物层、硅氮氧化物层、多晶硅层或多晶硅锗层的至少一种，或由其形成。牺牲层123和绝缘层124可以利用例如化学气相沉积(CVD)方法形成。

参考图8A至8D，垂直孔VH可以形成为穿透缓冲电介质层121、牺牲层123和绝缘层124并暴露基板110。垂直孔VH可以形成为具有与参考图5A和5B描述的垂直图案VP基本上相同的二维布置。

垂直图案VP可以分别形成在垂直孔VH中。在示例实施方式中，垂直图案VP可以由半导体层(例如第一导电类型的硅层)形成，或可以包含半导体层(例如第一导电类型的硅层)。每个垂直图案VP可以包括第一半导体层VPa和第二半导体层VPb。例如，第一半导体层VPa可以形成在垂直孔VH的侧壁上以具有间隔物状结构，并且第二半导体层VPb可以形成在第一半导体层VPa上。例如，第一和第二半导体层VPa和VPb可以形成为部分地或不完全地填充垂直孔VH，并且绝缘材料可以形成在半导体层上以填充垂直孔VH的剩余空间。半导体层和绝缘材料可以被平坦化以暴露绝缘层124的最上层。结果，具有柱形结构的垂直图案VP可以分别形成在垂直孔VH中，并且每个垂直图案VP的内部空间可以用绝缘间隙填充层127填充。备选地，半导体层可以形成为填充垂直孔VH。在该情形下，绝缘间隙填充层的形成可以被省略。垂直图案VP的上部分可以凹进以具有比绝缘层124的最上层的顶表面低的顶表面。导电图案128可以分别形成在垂直孔VH的凹进区域中。导电图案128可以由掺杂多晶硅层或金属层形成。漏极区可以通过将第二导电类型的杂质注入到垂直图案VP的导电图案128和上部分中而形成。在示例实施方式中，第二导电类型可以是n型。

在示例实施方式中，垂直图案VP可以包括导电材料例如掺杂半导体、金属、导电的金属氮化物、硅化物或纳米结构(诸如碳纳米管或石墨烯)的至少一种。

在垂直图案VP的形成之前，可以形成数据存储元件130(例如图6的第一阻挡绝缘层131a、电荷存储层132和隧道绝缘层133)的至少一部分。数据存储元件130可以利用具有优良的台阶覆盖性能(例如利用原子层沉积和/或化学气相沉积)的沉积技术的其中之一形成。

参考图9A至9D，缓冲电介质层121、牺牲层123和绝缘层124可以被连续地图案化以形成暴露基板110的第一隔离区WL_C。第一隔离区WL_C可以彼此间隔开并且平行于第一方向D1延伸。由于绝缘层124的图案化，可以形成绝缘图案125。

通过第一隔离区WL_C暴露的牺牲层123可以被选择性地去除以形成凹陷区域126。由于牺牲层123的去除，可以形成由垂直图案VP和绝缘图案125限定的凹陷区域126。在其中牺牲层123包括硅氮化物层或硅氮氧化物层的情形下，牺牲层123的去除可以利用包含磷酸的蚀刻溶液执行。凹陷区域126可以形成为部分地暴露垂直图案VP的侧壁。

参考图10A至10D，数据存储元件130的至少一部分(例如图6的第二阻挡绝缘层131b)可以形成在凹陷区域126中。

导电层可以形成在数据存储元件130上以及凹陷区域126中。导电层可以包括掺杂硅层、金属层(例如钨)、金属氮化物层或金属硅化物层的至少一种。导电层可以通过例如原子层沉积工艺形成。在其中导电层是金属硅化物层的情形下，导电层的形成可以包括形成多晶硅层、去除多晶硅层的与第一隔离区WL_C相邻的部分以形成凹进的多晶硅层、在凹进的多晶硅层上形成金属层、对金属层执行热处理工艺以及去除金属层的未反应部分。钨、钛、钴或镍的至少之一可以被用作用于金属硅化物层的金属层。

导电层可以从位于凹陷区域126外部的区域(例如第一隔离区WL_C)去除。结果，导电层可以保留在凹陷区域126中并由此分别形成栅电极GSL、WL1-WLn以及SSL。栅电极GSL、WL1-WLn以及SSL可以平行于第一方向D1延伸。每个电极结构GL可以包括栅电极GSL、WL1-WLn以及SSL。电极结构GL可以在第二方向D2上彼此间隔开地设置。每个电极结构可以与在第一和第二方向D1和D2上设置为形成Z字形布置的垂直图案VP联接。

因为导电层被从第一隔离区WL_C去除，所以基板110的一部分可以通过第一隔离区WL_C部分地暴露。公共源线CSL可以通过用杂质离子高度地掺杂基板110的暴露部分而形成。例如，公共源线CSL可以是形成在基板110中的第二导电类型的高掺杂区域。

参考图11A和11B，第一隔离绝缘层141可以形成为填充第一隔离区WL_C。串选择电极SSL可以在平行于虚设垂直图案VPD的方向上被图案化以形成第一和第二串选择电极SSL1和SSL2。此后，第二隔离绝缘层(未示出)可以形成为填充第一和第二串选择电极SSL1和SSL2之间的第二隔离区SSL_C。

第一接触CT1可以设置在垂直图案VP上并且可以连接到导电图案128。辅助线SBL可以形成在第一接触CT1上。辅助线SBL可以形成为具有平行于第二方向D2延伸的条状结构。在示例实施方式中，辅助线SBL可以通过双图案化技术DPT方法形成。在示例实施方式中，辅助线SBL可以设置为具有图4A、5A和5B中显示的布置。辅助线SBL可以通过第一接触CT1连接到在第二方向D2上彼此相邻的垂直图案VP。

返回参考图5A至5D，辅助线SBL可以通过第二接触CT2连接到位线BL。

图12A和12B是示出根据本发明构思的示例实施方式的半导体器件的平面图。具体地，图12B示出垂直图案的二维布置。图13A是图12A的部分‘A’的放大图，图13B是图12A的部分‘B’的放大图。图13C是沿图13A的线I-I'截取的截面图。图13D是沿图13B的线II-II'截取的截面图。为了简洁的描述，之前参考图5A和5B描述的元件可以由类似的或相同的参考数字识别，而没有重复其重叠描述。

参考图12A、12B以及图13A至13D，垂直图案VP可以设置为在第一方向D1上具有基本上相同的偏移距离。换言之，第一至第八距离L1-L8可以基本上相同。因此，垂直图案VP可以以其三个最相邻的垂直图案的中心位于正三角形的顶点这样的方式设置。换言之，垂直图案VP可以以其四个相邻的垂直图案的中心位于菱形的顶点这样的方式设置。

在该情形下，第一和第三辅助线SBL1和SBL3的每个可以包括朝向第二方向D2延伸的主体B以及朝向第一方向D1突出的突起P。突起P可以设置在第一隔离区WL_C上。连接到第一和第三辅助线SBL1和SBL3的每个第二接触CT2可以与突起P接触。

在图12A和12B中显示的半导体器件可以利用与参考图5A和5B描述的上述实施方式中的方法类似的方法制造。然而，在示例实施方式中，不仅双图案化技术DPT方法而且任何其他图案化方法可以用于形成辅助线SBL1-SBL4。

根据本发明构思的示例实施方式，垂直型存储器件可以被制造为具有减小的单位单元面积并由此具有增大的集成密度。因此，与常规技术相比，可以增大位线的数目以及页面大小。这可以使其可以增加存储器件的运行速度或性能。

应该理解，此处描述的示例性实施方式仅应该以说明性含义被理解，而不是用于限制。在根据示例实施方式的每个器件或方法内的特征或方面的描述应该典型地被认为可用于根据示例实施方式的其他器件或方法中的其他类似的特征或方面。虽然已经具体显示并描述了示例实施方式，但是本领域的普通技术人员将理解，可以其中进行形式和细节上的各种改变而不脱离权利要求书的精神和范围。

本专利申请要求享有2015年8月6日在韩国知识产权局提交的第10-2015-0111161号韩国专利申请的优先权，其全部内容通过引用合并于此。

Claims (11)

1.一种半导体器件，包括：

基板；

在所述基板上的电极结构，所述电极结构包括层叠在所述基板上的电极，所述电极平行于第一方向延伸；

穿透所述电极结构的多个垂直图案，

所述垂直图案包括在所述第一方向上布置的第一垂直图案、在所述第一方向上布置的第二垂直图案以及在所述第一方向上布置的第三垂直图案，

所述第二垂直图案在交叉所述第一方向的第二方向上与所述第一垂直图案相邻并且与所述第一垂直图案间隔开，

所述第三垂直图案在所述第二方向上与所述第二垂直图案相邻并且与所述第二垂直图案间隔开，

所述第一垂直图案和所述第二垂直图案布置为使得所述第一垂直图案和所述第二垂直图案当中的三个最相邻的垂直图案的中心位于正三角形的顶点，以及

所述第二垂直图案和所述第三垂直图案布置为使得所述第二垂直图案和所述第三垂直图案当中的三个最相邻的垂直图案的中心位于不等边三角形的顶点；

多条位线，连接到所述多个垂直图案；以及

多条辅助线，在垂直于所述基板的顶表面的第三方向上位于所述多个垂直图案与所述多条位线之间，所述多条辅助线的每条将所述多条位线中的相应一条连接到在所述第二方向上彼此间隔开的所述多个垂直图案中的至少两个，其中

所述垂直图案还包括在所述第一方向上布置的第四垂直图案，

所述第四垂直图案与所述第三垂直图案相邻，

所述第四垂直图案在所述第二方向上与所述第三垂直图案间隔开，

所述第三垂直图案和所述第四垂直图案布置为使得所述第三垂直图案和所述第四垂直图案当中的三个最相邻的垂直图案的中心位于第二正三角形的顶点，

所述第一垂直图案与所述电极结构的边缘相邻，

所述垂直图案还包括在所述第一方向上布置的虚设垂直图案，

所述虚设垂直图案与所述第四垂直图案相邻，

所述虚设垂直图案在所述第二方向上与所述第四垂直图案间隔开，

所述垂直图案还包括分别与所述第四垂直图案、第三垂直图案、第二垂直图案和第一垂直图案关于所述虚设垂直图案对称地布置的第五垂直图案、第六垂直图案、第七垂直图案和第八垂直图案，

所述多条辅助线包括第一辅助线和第二辅助线，

所述第一辅助线分别将所述第三垂直图案连接至所述第六垂直图案，

所述第二辅助线分别将所述第四垂直图案连接至所述第五垂直图案，

所述第一辅助线和所述第二辅助线具有在所述第二方向上延伸的条状结构。

2.根据权利要求1所述的半导体器件，其中当在平面图中看时，所述第一辅助线分别交叠所述虚设垂直图案。

3.根据权利要求1所述的半导体器件，其中所述第一辅助线和所述第二辅助线在所述第一方向上交替地布置，并且

所述第一辅助线在所述第二方向上的长度不同于所述第二辅助线在所述第二方向上的长度。

4.根据权利要求1所述的半导体器件，还包括：

另外的电极结构，在与所述第二方向相反的方向上与所述电极结构间隔开，其中

所述多条辅助线包括第三辅助线，

所述另外的电极结构包括与所述电极结构基本上相同的构造，以及

所述第三辅助线分别将所述另外的电极结构的第八垂直图案连接至所述电极结构的所述第一垂直图案，以及

所述第三辅助线包括在所述第二方向上延伸的条状结构。

5.根据权利要求4所述的半导体器件，其中：

所述多条辅助线包括第四辅助线，所述第四辅助线分别将所述另外的电极结构的第七垂直图案连接至所述电极结构的所述第二垂直图案，并且

所述第四辅助线包括在所述第二方向上延伸的条状结构。

6.根据权利要求5所述的半导体器件，其中：

所述多条位线包括第一位线、第二位线、第三位线和第四位线，分别连接到所述第一辅助线、第二辅助线、第三辅助线和第四辅助线，并且

其中所述第一位线、第二位线、第三位线和第四位线在所述第二方向上延伸。

7.一种半导体器件，包括：

基板；

在所述基板上的电极结构；

在所述基板上布置成行的垂直图案，

所述垂直图案在垂直于所述基板的顶表面的第三方向上延伸穿过所述电极结构，

在所述行的同一行的所述垂直图案在第一方向上彼此间隔开，

所述垂直图案包括在第一行的第一垂直图案、在第二行的第二垂直图案以及在第三行的第三垂直图案，

所述第一行至第三行的垂直图案在第二方向上从所述电极结构的相同边缘顺序地布置，使得在平面图中，所述第一垂直图案至第三垂直图案全部沿所述第三方向延伸穿过所述电极结构的第一半，

两个相邻的第一垂直图案的每个中心与和所述两个相邻的第一垂直图案相邻的第二垂直图案的中心间隔开一对角距离，该对角距离与所述两个相邻的第一垂直图案的中心在所述第一方向上彼此间隔开的距离相同，

所述垂直图案包括延伸穿过所述电极结构的垂直图案的虚设行，以及

所述第三垂直图案在所述第二方向上与所述虚设行的垂直图案中的相应的虚设垂直图案间隔开；以及

多条位线，连接到所述垂直图案；以及

多条辅助线，在所述第三方向上位于所述垂直图案与所述多条位线之间，所述多条辅助线的每条将所述多条位线中的相应一条连接到所述垂直图案中的在所述第二方向上对准且彼此间隔开的至少两个，

其中所述多条辅助线包括在所述第一方向上交替地布置的第一辅助线和第二辅助线，

所述第一辅助线在所述第二方向上的长度不同于所述第二辅助线在所述第二方向上的长度。

8.根据权利要求7所述的半导体器件，其中

所述垂直图案还包括在第四行的第四垂直图案、在第五行的第五垂直图案、在第六行的第六垂直图案、在第七行的第七垂直图案以及在第八行的第八垂直图案，

所述第四行的垂直图案在所述虚设行的垂直图案与所述第三行的垂直图案之间，

所述第五行至第八行的垂直图案在所述第二方向上从所述虚设行的垂直图案顺序地布置，使得在所述平面图中，所述第五行至第八行的垂直图案全部沿所述第三方向延伸穿过所述电极结构的第二半。

9.根据权利要求8所述的半导体器件，其中

所述第五垂直图案、所述第六垂直图案、所述第七垂直图案和所述第八垂直图案分别与所述第四垂直图案、所述第三垂直图案、所述第二垂直图案和所述第一垂直图案关于所述虚设垂直图案对称地布置，以及

两个相邻的第三垂直图案的每个中心与和所述两个相邻的第三垂直图案相邻的第二垂直图案的中心间隔开一对角距离，该对角距离不同于所述两个相邻的第三垂直图案的中心在所述第一方向上彼此间隔开的距离。

10.根据权利要求8所述的半导体器件，其中

所述第五垂直图案、所述第六垂直图案、所述第七垂直图案和所述第八垂直图案分别与所述第四垂直图案、所述第三垂直图案、所述第二垂直图案和所述第一垂直图案关于所述虚设垂直图案对称地布置，以及

两个相邻的第三垂直图案的每个中心与和所述两个相邻的第三垂直图案相邻的第二垂直图案的中心间隔开一对角距离，该对角距离等于所述两个相邻的第三垂直图案的中心在所述第一方向上彼此间隔开的距离。

11.根据权利要求8所述的半导体器件，还包括：

在所述第二方向上与所述电极结构间隔开的另一电极结构，其中

所述电极结构是第一电极结构并且所述另一电极结构是第二电极结构，

所述半导体器件还包括延伸穿过所述第二电极结构并与延伸穿过所述第一电极结构的所述垂直图案具有相同布置的另外的垂直图案，使得所述另外的垂直图案包括延伸穿过所述第二电极结构的第一至第八垂直图案以及虚设垂直图案，

所述辅助线还包括第三辅助线以及第四辅助线，

所述第一辅助线将延伸穿过所述第一电极结构的第三垂直图案连接到延伸穿过所述第一电极结构并且在所述第二方向上间隔开的相应第六垂直图案，

所述第二辅助线将延伸穿过所述第一电极结构的第四垂直图案连接到延伸穿过所述第一电极结构并且在所述第二方向上间隔开的相应第五垂直图案，

所述第一辅助线和所述第二辅助线跨过所述虚设垂直图案，

所述第三辅助线每个将延伸穿过所述第一电极结构的所述第一垂直图案的一个连接到延伸穿过所述第二电极结构并且在所述第二方向上间隔开的相应一个第八垂直图案，

所述第四辅助线每个将延伸穿过所述第一电极结构的所述第二垂直图案的一个连接到延伸穿过所述第二电极结构并且在所述第二方向上间隔开的相应一个第七垂直图案。

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