KR20140046971A - 수직형 메모리 장치 - Google Patents

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KR20140046971A
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Abstract

수직형 메모리 장치가 개시된다. 수직형 메모리 장치는 제1 방향으로 연장하는 선택 라인들, 상기 선택 라인들에 결합된 수직 기둥들을 연결하는 보조배선들, 및 상기 보조배선들을 연결하고 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트라인들을 포함하고, 상기 보조배선들은 바로 인접한 선택 라인들 각각에 결합된 한 쌍의 수직 기둥들을 일 대 일로 연결한다.

Description

수직형 메모리 장치{VERTICAL TYPE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 수직형 메모리 장치에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명은 보다 고집적화되고, 동작 속도가 빠른 3차원 반도체 장치를 제공하기 위한 것이다.
수직형 메모리 장치가 제공된다. 상기 장치는 복수개의 수직 기둥들과 결합되고, 제1 방향으로 연장하는 복수개의 선택 라인들; 상기 복수개의 선택 라인들 상으로 연장하는 보조배선들; 및 상기 보조배선들을 통하여 상기 복수개의 수직 기둥들과 연결되고, 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트라인들을 포함할 수 있다.
상기 보조배선들은 인접한 선택 라인들 각각에 결합된 한 쌍의 수직 기둥들을 일 대 일로 연결할 수 있다.
상기 선택 라인들은 서로 인접한 제1 및 제2 선택 라인들을 포함하고, 상기 제1 및 제2 선택 라인들은 상기 제2 방향을 따라 교번적으로 배치되고, 상기 선택 라인들 각각에 결합된 수직 기둥들은 제1 및 제2 수직 기둥들을 포함하고, 상기 제1 수직 기둥들은 상기 선택 라인들의 일측에서 결합되고 상기 제2 수직 기둥들은 상기 선택 라인들의 타측에서 결합될 수 있다.
일 실시예에서, 상기 수직 기둥들은 상기 제1 방향 및 상기 제2 방향의 매트릭스형으로 배열될 수 있다.
상기 보조배선들은: 상기 제1 선택 라인에 결합된 제2 수직 기둥들과 상기 제2 선택 라인에 결합된 제1 수직 기둥들을 연결하는 제1 보조배선들; 및 상기 제2 선택 라인에 결합된 제2 수직 기둥들과 상기 제1 선택 라인에 결합된 제1 수직 기둥들을 연결하는 제2 보조배선들을 포함할 수 있다.
상기 제1 보조배선들과 상기 제2 보조배선들은 서로 이웃한 다른 비트라인들에 연결될 수 있다.
상기 장치는 상기 수직기둥들과 상기 보조배선들을 연결하고, 상기 수직 기둥들 상에 배치되는 제1 콘택들; 및 상기 보조배선들과 상기 비트라인들을 연결하는 제2 콘택들을 더 포함할 수 있다.
상기 제1 보조배선들 상의 제2 콘택들은 상기 제1 콘택들로부터 상기 제1 방향으로 시프트되고, 상기 제2 보조배선들 상의 제2 콘택들은 상기 제1 콘택들로부터 상기 제1 방향의 반대 방향으로 시프트될 수 있다.
상기 제1 보조배선들과 상기 제2 보조배선들은 상기 제2 방향으로 신장하고, 상기 제1 보조배선들은 상기 제1 방향으로 돌출된 제1 돌출부들을 가질 수 있다.
상기 제2 보조배선들은 상기 제1 방향에 반대되는 방향으로 돌출된 제2 돌출부들을 갖는 수직형 메모리 장치.
상기 제2 콘택들은 상기 돌출부들 상에 배치될 수 있다.
상기 장치는 상기 선택 라인들 사이의 분리 절연막들을 더 포함하고, 상기 돌출부들은 상기 분리절연막들 상으로 연장할 수 있다.
상기 제1 보조배선들과 상기 제2 보조배선들은 상기 제2 방향으로 길쭉하고, 상기 제1 및 제2 보조배선들의 폭은 상기 비트라인들의 폭 보다 크고, 상기 수직 기둥들의 폭 보다 작을 수 있다.
일 실시예에서, 상기 수직 기둥들은 지그재그로 배치될 수 있다.
상기 선택 라인들은 서로 인접한 제1 내지 제3 선택 라인들을 포함하고, 상기 제1 내지 제3 선택 라인들은 상기 제2 방향을 따라 교번적으로 배치되고, 상기 선택 라인들 각각에 결합된 수직 기둥들은 지그재그로 순서대로 배치된 제1 내지 제4 수직 기둥들을 포함하고, 상기 제1 및 제2 수직 기둥들은 상기 선택 라인들의 일측에서 결합되고 상기 제3 및 제4 수직 기둥들은 상기 선택 라인들의 타측에서 결합될 수 있다.
바로 인접한 수직기둥들은 상기 비트라인들의 2 피치 만큼 상기 제1 방향으로 이격될 수 있다.
상기 보조배선들은: 상기 제1 선택 라인의 제3 수직 기둥들과 상기 제2 선택 라인의 제2 수직 기둥들을 연결하는 제1 보조배선들; 상기 제2 선택 라인의 제3 수직 기둥들과 상기 제3 선택 라인의 제2 수직 기둥들을 연결하는 제2 보조배선들; 상기 제1 선택 라인의 제4 수직 기둥들과 상기 제2 선택 라인의 제1 수직 기둥들을 연결하는 제3 보조배선들; 및 상기 제2 선택 라인의 제4 수직 기둥들과 상기 제3 선택 라인의 제1 수직 기둥들을 연결하는 제4 보조배선들을 포함할 수 있다.
상기 제1 보조배선들 및 상기 제2 보조배선들은 상기 제1 방향을 따라 교번적으로 배열되고, 상기 제3 보조배선들 및 상기 제4 보조배선들은 상기 제1 방향을 따라 교번적으로 배열될 수 있다.
상기 제1 및 제4 보조배선들은 상기 제2 방향을 따라 교번적으로 배치되고, 상기 제2 및 제3 보조배선들은 상기 제2 방향을 따라 교번적으로 배치될 수 있다.
상기 제1 내지 제4 보조배선들은 서로 이웃한 다른 비트라인들에 연결될 수 있다.
상기 장치는 상기 수직기둥들과 상기 보조배선들을 연결하고, 상기 수직 기둥들 상에 배치되는 제1 콘택들; 및 상기 보조배선들과 상기 비트라인들을 연결하는 제2 콘택들을 더 포함할 수 있다.
상기 제1 보조배선들 상의 제2 콘택들은 상기 제1 콘택들로부터 상기 제1 방향으로 시프트되고, 상기 제2 보조배선들 상의 제2 콘택들은 상기 제1 콘택들로부터 상기 제1 방향의 반대 방향으로 시프트될 수 있다.
상기 제1 내지 제4 보조배선들은 상기 제2 방향으로 신장하고, 상기 제1 및 제2 보조배선들은 각각 상기 제1 방향으로 돌출된 제1 및 제2 돌출부들을 갖고, 상기 제3 및 제4 보조배선들은 각각 상기 제1 방향에 반대되는 방향으로 돌출된 제3 및 제4 돌출부들을 가질 수 있다,
상기 제2 콘택들은 상기 돌출부들 상에 배치될 수 있다.
상기 장치는 상기 선택 라인들 사이의 분리 절연막들을 더 포함하고, 상기 돌출부들은 상기 분리 절연막들 상으로 연장할 수 있다.
상기 장치는 상기 선택 라인들과 기판 사이의 셀 게이트를 더 포함하고, 상기 수직 기둥들은 상기 선택 라인들 및 상기 셀 게이트를 관통할 수 있다.
상기 장치는 상기 선택 라인들 사이의 분리 절연막을 더 포함하고, 상기 분리 절연막은 상기 셀 게이트 상에 제공될 수 있다.
상기 장치는 상기 수직 기둥들과 상기 셀 게이트 사이에 제공된 전하저장 요소를 더 포함할 수 있다.
상기 수직 기둥들은 반도체 기둥들이고, 상기 전하저장 요소는 전하저장막, 상기 전하저장막과 상기 선택 라인들 사이의 블로킹 절연막, 및 상기 전하저장막과 상기 수직 기둥들 사이의 터널 절연막을 포함할 수 있다.
상기 수직 기둥들은 도전 기둥들이고, 상기 전하저장 요소는 가변저항 패턴일 수 있다.
일 실시예에서, 상기 수직형 메모리 장치에서, 하나의 선택 라인에 결합되고 비트라인들이 연장하는 방향을 따라 배치된 복수개의 수직 기둥들이, 서로 다른 비트라인들에 연결될 수 있다.
일 실시예에서, 상기 수직형 메모리 장치는 바로 인접하고, 제1 방향으로 연장하는, 선택 라인들에 결합된 수직 기둥들을 제1 콘택을 통하여 일 대 일로 연결하는 보조배선들; 및 제2 콘택을 통하여 상기 보조배선들을 연결하고, 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트라인들을 포함하고, 상기 제2 콘택은 상기 제1 콘택으로부터 상기 제1 방향으로 시프트될 수 있다.
상기 제1 콘택들은 상기 수직 기둥들 상에 제공되고, 상기 제2 콘택들은 상기 선택 라인들 사이의 상기 분리 절연막들 상에 제공될 수 있다.
본 발명의 개념에 따르면, 수직형 메모리 장치의 단위 셀 면적은 감소하여 집적도가 증가할 수 있다. 일반적인 기술에 비하여, 비트라인들의 수가 증가하여 페이지 크기(page size)가 증가될 수 있다. 이와 함께 동작 속도가 증가될 수 있다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 본 발명의 개념에 의한 제1 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다.
도 4a 내지 도 4i는 도 3의 A의 확대도들이다.
도 5a, 도 5c 및 도 5d는 도 3의 수직형 메모리 장치의 평면도들이고, 도 5b는 도 5a의 I-I' 선에 따른 단면도이다.
도 6a 내지 도 12a는 도 5a에 대응하는 평면도들이고, 도 6b 내지 도 12b는 도 5b에 대응하는 단면도들이다.
도 14a 내지 도 14d는 본 발명의 실시예들에 따른 보조배선들을 형성하기 위한 마스크 패턴들의 예들을 도시한다.
도 14는 본 발명의 개념에 의한 제2 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다.
도 15a는 도 14의 수직형 메모리 장치의 평면도이고, 도 15b는 도 15a의 I-I' 선에 따른 단면도이다.
도 16a 내지 도 19a는 도 15a에 대응하는 평면도들이고, 도 16b 내지 도 19b는 도 15b에 대응하는 단면도들이다.
도 20은 본 발명의 개념에 의한 제3 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다.
도 21a 및 도 21c는 도 19의 수직형 메모리 장치의 평면도들이고, 도 21b는 도 21a의 I-I' 선에 따른 단면도이다.
도 22는 본 발명의 개념에 의한 제4 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다.
도 23a은 도 22의 수직형 메모리 장치의 평면도들이고, 도 23b는 도 23a의 I-I' 선에 따른 단면도이다.
도 24a 내지 도 26a는 도 23a에 대응하는 평면도들이고, 도 24b 내지 도 26b는 도 23b에 대응하는 단면도들이다.
도 27은 본 발명의 개념에 의한 제5 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다.
도 28a은 도 27의 수직형 메모리 장치의 평면도들이고, 도 28b는 도 28a의 I-I' 선에 따른 단면도이다.
도 29는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 30은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 31은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층)3 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 개념에 의한 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 개념에 의한 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(20)는 워드 라인들(WL)을 통해 메모리 셀 어레이(10)에 연결될 수 있다. 어드레스 디코더(20)는 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
읽기/쓰기 회로(30)는 비트 라인들(BL)을 통해 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 데이터 입출력 회로(40)에 연결될 수 있다. 읽기/쓰기 회로(30)는 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 읽기/쓰기 회로(30)는 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 읽기/쓰기 회로(30)는 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(10)에 기입한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(40)에 전달한다. 읽기/쓰기 회로(30)는 메모리 셀 어레이(10)의 제1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(10)의 제2 저장 영역에 기입한다. 예를 들면, 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 연결될 수 있다. 데이터 입출력 회로(40)는 제어 로직(50)의 제어에 응답하여 동작한다. 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기/쓰기 회로(30)에 전달하도록 구성된다. 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
제어 로직(50)은 어드레스 디코더(20), 읽기/쓰기 회로(30), 및 데이터 입출력 회로(40)에 연결될 수 있다. 제어 로직(50)은 반도체 장치의 동작을 제어하도록 구성된다. 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKh)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제1 내지 제3 방향들로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제3 방향으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 본 발명의 개념에 의한 제1 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다. 도 4a 내지 도 4h는 도 3의 A의 확대도들이다.
도 3을 참조하여, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 게이트 구조체들(GL)이 제공될 수 있다. 기판(110)과 게이트 구조체들(GL) 사이에 버퍼 유전막(121)이 제공될 수 있다. 버퍼 유전막(121)은 실리콘 산화막일 수 있다.
게이트 구조체들(GL)은 제1 방향으로 연장할 수 있다. 게이트 구조체들(GL)은 제1 방향에 교차하는 제2 방향으로 서로 마주볼 수 있다. 게이트 구조체들(GL)은 절연 패턴들(125) 및 절연 패턴들을 개재하여 서로 이격된 게이트 전극들을 포함할 수 있다. 게이트 전극들은 기판(110) 상에 순차적으로 적층된 제1 내지 제6 게이트 전극들(G1 ~ G6)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 버퍼 유전막(121)은 절연 패턴들(125)에 비하여 얇을 수 있다. 게이트 전극들(G1 ~ G6)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상일 수 있다.
게이트 구조체들(GL) 사이에, 제1 방향으로 신장하는 제1 분리 영역(131)이 제공될 수 있다. 제1 분리 영역(131)은 제1 분리 절연막(미도시, 도 5b의 141 참조)으로 채워질 수 있다. 공통 소오스 라인들(CSL)이 제1 분리 영역(131)의 기판(110)에 제공된다. 공통 소오스 라인들(CSL)은, 서로 이격되어, 기판(110) 내에서 제1 방향으로 연장할 수 있다. 공통 소오스 라인들(CSL)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 도면에 도시된 것과는 달리, 공통 소오스 라인들(CSL)은 기판(110)과 제1 게이트 전극(G1) 사이에 제공되고 제1 방향으로 연장하는 라인 형상의 패턴일 수 있다.
제1 방향 및 제2 방향의 매트릭스형으로 배열된 수직 기둥들(PL)이 제공된다. 복수 개의 수직 기둥들(PL)이 게이트 구조체들(GL)과 결합될 수 있다. 복수 개의 수직 기둥들(PL)은 게이트 전극들(G1 ~ G6)을 관통하여 기판(110)에 연결된다. 수직 기둥들(PL)은 기판(110)으로부터 위로 연장되는(즉, 제3 방향으로 연장되는) 장축을 가질 수 있다. 수직 기둥들(PL)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향으로 연장하는 비트 라인들(BL1, BL2)에 연결될 수 있다.
수직 기둥들(PL)과 비트라인들(BL1, BL2) 사이에 보조배선들(SBL1, SBL2)이 제공된다. 수직 기둥들(PL)과 보조배선들(SBL1, SBL2)은 제1 콘택들(152)을 통하여 연결될 수 있다. 비트라인들(BL1, BL2)과 보조배선들(SBL1, SBL2)은 제2 콘택들(154)을 통하여 연결될 수 있다. 보조배선들(SBL1, SBL2)은, 제1 콘택들(152)을 통하여, 바로 인접하는 게이트 구조체들(GL)에 결합된 수직 기둥들(PL)을 연결할 수 있디.
비트 라인들(BL1, BL2)과 공통 소오스 라인들(CSL) 사이에 플래시 메모리 장치의 복수 개의 셀 스트링들이 제공된다. 하나의 셀 스트링은, 비트 라인들(BL1, BL2)에 접속하는 스트링 선택 트랜지스터, 공통 소오스 라인들(CSL)에 접속하는 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 제공되는 복수개의 메모리 셀들을 포함할 수 있다. 선택 트랜지스터들 및 복수개의 메모리 셀들은 하나의 반도체 기둥(PL)에 제공된다. 제1 게이트 전극(G1)은 접지 선택 트랜지스터의 접지 선택 게이트(GSL)일 수 있다. 제2 내지 제 5 게이트 전극들(G2 ~ G5)은 복수개의 메모리 셀들의 셀 게이트들(WL)일 수 있다. 제6 게이트 전극(G6)은 스트링 선택 트랜지스터의 스트링 선택 게이트 라인(SSL)일 수 있다.
제1 내지 제6 게이트 전극들(G1 ~ G6)과 수직 기둥들(PL) 사이에, 정보저장 요소(135)가 제공될 수 있다. 도 3은 정보저장 요소(135)가 게이트 전극들(G1 ~ G6)과 절연 패턴들(125) 사이로 연장하고, 게이트 전극들(G1 ~ G6)과 수직 기둥들(PL) 사이로 연장하는 것을 도시하나, 이에 한정되지 않는다. 후술하는 예들에서 다양하게 변형될 수 있을 것이다.(도 4a ~ 도 4i 참조)
일 측면에서, 수직 기둥들(PL)은 반도체 물질을 포함하는 반도체 기둥들일 수 있다. 수직 기둥들(PL)은 채널로 기능할 수 있다. 수직 기둥들(PL)은 속이 채워진 실린더 형, 또는 그 속이 빈 실린더 형(예를 들면, 마카로니(macaroni) 형일 수 있다. 마카로니 형의 수직 기둥들의 속은 충진 절연막(127)으로 채워질 수 있다. 충진 절연막(127)은 실리콘 산화막으로 형성될 수 있다. 충진 절연막(127)은 수직 기둥들(PL)의 내벽과 직접 접촉한다. 수직 기둥들(PL) 및 기판(110)은 연속적인 구조의 반도체일 수 있다. 이 경우, 수직 기둥들(PL)은 단결정의 반도체일 수 있다. 이와는 달리, 수직 기둥들(PL)과 기판(110)은 불연속적인 경계면을 가질 수 있다. 이 경우, 수직 기둥들(PL)은 다결정 또는 비정질 구조의 수직 기둥들일 수 있다. 수직 기둥들(PL)의 일단 상에 도전 패턴들(128)이 제공될 수 있다. 도전 패턴들(128)에 접하는 수직 기둥들(PL)의 일단은 드레인 영역일 수 있다. 일 예로, 도 4a를 참조하여, 도 3에 도시된 것과 같이, 정보저장 요소(135)는 게이트 전극들(G1 ~ G6)에 인접한 블로킹 절연막(135c), 수직 기둥들(PL)에 인접한 터널 절연막(135a) 및 이들 사이의 전하 저장막(135b)을 포함할 수 있다. 정보저장 요소(135)는 게이트 전극들(G1 ~ G6)과 절연 패턴들(125) 사이로 연장할 수 있다. 블로킹 절연막(135c)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막(135c)은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막(135c)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함할 수 있으며, 알루미늄 산화막 및 하프늄 산화막의 적층 순서는 다양할 수 있다. 전하 저장막(135b)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막(135a)은 실리콘 산화막을 포함할 수 있다. 다른 예로, 도 4b 내지 도 4d를 참조하여, 도 3에 도시된 것과는 달리 정보저장 요소(135)의 적어도 일부는 절연 패턴들(125)과 수직 기둥들(PL) 사이로 연장할 수 있다. 도 4b를 참조하여, 터널 절연막(135a)은 절연 패턴들(125)과 수직 기둥들(PL) 사이로 연장하고, 전하 저장막(135b) 및 블로킹 절연막(135c)은 절연 패턴들(125)과 게이트 전극들(G1 ~ G6) 사이로 연장할 수 있다. 도 4c를 참조하여, 터널 절연막(135a) 및 전하 저장막(135b)은 절연 패턴들(125)과 수직 기둥들(PL) 사이로 연장하고, 블로킹 절연막(135c)은 절연 패턴들(125)과 게이트 전극들(G1 ~ G6) 사이로 연장할 수 있다. 도 4d를 참조하여, 터널 절연막(135a), 전하 저장막(135b) 및 블로킹 절연막(135c)은 절연 패턴들(125)과 수직 기둥들(PL) 사이로 연장할 수 있다. 전술한 예들과는 달리, 도 4e를 참조하여, 전하 저장막(135b)은 폴리실리콘일 수 있다. 이 경우, 전하 저장막(135b)과 블로킹 절연막(135c)은 게이트 전극들(G1 ~ G6)과 수직 기둥들(PL)의 사이에 한정될 수 있다.
다른 측면에서, 수직 기둥들(PL)은 도전 기둥들일 수 있다. 수직 기둥들(PL)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다. 도 4f를 참조하여, 도 3에 도시된 것과는 달리 정보저장 요소(135)는 게이트 전극들(G1 ~ G6)과 수직 기둥들(PL)의 사이에 한정될 수 있다. 도 4g 및 도 4h를 참조하여, 정보저장 요소(135)는 절연 패턴들(125)과 수직 기둥들(PL)의 사이, 또는 절연 패턴들(125)과 게이트 전극들(G1 ~ G6)의 사이로 연장할 수 있다. 이 경우, 정보저장 요소(135)는 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이하, 정보저장 요소(135)로 사용되는 가변저항 패턴의 예들이 설명된다.
일 예로, 정보저장 요소(135)는 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
다른 예로, 정보저장 요소(135)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 정보저장 요소(135)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 정보저장 요소(135)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 정보저장 요소(135)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
본 발명의 일부 예들에 따르면, 도 4i를 참조하여, 정보저장 요소(135)와 게이트 전극들(G1 ~ G6)의 사이에는 자기정류 특성(self-rectifying property)을 갖는 물질들 중의 적어도 하나(SW, 예를 들면, PN 접합 다이오드)가 제공될 수 있다.
도 5a는 도 3의 수직형 메모리 장치의 평면도이다. 도 5b는 도 5a의 I-I' 선에 따른 단면도이다. 도 5a 및 도 5b를 참조하여, 본 발명의 일 실시예들에 따른 수직형 메모리 장치가 보다 자세하게 설명된다.
도 5a 및 도 5b를 참조하여, 게이트 구조체들(GL)은 서로 인접한 제1 및 제2 게이트 구조체들(GL1, GL2)을 포함할 수 있다. 제1 게이트 구조체(GL1)의 제6 게이트 전극(G6)은 제1 스트링 선택 라인(SSL1)이고, 제2 게이트 구조체(GL2)의 제6 게이트 전극(G6)은 제2 스트링 선택 라인(SSL2)으로 명명될 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)은 제2 방향을 따라 교번적으로 배치될 수 있다.
수직 기둥들은 제2 방향을 따라 순차적으로 배열된 제1 및 제2 수직 기둥들(PL1, PL2)을 포함할 수 있다. 제1 및 제2 수직 기둥들(PL1, PL2)은 제1 방향 및 제2 방향의 매트릭스형으로 배열될 수 있다. 제1 수직 기둥들(PL1)은 스트링 선택 라인들의 일측에서 결합되고, 제2 수직 기둥들(PL2)은 스트링 선택 라인들의 타측에서 결합된다. 제1 방향으로 바로 인접한 수직 기둥들은, 예를 들어 비트라인들(BL1, BL2)의 2 피치 만큼 이격될 수 있다.
보조배선들은 바로 인접한 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 각각에 결합된 수직 기둥들(PL1, PL2)을 일 대 일로 연결할 수 있다. 보조배선들은 제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)을 포함할 수 있다. 예를 들어, 제1 보조배선들(SBL1)은 하나의 제1 스트링 선택 라인(SSL1)의 제2 수직 기둥들(PL2)과 제2 스트링 선택 라인(SSL2)의 제1 수직 기둥들(PL1)을 연결하고, 제2 보조배선들(SBL2)은 제2 스트링 선택 라인(SSL2)의 제2 수직 기둥들(PL2)과 다른 제1 스트링 선택 라인(SSL1)의 제1 수직 기둥들(PL1)을 연결할 수 있다.
제1 보조배선들(SBL1) 및 제2 보조배선들(SBL2) 각각은 제1 방향을 따라 배치될 수 있다. 제1 및 제2 보조배선들(SBL1, SBL2)은 제2 방향을 따라 교번적으로 배치될 수 있다. 제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)은 서로 이웃한 다른 비트라인들에 연결된다. 제1 보조배선들(SBL1)은 제1 비트라인(BL1)에 연결될 수 있다. 제2 보조배선들(SBL2)은 제2 비트라인(BL2)에 연결될 수 있다.
제1 보조배선들(SBL1)과 제2 보조배선들(SBL2) 각각은 제2 방향으로 신장할 수 있다. 제1 보조배선들(SBL1)은 제1 방향으로 돌출된 제1 돌출부들(P1)을 갖고, 제2 보조배선들(SBL2)은 제1 방향에 반대되는 방향으로 돌출된 제2 돌출부들(P2)을 가질 수 있다. 돌출부들(P1, P2)은 게이트 구조체들(GL1, GL2) 사이의 제1 분리 절연막들(141) 상으로 연장할 수 있다.
수직기둥들(PL1, PL2)과 보조배선들(SBL1, SBL2)을 연결하는 제1 콘택들(152), 및 보조배선들(SBL1, SBL2)과 비트라인들(BL1, BL2)을 연결하는 제2 콘택들(154)이 제공될 수 있다. 제1 콘택들(152)은 수직 기둥들(PL1, PL2) 상에 배치될 수 있다. 제2 콘택들(154)은 게이트 구조체들(GL1, GL2) 사이의 제1 분리 절연막들(143) 상에 배치될 수 있다. 제1 보조배선들(SBL1) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로, 예를 들어 비트라인들(BL1, BL2)의 1/2 피치 만큼 시프트되고, 제2 보조배선들(SBL2) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향의 반대 방향으로, 예를 들어 비트라인들(BL1, BL2)의 1/2 피치 만큼 시프트될 수 있다. 제2 콘택들(154)은 돌출부들(P1, P2) 상에 배치될 수 있다.
도 5c 및 도 5d는 도 5a의 변형예들을 도시한다. 도 5c 및 도 5d를 참조하여, 본 발명의 일 실시예들에 따른 수직형 메모리 장치의 변형 예들이 보다 자세하게 설명된다. 도 5a 및 도 5b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5c를 참조하여, 제1 보조배선들(SBL1)은 제2 방향으로 신장하고, 제1 방향으로 돌출된 돌출부들(P1)을 가질 수 있다. 제2 보조배선들(SBL2)은 제2 방향으로 질쭉한 모양을 가질 수 있다. 제1 보조배선들(SBL1) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로 시프트되고, 제2 보조배선들(SBL2) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 시프트되지 않을 수 있다. 제1 보조배선들(SBL1) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로 비트라인들(BL1, BL2)의 1 피치 만큼 시프트될 수 있다.
도 5d를 참조하여, 제1 및 제2 보조배선들(SBL1, SBL2)은 제2 방향으로 질쭉한 모양을 가질 수 있다. 보조배선들(SBL1, SBL2)의 폭은 비트라인들(BL1, BL2)의 폭 보다 크고, 수직 기둥들(PL1, PL2)의 폭 보다 작을 수 있다. 제1 보조배선들(SBL1) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로, 예를 들어 비트라인들(BL1, BL2)의 1/2 피치 만큼 시프트되고, 제2 보조배선들(SBL2) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향의 반대 방향으로, 예를 들어 비트라인들(BL1, BL2)의 1/2 피치 만큼 시프트될 수 있다.
도 5c 및 도 5d에 도시된 바와 같이 보조배선들(SBL1, SBL2)은 다양한 형상으로 변형될 수 있을 것이다.
본 발명의 개념에 따른 제1 실시예들에서, 여기에서 기술된 구성에 따라 보조 배선들을 통하여 수직 기둥들과 비트라인들을 연결하는 것은, 수직 기둥들이 접촉하는 비트라인과 그것에 인접하는 비트라인이 더욱 가깝게 배치되게 할 수 있다. 예를 들어, 위에서 볼 때 수직 기둥들의 직경이 F라고 하면, 유효면적(effective area)은 상부면 상에서 하나의 채널이 차지하는 평균 면적으로 정의될 수 있다. 도 5a를 참조하면, 하나의 채널에 대한 유효 면적은, 통상의 VNAND 배치의 레이아웃에서는 6F2(2F×3F/1채널)인 반면, 본 발명의 개념에 따른 실시예들에서는 5F2(2F×5F/2채널)로 줄어든다. 이와 같이, 단위 셀 면적이 감소하여 집적도가 증가할 수 있다. 나아가, 통상의 VNAND에 비하여 하나의 스트링 선택 게이트에 의하여 선택되는 비트라인들의 수, 즉 페이지 사이즈(page size)가 2배 증가될 수 있다. 이에 따라, 프로그램 및 읽기 속도가 증가될 수 있다.
도 3의 수직형 메모리 장치를 형성하는 방법이 설명된다. 도 6a 내지 도 12a는 도 5a에 대응하는 평면도들이고, 도 6b 내지 도 12b는 도 5b에 대응하는 단면도들이이다.
도 6a 및 도 6b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 희생막들(123) 및 절연막들(124)이 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 희생막들(123)은 버퍼 유전막(121) 및 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 희생막들(123) 및 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 7a 및 도 7b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 수직 홀들(126)이 형성된다. 수직 홀들(126)은 도 5a를 참조하여 설명된 수직 기둥들(PL1, PL2)과 같이 배치될 수 있다.
도 8a 및 도 8b를 참조하여, 수직 홀들(126) 내에 수직 기둥들(PL1, PL2)이 형성된다.
일 측면에서, 수직 기둥들(PL1, PL2)은 제1 도전형의 반도체막일 수 있다. 반도체막은 수직 홀들(126)을 완전히 채우지 않도록 형성되고, 반도체막 상에 절연 물질이 형성되어 수직 홀들(126)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(127)으로 채워진, 실린더 형의 수직 기둥들(PL1, PL2)이 형성될 수 있다. 반도체막은 수직 홀들(126)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다. 수직 기둥들(PL1, PL2)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 수직 기둥들(PL1, PL2)이 리세스된 수직 홀들(126) 내에 도전 패턴들(128)이 형성될 수 있다. 도전 패턴들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(128) 및 수직 기둥들(PL1, PL2)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
다른 측면에서, 수직 기둥들(PL1, PL2)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
도 9a 및 도 9b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리영역들(131)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다.
도 10a 및 도 10b를 참조하여, 분리영역들(131)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(133)을 형성한다. 리세스 영역(133)은 희생막들(123)이 제거된 영역에 해당되고, 수직 기둥들(PL1, PL2) 및 절연 패턴들(125)에 의하여 정의된다. 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 리세스 영역(133)에 의하여 수직 기둥들(PL1, PL2)의 측벽의 일부분들이 노출된다.
도 11a 및 도 11b를 참조하여, 리세스 영역(133)에 정보저장 요소(135)를 형성한다.
일 측면에서, 정보저장 요소(135)는 수직 기둥들(PL1, PL2)에 접촉하는 터널 절연막, 터널 절연막 상의 전하 저장막, 및 전하 저장막 상의 블로킹 절연막을 포함할 수 있다.(도 4a 참조) 이 경우, 수직 기둥들(PL1, PL2)은 반도체 기둥일 수 있다. 터널 절연막은, 실리콘 산화막을 포함할 수 있다. 터널 절연막은, 리세스 영역(133)에 노출된 수직 기둥들(PL1, PL2)을 열산화하여 형성될 수 있다. 이와는 달리, 터널 절연막은 원자층 적층법으로 형성될 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 알루미늄 산화막 및 실리콘 산화막을 포함할 수 있으며, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막 및 블로킹 유전막은 단차도포성이 우수한 원자층 적층법 및/또는 화학기상증착법으로 형성될 수 있다. 이와는 달리, 정보저장 요소(135)가 도 4b 내지 도 4e의 구조를 갖는 경우, 정보저장 요소(135)를 구성하는 터널 절연막, 전하 저장막 및/또는 블로킹 절연막의 적어도 하나는 수직 기둥들(PL1, PL2)을 형성하기 전에 수직 홀들(126) 내에 형성될 수 있다.
다른 측면에서, 정보저장 요소(135)는 가변저항 패턴일 수 있다. (도 4f 내지 도 4h 참조) 가변저항 패턴은 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이 경우, 수직 기둥들(PL1, PL2)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함하는 도전 기둥들일 수 있다. 정보저장 요소(135)가 도 4g의 구조를 갖는 경우, 정보저장 요소(135)는 수직 기둥들(PL1, PL2)을 형성하기 전에 수직 홀들(126) 내에 형성될 수 있다.
리세스 영역(133)의 정보저장 요소(135) 상에 도전막이 형성된다. 도전막은 도핑된 실리콘막, 금속막(예를 들면, 텅스텐), 금속 질화막 또는 금속 실리사이드막 중의 적어도 하나로 형성될 수 있다. 도전막은 원자층증착 방법에 의하여 형성될 수 있다. 도전막이 금속 실리사이드막인 경우, 도전막을 형성하는 것은 폴리실리콘막을 형성하고, 제1 분리 영역(131)에 인접한 폴리실리콘막의 일부를 제거하여 폴리실리콘막을 리세스하고, 리세스된 폴리실리콘막 상에 금속막을 형성하고, 금속막을 열처리하고, 그리고 미반응 금속막을 제거하는 것을 포함할 수 있다. 금속 실리사이드막을 위한 금속막은 텅스텐, 티타늄, 코발트, 또는 니켈을 포함할 수 있다.
리세스 영역(133)의 외부(즉, 제1 분리 영역(131))에 형성된 도전막이 제거된다. 이에 따라, 리세스 영역(133)의 내에 게이트 전극들(G1 ~ G6)이 형성된다. 게이트 전극들(G1 ~ G6)은 제1 방향으로 연장한다. 게이트 구조체들(GL)은 게이트 전극들(G1 ~ G6)을 포함할 수 있다. 게이트 구조체들(GL)은 제2 방향으로 교번적으로 배치된 제1 및 제2 게이트 구조체들(GL1, GL2)을 포함할 수 있다. 하나의 게이트 구조체에, 제1 및 제2 방향으로 매트릭스형으로 배열된, 제1 및 제2 수직 기둥들(PL1, PL2)이 결합될 수 있다.
분리영역들(131)에 형성된 도전막이 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
도 12a 및 도 12b를 참조하여, 분리영역들(131)을 채우는 제1 분리 절연막(1431이 형성된다. 제1 콘택들(152)이 수직 기둥들(PL1, PL2) 상에 형성될 수 있다. 제1 콘택들(152) 상에 보조배선들(SBL1, SBL2)이 형성될 수 있다. 보조배선들(SBL1, SBL2)은 제1 콘택들(152)을 통하여, 바로 인접한 스트링 선택 라인들(SSL1, SSL2) 각각에 결합된 수직 기둥들(PL1, PL2)을 일 대 일로 연결할 수 있다.
제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)은 제2 방향으로 신장할 수 있다. 제1 보조배선들(SBL1)은 제1 방향으로 돌출된 제1 돌출부들(P1)을 갖고, 제2 보조배선들(SBL2)은 제1 방향에 반대되는 방향으로 돌출된 제2 돌출부들(P2)을 가질 수 있다. 돌출부들(P1, P2)은 게이트 구조체들(GL1, GL2) 사이의 제1 분리 절연막들(143) 상으로 연장할 수 있다.
도 13a는 도 12b의 보조배선들의 확대도이고, 도 13b 내지 도 13d는 보조배선들을 위한 마스크 패턴들의 예들을 도시한다. 마스크 패턴들에 대응하여 포토 레지스트의 패턴들이 만들어질 수 있다.
도 13a를 참조하여, 보조배선들(SBL1,SBL2 : SBL)은 신장하는 바디(B) 및 바디(B)로부터 돌출된 돌출부(P)를 가질 수 있다. 보조배선들(SBL)의 실제 형상은 둥근 모서리(rounded edge)를 가질 수 있다. 이러한 둥근 모서리의 형상은 포토리소그라피 공정에 의하여 발생할 수 있다.
도 13b를 참조하여, 마스크 패턴(M)은 보조배선들(SBL)의 바디(B)를 위한 제1 서브마스크(M1)와, 보조배선들(SBL)의 돌출부(P)를 위한 제2 서브마스크(M2)를 포함할 수 있다. 제1 서브마스크(M1)는 제2 방향으로 신장하고, 제2 서브마스크(M2)는 제1 서브마스크(M1)로부터 제1 방향(또는 제1 방향의 반대 방향)으로 시프트될 수 있다. 서브마스크들은 직사각형일 수 있다.
도 13c 및 도 13d를 참조하여, 마스크 패턴(M)은 제1 서브마스크(M1)와,제2 서브마스크(M2) 사이에 적어도 하나의 제3 서브마스크(M3)를 포함할 수 있다. 제3 서브마스크(M3)의 갯수는 1개 또는 3개로 도시되었으나, 이에 한정하지 않는다. 제3 서브마스크(M3)는 제1 서브마스크(M1)로부터 제1 방향(또는 제1 방향의 반대 방향)으로 시프트될 수 있다. 이에 따라, 마스크 패턴(M)은 계단 형태를 가질 수 있다.
도 5a 및 도 5b를 다시 참조하여, 제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)은 제2 콘택들(154)을 통하여, 서로 이웃한 다른 비트라인들에 연결된다. 제1 보조배선들(SBL1)은 제1 비트라인(BL1)에 연결될 수 있다. 제2 보조배선들(SBL2)은 제2 비트라인(BL2)에 연결될 수 있다.
도 14는 본 발명의 개념에 의한 제2 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다. 도 15a는 도 14의 수직형 메모리 장치의 평면도이다. 도 15b는 도 15a의 I-I' 선에 따른 단면도이다. 도 3을 참조하여 설명된 본 발명의 일 실시예의 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14, 도 15a 및 도 15b를 참조하여, 하나의 게이트 구조체(GL1)에 제2 방향을 따라 순차적으로 4개의 수직 기둥들(PL1, PL2, PL1, PL2)이 배치된다. 4개의 수직 기둥들(PL1, PL2, PL1, PL2)은 하나의 게이트 구조체(GL1) 내에서 매트릭스 형으로 배치된다.
하나의 게이트 구조체(GL)의 제6 게이트 전극(G6)은 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 포함할 수 있다. 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)은 서로 인접하고, 제2 방향을 따라 교번적으로 배치될 수 있다. 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2) 사이에 제2 분리 절연막(142)이 형성된다. 제2 분리 절연막(142)의 폭은 제1 분리 절연막(141)의 폭 보다 작을 수 있다.
제1 돌출부들(P1)은 제1 분리 절연막(141) 상으로 연장하고, 제2 돌출부들(P2)은 제2 분리 절연막(142) 상으로 연장할 수 있다. 제1 보조배선(SBL1) 상의 제2 콘택(154)은 제1 분리 절연막(141) 상에 배치되고, 제2 보조배선(SBL2) 상의 제2 콘택(154)은 제2 분리 절연막(142) 상에 배치될 수 있다.
도 5c 및 도 5d에 도시된 바와 같이, 보조배선들(SBL1, SBL2)은 다양한 형상으로 변형될 수 있을 것이다.
도 15a를 참조하면, 본 발명의 개념에 따른 제2 실시예들에서는 하나의 채널에 대한 유효 면적은 4F2(2F×4F/2채널)로 줄어든다. 이와 같이, 단위 셀 면적이 감소하여 집적도가 증가할 수 있다. 나아가, 통상의 VNAND에 비하여, 하나의 스트링 선택 라인에 의하여 선택되는 비트라인들의 수, 즉 페이지 사이즈(page size)가 2배 증가될 수 있다. 이에 따라, 프로그램 및 읽기 속도가 증가될 수 있다.
도 14의 수직형 메모리 장치를 형성하는 방법이 설명된다. 도 16a 내지 도 19a는 도 15a에 대응하는 평면도들, 도 16b 내지 도 19b는 도 15b에 대응하는 단면도들이다. 도 6a 내지 도 12b를 참조하여 설명된 본 발명의 일 실시예의 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16a 및 도 16b를 참조하여, 도 6a 내지 도 8b를 참조하여 설명된 바와 같이, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 수직 홀들 내에 수직 기둥들(PL1, PL2)이 형성된다. 수직 기둥들(PL1, PL2)이 리세스되고, 리세스된 수직 홀 내에 도전 패턴들(128)이 형성될 수 있다.
도 17a 및 도 17b를 참조하여, 버퍼 유전막(121), 희생막들(123) 및 절연막들(124)을 연속적으로 패터닝하여, 서로 이격되고 제1 방향으로 연장되고 기판(110)을 노출하는, 분리영역들(131)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다. 분리영역들(131)에 노출된 희생막들(123)을 선택적으로 제거하여 리세스 영역(133)을 형성한다.
도 18a 및 도 18b를 참조하여, 리세스 영역(133)에 정보저장 요소(135) 및 도전막이 형성된다. 리세스 영역(133)의 외부(즉, 분리 영역(131))에 형성된 도전막이 제거된다. 이에 따라, 리세스 영역 내에 게이트 전극들(G1 ~ G6)이 형성된다. 게이트 전극들(G1 ~ G6)은 제1 방향으로 연장한다.
분리영역들(131)에 형성된 도전막이 제거되어 기판(110)이 노출될 수 있다. 노출된 기판(110)에 제2 도전형의 불순물 이온이 고농도로 제공되어 공통 소오스 라인들(CSL)이 형성될 수 있다.
분리영역들(131)을 채우는 제1 분리 절연막(141)이 형성된다. 제6 게이트 전극(G6)을 패터닝하여, 하나의 게이트 구조체(GL)에 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 형성한다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 사이에 제2 분리 영역(132)이 형성된다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)은 서로 인접하고, 제2 방향으로 교번적으로 배치된다. 하나의 스트링 선택 라인에, 매트릭스형으로 배열된, 제1 및 제2 수직 기둥들(PL1, PL2)이 결합될 수 있다.
도 19a 및 도 19b를 참조하여, 제2 분리 영역(132)을 채우는 제2 분리 절연막(142)이 형성된다. 제1 콘택들(152)이 수직 기둥들(PL1, PL2) 상에 형성될 수 있다. 제1 콘택들(152) 상에 보조배선들(SBL1, SBL2)이 형성될 수 있다. 제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)은 제2 방향으로 신장할 수 있다. 보조배선들(SBL1, SBL2)은 제1 콘택들(152)을 통하여, 바로 인접한 게이트 라인들(GL1, GL2) 각각에 결합된 수직 기둥들(PL1, PL2)을 일 대 일로 연결할 수 있다.
도 15a 및 도 15b를 다시 참조하여, 제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)은 제2 콘택들(154)을 통하여, 서로 이웃한 다른 비트라인들에 연결된다. 제1 보조배선들(SBL1)은 제1 비트라인(BL1)에 연결될 수 있다. 제2 보조배선들(SBL2)은 제2 비트라인(BL2)에 연결될 수 있다.
도 20은 본 발명의 개념에 의한 제3 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다. 도 21a는 도 20의 수직형 메모리 장치의 평면도이다. 도 21b는 도 21a의 I-I' 선에 따른 단면도이다. 도 3을 참조하여 설명된 본 발명의 일 실시예의 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20, 도 21a 및 도 21b를 참조하여, 게이트 구조체들(GL)은 서로 인접한 제1 내지 제3 게이트 구조체들을 포함할 수 있다. 제1 게이트 구조체의 제6 게이트 전극(G6)은 제1 스트링 선택 라인(SSL1)이고, 제2 게이트 구조체의 제6 게이트 전극(G6)은 제2 스트링 선택 라인(SSL2)이고, 제3 게이트 구조체의 제6 게이트 전극(G6)은 제3 스트링 선택 라인(SSL3)으로 명명될 수 있다. 제1 내지 제3 스트링 선택 라인들(SSL1 ~ SSL3)은 제2 방향을 따라 교번적으로 배치될 수 있다.
수직 기둥들(PL)은 지그재그로 순서대로 배치된 제1 내지 제4 수직 기둥들(PL1 ~ PL4)을 포함할 수 있다. 제1 및 제2 수직 기둥들(PL1, PL2)은 스트링 선택 라인들(SSL1 ~ SSL3)의 일측에서 결합되고, 제3 및 제4 수직 기둥들(PL3, PL4)은 스트링 선택 라인들(SSL1 ~ SSL3)의 타측에서 결합될 수 있다. 제1 및 제4 수직 기둥들(PL1, PL4)은 스트링 선택 라인들(SSL1 ~ SSL3)의 가장자리에 배치되고, 제2 및 제3 수직 기둥들(PL2, PL3)은 제1 수직 기둥들(PL1)과 제4 수직 기둥들(PL4) 사이에 배치될 수 있다. 제2 수직 기둥들(PL2)은 제1 수직 기둥들(PL1)로부터 제1 방향으로 시프트(shift)될 수 있다. 제4 수직 기둥들(PL4)은 제3 수직 기둥들(PL3)로부터 제1 방향으로 시프트(shift)될 수 있다. 바로 인접한 수직기둥들은, 예를 들어 비트라인들(BL1 ~ BL4)의 2 피치 만큼 상기 제1 방향으로 이격될 수 있다.
보조배선들은 제1 내지 제 4 보조배선들(SBL1 ~ SBL4)을 포함할 수 있다. 제1 보조배선들(SBL1)은 제1 스트링 선택 라인(SSL1)의 제3 수직 기둥들(PL3)과 제2 스트링 선택 라인(SSL2)의 제2 수직 기둥들(PL2)을 연결할 수 있다. 제2 보조배선들(SBL2)은 제2 스트링 선택 라인(SSL2)의 제3 수직 기둥들(PL3)과 제3 스트링 선택 라인(SSL3)의 제2 수직 기둥들(PL2)을 연결할 수 있다. 제3 보조배선들(SBL3)은 제1 스트링 선택 라인(SSL1)의 제4 수직 기둥들(PL4)과 제2 스트링 선택 라인(SSL2)의 제1 수직 기둥들(PL1)을 연결할 수 있다. 제4 보조배선들(SBL4)은 제2 스트링 선택 라인(SSL2)의 제4 수직 기둥들(PL4)과 제3 스트링 선택 라인(SSL3)의 제1 수직 기둥들(PL1)을 연결할 수 있다. 제1 보조배선들(SBL1) 및 제3 보조배선들(SBL3)은 제1 방향을 따라 교번적으로 배열되고, 제2 보조배선들(SBL2) 및 제4 보조배선들(SBL4)은 제1 방향을 따라 교번적으로 배열될 수 있다. 제1 및 제4 보조배선들(SBL1, SBL4)은 제2 방향을 따라 교번적으로 배치되고, 제2 및 제3 보조배선들(SBL2, SBL3)은 제2 방향을 따라 교번적으로 배치될 수 있다. 제1 내지 제4 보조배선들(SBL1 ~ SBL4)은 서로 이웃한 다른 비트라인들에 연결될 수 있다. 예를 들어, 제1 보조배선들(SBL1)은 제1 비트라인(BL1)에 연결되고, 제2 보조배선들(SBL2)은 제2 비트라인(BL2)에 연결되고, 제3 보조배선들(SBL3)은 제3 비트라인(BL3)에 연결되고, 제4 보조배선들(SBL4)은 제4 비트라인(BL4)에 연결될 수 있다.
수직기둥들(PL1 ~ PL4)과 보조배선들(SBL1 ~ SBL4)을 연결하는 제1 콘택들(152), 및 보조배선들(SBL1 ~ SBL4)과 비트라인들(BL1 ~ BL4)을 연결하는 제2 콘택들(154)이 제공될 수 있다. 제1 콘택들(152)은 수직 기둥들(PL1 ~ PL4) 상에 배치되고, 제2 콘택들(154)은 제1 분리 절연막들(141) 상에 제공될 수 있다. 예를 들어, 제1 및 제3 보조배선들(SBL1, SBL3) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로 비트라인들의 1/2 피치 만큼 시프트되고, 제2 및 상기 제4 보조배선들(SBL2, SBL4) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향의 반대 방향으로 비트라인들의 1/4 피치 만큼 시프트될 수 있다. 제1 내지 제4 보조배선들(SBL1 ~ SBL4)은 제2 방향으로 신장할 수 있다. 제1 및 제3 보조배선들(SBL1, SBL3)은 각각 제1 방향으로 돌출된 제1 및 제3 돌출부들(P1, P3)을 갖고, 제2 및 제4 보조배선들(SBL2, SBL4)은 각각 제1 방향에 반대되는 방향으로 돌출된 제2 및 제4 돌출부들(P2, P4)을 가질 수 있다. 예를 들어, 제1 및 제3 돌출부들(P1, P3)의 돌출 거리는 제2 및 제4 돌출부들(P2, P4)의 돌출 거리의 2배일 수 있다. 제2 콘택들(154)은 돌출부들(P1 ~ P4) 상에 배치될 수 있다. 돌출부들(P1 ~ P4)은 게이트 구조체들 사이의 제1 분리절연막들(141) 상으로 연장할 수 있다.
도 21c는 도 21a의 변형예를 도시한다. 도 21c를 참조하여, 본 발명의 또 다른 실시예들에 따른 수직형 메모리 장치의 변형 예가 보다 자세하게 설명된다. 도 21a를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
제1 및 제3 보조배선들(SBL1, SBL3)은 제2 방향으로 신장하고, 제1 방향으로 돌출된 돌출부들(P1, P3)을 가질 수 있다. 제2 및 제4 보조배선들(SBL2, SBL4)은 제2 방향으로 질쭉한 모양을 가질 수 있다. 제1 및 제3 보조배선들(SBL1, SBL3) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로 시프트되고, 제2 및 제4 보조배선들(SBL2, SBL4) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 시프트되지 않을 수 있다. 예를 들어, 제1 및 제3 보조배선들(SBL1, SBL3) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로 비트라인들(BL1 ~ BL4)의 1 피치 만큼 시프트될 수 있다. 도 21c에 도시된 바와 같이 보조배선들(SBL1 ~ SBL4)은 다양한 형상으로 변형될 수 있을 것이다.
도 20a를 참조하면, 본 발명의 개념에 따른 제4 실시예들에서는 하나의 채널에 대한 유효 면적은 3.3F2(2F×5F/3채널)로 줄어든다. 이와 같이, 단위 셀 면적이 감소하여 집적도가 증가할 수 있다. 나아가, 통상의 VNAND에 비하여, 하나의 스트링 선택 라인에 의하여 선택되는 비트라인들의 수, 즉 페이지 사이즈(page size)가 4배 증가될 수 있다. 이에 따라, 프로그램 및 읽기 속도가 증가될 수 있다.
도 20에 도시된 본 발명의 제3 실시예들에 따른 수직형 메모리 장치는 도 6a 내지 도 12b를 참조하여 설명된 방법으로 형성될 수 있을 것이다. 나아가, 도 20에 도시된 본 발명의 제3 실시예들에 따른 수직형 메모리 장치는 도 14, 도 15a 및 도 15b를 참조하여 설명된 바와 같이, 하나의 게이트 구조체(GL)의 제6 게이트 전극(G6)은 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 포함하도록 변형될 수 있을 것이다. 하나의 채널에 대한 유효 면적은 3.3F2(2F×5F/3채널) 이하로 줄어들 수 있을 것이다.
도 22는 본 발명의 개념에 의한 제4 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다. 도 23a는 도 21의 수직형 메모리 장치의 평면도이다. 도 23b는 도 23a의 I-I' 선에 따른 단면도이다. 도 3을 참조하여 설명된 본 발명의 일 실시예의 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 22, 도 23a 및 도 23b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형을 가질 수 있다. 기판(110) 상에 게이트 구조체(GL)가 제공될 수 있다. 게이트 구조체(GL)는 절연 패턴들(125) 및 절연 패턴들을 개재하여 서로 이격된 게이트 전극들을 포함할 수 있다. 게이트 전극들은 기판(110) 상에 순차적으로 적층된 제1 내지 제6 게이트 전극들(G1 ~ G6)을 포함할 수 있다. 절연 패턴들(125)은 실리콘 산화막일 수 있다. 게이트 전극들(G1 ~ G6)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상일 수 있다.
제1 방향 및 제2 방향의 매트릭스형으로 배열된 수직 기둥들(PL)이 제공된다. 수직 기둥들(PL)은 게이트 전극들(G1 ~ G6)을 관통하여 기판(110)에 연결된다. 수직 기둥들(PL)은 기판(110)으로부터 위로 연장되는(즉, 제3 방향으로 연장되는) 장축을 가질 수 있다. 수직 기둥들(PL)의 일단들은 기판(110)에 연결되고, 이들의 타단들은 제2 방향으로 연장하는 비트 라인들(BL1, BL2)에 연결될 수 있다.
수직 기둥들(PL)과 비트라인들(BL1, BL2) 사이에 보조배선들(SBL1, SBL2)이 제공된다. 수직 기둥들(PL)과 보조배선들(SBL1, SBL2)은 제1 콘택들(152)을 통하여 연결될 수 있다. 비트라인들(BL1, BL2)과 보조배선들(SBL1, SBL2)은 제2 콘택들(154)을 통하여 연결될 수 있다. 보조배선들(SBL1, SBL2)은, 제1 콘택들(152)을 통하여, 바로 인접하는 게이트 구조체들(GL)에 결합된 수직 기둥들(PL)을 연결할 수 있디.
비트 라인들(BL1, BL2)과 공통 소오스 라인들(CSL) 사이에 플래시 메모리 장치의 복수 개의 셀 스트링들이 제공된다. 하나의 셀 스트링은, 비트 라인들(BL1, BL2)에 접속하는 스트링 선택 트랜지스터, 기판(110)에 접속하는 접지 선택 트랜지스터, 및 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 제공되는 복수개의 메모리 셀들을 포함할 수 있다. 선택 트랜지스터들 및 복수개의 메모리 셀들은 하나의 반도체 기둥(PL)에 제공된다. 제1 게이트 전극(G1)은 접지 선택 트랜지스터의 접지 선택 게이트(GSL)일 수 있다. 제2 내지 제 5 게이트 전극들(G2 ~ G5)은 복수개의 메모리 셀들의 셀 게이트들(WL)일 수 있다. 제6 게이트 전극(G6)은 제3 분리 영역(133)에 의하여 복수개로 분리되어, 스트링 선택 트랜지스터의 스트링 선택 라인들로 기능할 수 있다. 스트링 선택 라인들은 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 포함할 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)은 제1 방향으로 연장하고, 제2 방향을 따라 교번적으로 배치될 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 사이의 제3 분리 영역(133) 내에 제3 분리 절연막들(143)이 제공된다.
제1 내지 제6 게이트 전극들(G1 ~ G6)과 수직 기둥들(PL) 사이에, 정보저장 요소(135)가 제공될 수 있다. 정보저장 요소(135)는 게이트 전극들(G1 ~ G6)과 절연 패턴들(125) 사이로 연장할 수 있다. 정보저장 요소는 블로킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다.
기판(110)에, 비트 라인들(BL1, BL2)로부터의 전류의 경로 또는 비트 라인들(BL1, BL2)을 향한 전류의 경로를 형성하는 소오스 영역(미도시)이 제공될 수 있다.
수직 기둥들(PL1, PL2) 및 보조 배선들(SBL1, SBL2)은 도 3을 참조하여 설명된 것과 유사하므로, 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 보조 배선들(SBL1, SBL2)의 돌출부들(P1, P2)은 제3 분리 절연막(143) 상으로 연장할 수 있다. 제2 콘택들(154)은 제3 분리 절연막(143) 상에 배치될 수 있다.
도 5c 및 도 5d에 도시된 바와 같이, 보조배선들(SBL1, SBL2)은 다양한 형상으로 변형될 수 있을 것이다.
도 23a를 참조하면, 본 발명의 개념에 따른 제4 실시예들에서는 하나의 채널에 대한 유효 면적은 4F2(2F×4F/2채널)로 줄어든다. 이와 같이, 단위 셀 면적이 감소하여 집적도가 증가할 수 있다. 나아가, 통상의 VNAND에 비하여, 하나의 스트링 선택 라인에 의하여 선택되는 비트라인들의 수, 즉 페이지 사이즈(page size)가 2배 증가될 수 있다. 이에 따라, 프로그램 및 읽기 속도가 증가될 수 있다.
도 22의 수직형 메모리 장치를 형성하는 방법이 설명된다. 도 24a 내지 도 26a는 도 23a에 대응하는 평면도들, 도 24b 내지 도 26b는 도 23b에 대응하는 단면도들이다.
도 24a 및 도 24b를 참조하여, 기판(110)이 제공된다. 기판(110)은 제1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 기판(110) 상에 절연막들(124) 및 도전막들(122)이 교번적으로 형성된다. 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 도전막들(122)은 예를 들어, 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
도전막들(122) 및 절연막들(124)을 관통하여, 기판(110)을 노출하는 수직 홀들(126)이 형성된다. 수직 홀들(126)은 도 22a를 참조하여 설명된 수직 기둥들(PL1, PL2)과 같이 배치될 수 있다.
도 25a 및 도 25b를 참조하여, 수직 홀들(126)의 측벽에 정보저장 요소(135)가 형성된다. 정보저장 요소(135)는 블로킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 정보저장 요소(135)를 이방성 식각하는 것에 의하여, 기판(110)이 노출된다.
수직 홀들(126) 내의 정보저장 요소(135) 상에 수직 기둥들(PL1, PL2)이 형성된다. 수직 기둥들(PL1, PL2)은 기판(110)에 연결된다.
일 측면에서, 수직 기둥들(PL1, PL2)은 제1 도전형의 반도체막일 수 있다. 반도체막은 수직 홀들(126)을 완전히 채우지 않도록 형성되고, 반도체막 상에 절연 물질이 형성되어 수직 홀들(126)을 완전하게 채울 수 있다. 반도체막 및 절연 물질은 평탄화되어, 최상층의 절연막이 노출되도록 할 수 있다. 이에 따라 그 내부의 빈속이 충진 절연막(127)으로 채워진, 실린더 형의 수직 기둥들(PL1, PL2)이 형성될 수 있다. 반도체막은 수직 홀들(126)을 채우도록 형성될 수 있다. 이 경우, 충진 절연막은 요구되지 않을 수 있다. 수직 기둥들(PL1, PL2)의 상부는 리세스되어, 최상층의 절연막보다 낮게 될 수 있다. 수직 기둥들(PL1, PL2)이 리세스된 수직 홀들(126) 내에 도전 패턴들(128)이 형성될 수 있다. 도전 패턴들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 도전 패턴들(128) 및 수직 기둥들(PL1, PL2)의 윗부분에 제2 도전형의 불순물 이온을 주입하여, 드레인 영역들이 형성될 수 있다. 제2 도전형은 예를 들면 N형일 수 있다.
다른 측면에서, 수직 기둥들(PL1, PL2)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다. 이 경우, 정보저장 요소(135)는 가변 저항 패턴일 수 있다.
절연막들(124) 및 도전막들(122)이 패터닝되어, 절연 패턴들(125) 및 게이트 전극들(G1 ~ G6)이 형성될 수 있다. 제6 게이트 전극(G6)은 추가적으로 패터닝되어 복수개로 분리될 수 있다. 제6 게이트 전극(G6)은 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 포함할 수 있다.
도 26a 및 도 26b를 참조하여, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2) 사이의 제3 분리 영역(133) 내에 제3 분리 절연막들(143)이 제공된다. 제1 콘택들(152)이 수직 기둥들(PL1, PL2) 상에 형성될 수 있다. 제1 콘택들(152) 상에 보조배선들(SBL1, SBL2)이 형성될 수 있다. 보조배선들(SBL1, SBL2)은 제1 콘택들(152)을 통하여, 바로 인접한 스트링 선택 라인들(SSL1, SSL2) 각각에 결합된 수직 기둥들(PL1, PL2)을 일 대 일로 연결할 수 있다.
제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)은 제2 방향으로 신장할 수 있다. 제1 보조배선들(SBL1)은 제1 방향으로 돌출된 제1 돌출부들(P1)을 갖고, 제2 보조배선들(SBL2)은 제1 방향에 반대되는 방향으로 돌출된 제2 돌출부들(P2)을 가질 수 있다. 돌출부들(P1, P2)은 제3 분리 절연막들(143) 상으로 연장할 수 있다.
도 23a 및 도 23b를 다시 참조하여, 제1 보조배선들(SBL1)과 제2 보조배선들(SBL2)은 제2 콘택들(154)을 통하여, 서로 이웃한 다른 비트라인들에 연결된다. 제1 보조배선들(SBL1)은 제1 비트라인(BL1)에 연결될 수 있다. 제2 보조배선들(SBL2)은 제2 비트라인(BL2)에 연결될 수 있다.
도 27은 본 발명의 개념에 의한 제5 실시예들에 따른 수직형 메모리 장치의 메모리 블록의 사시도이다. 도 28a는 도 27의 수직형 메모리 장치의 평면도이다. 도 28b는 도 28a의 I-I' 선에 따른 단면도이다. 도 22를 참조하여 설명된 본 발명의 일 실시예의 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 27, 도 28a 및 도 28b을 참조하여, 수직 기둥들(PL)은 지그재그로 순서대로 배치된 제1 내지 제4 수직 기둥들(PL1 ~ PL4)을 포함할 수 있다. 제1 및 제2 수직 기둥들(PL1, PL2)은 스트링 선택 라인들(SSL1 ~ SSL3)의 일측에서 결합되고, 제3 및 제4 수직 기둥들(PL3, PL4)은 스트링 선택 라인들(SSL1 ~ SSL3)의 타측에서 결합될 수 있다. 제1 및 제4 수직 기둥들(PL1, PL4)은 스트링 선택 라인들(SSL1 ~ SSL3)의 가장자리에 배치되고, 제2 및 제3 수직 기둥들(PL2, PL3)은 제1 수직 기둥들(PL1)과 제4 수직 기둥들(PL4) 사이에 배치될 수 있다. 제2 수직 기둥들(PL2)은 제1 수직 기둥들(PL1)로부터 제1 방향으로 시프트(shift)될 수 있다. 제4 수직 기둥들(PL4)은 제3 수직 기둥들(PL3)로부터 제1 방향으로 시프트(shift)될 수 있다. 바로 인접한 수직기둥들은, 예를 들어 비트라인들(BL1 ~ BL4)의 2 피치 만큼 상기 제1 방향으로 이격될 수 있다.
보조배선들은 제1 내지 제 4 보조배선들(SBL1 ~ SBL4)을 포함할 수 있다. 제1 보조배선들(SBL1)은 제1 스트링 선택 라인(SSL1)의 제3 수직 기둥들(PL3)과 제2 스트링 선택 라인(SSL2)의 제2 수직 기둥들(PL2)을 연결할 수 있다. 제2 보조배선들(SBL2)은 제2 스트링 선택 라인(SSL2)의 제3 수직 기둥들(PL3)과 제3 스트링 선택 라인(SSL3)의 제2 수직 기둥들(PL2)을 연결할 수 있다. 제3 보조배선들(SBL3)은 제1 스트링 선택 라인(SSL1)의 제4 수직 기둥들(PL4)과 제2 스트링 선택 라인(SSL2)의 제1 수직 기둥들(PL1)을 연결할 수 있다. 제4 보조배선들(SBL4)은 제2 스트링 선택 라인(SSL2)의 제4 수직 기둥들(PL4)과 제3 스트링 선택 라인(SSL3)의 제1 수직 기둥들(PL1)을 연결할 수 있다. 제1 보조배선들(SBL1) 및 제3 보조배선들(SBL3)은 제1 방향을 따라 교번적으로 배열되고, 제2 보조배선들(SBL2) 및 제4 보조배선들(SBL4)은 제1 방향을 따라 교번적으로 배열될 수 있다. 제1 및 제4 보조배선들(SBL1, SBL4)은 제2 방향을 따라 교번적으로 배치되고, 제2 및 제3 보조배선들(SBL2, SBL3)은 제2 방향을 따라 교번적으로 배치될 수 있다. 제1 내지 제4 보조배선들(SBL1 ~ SBL4)은 서로 이웃한 다른 비트라인들에 연결될 수 있다. 예를 들어, 제1 보조배선들(SBL1)은 제1 비트라인(BL1)에 연결되고, 제2 보조배선들(SBL2)은 제2 비트라인(BL2)에 연결되고, 제3 보조배선들(SBL3)은 제3 비트라인(BL3)에 연결되고, 제4 보조배선들(SBL4)은 제4 비트라인(BL4)에 연결될 수 있다.
수직기둥들(PL1 ~ PL4)과 보조배선들(SBL1 ~ SBL4)을 연결하는 제1 콘택들(152), 및 보조배선들(SBL1 ~ SBL4)과 비트라인들(BL1 ~ BL4)을 연결하는 제2 콘택들(154)이 제공될 수 있다. 제1 콘택들(152)은 수직 기둥들(PL1 ~ PL4) 상에 배치되고, 제2 콘택들(154)은 제3 분리 절연막들(143) 상에 제공될 수 있다. 예를 들어, 제1 및 제3 보조배선들(SBL1, SBL3) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향으로 비트라인들의 1/2 피치 만큼 시프트되고, 제2 및 상기 제4 보조배선들(SBL2, SBL4) 상의 제2 콘택들(154)은 제1 콘택들(152)로부터 제1 방향의 반대 방향으로 비트라인들의 1/4 피치 만큼 시프트될 수 있다. 제1 내지 제4 보조배선들(SBL1 ~ SBL4)은 제2 방향으로 신장할 수 있다. 제1 및 제3 보조배선들(SBL1, SBL3)은 각각 제1 방향으로 돌출된 제1 및 제3 돌출부들(P1, P3)을 갖고, 제2 및 제4 보조배선들(SBL2, SBL4)은 각각 제1 방향에 반대되는 방향으로 돌출된 제2 및 제4 돌출부들(P2, P4)을 가질 수 있다. 예를 들어, 제1 및 제3 돌출부들(P1, P3)의 돌출 거리는 제2 및 제4 돌출부들(P2, P4)의 돌출 거리의 2배일 수 있다. 제2 콘택들(154)은 돌출부들(P1 ~ P4) 상에 배치될 수 있다. 돌출부들(P1 ~ P4)은 게이트 구조체들 사이의 제3 분리절연막들(143) 상으로 연장할 수 있다.
도 28a를 참조하면, 본 발명의 개념에 따른 제5 실시예들에서는 하나의 채널에 대한 유효 면적은 3.3F2(2F×5F/3채널) 이하로 줄어든다. 이와 같이, 단위 셀 면적이 감소하여 집적도가 증가할 수 있다. 나아가, 통상의 VNAND에 비하여, 하나의 스트링 선택 라인에 의하여 선택되는 비트라인들의 수, 즉 페이지 사이즈(page size)가 4배 증가될 수 있다. 이에 따라, 프로그램 및 읽기 속도가 증가될 수 있다.
도 29는 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 29를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 30은 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 30을 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 31은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 장치를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 31은 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 복수개의 수직 기둥들과 결합되고, 제1 방향으로 연장하는 복수개의 선택 라인들;
    상기 복수개의 선택 라인들 상으로 연장하는 보조배선들; 및
    상기 보조배선들을 통하여 상기 복수개의 수직 기둥들과 연결되고, 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트라인들을 포함하는 수직형 메모리 장치.
  2. 청구항 1에 있어서,
    상기 보조배선들은 인접한 선택 라인들 각각에 결합된 한 쌍의 수직 기둥들을 일 대 일로 연결하는 수직형 메모리 장치.
  3. 청구항 2에 있어서,
    상기 선택 라인들은 서로 인접한 제1 및 제2 선택 라인들을 포함하고, 상기 제1 및 제2 선택 라인들은 상기 제2 방향을 따라 교번적으로 배치되고,
    상기 선택 라인들 각각에 결합된 수직 기둥들은 제1 및 제2 수직 기둥들을 포함하고, 상기 제1 수직 기둥들은 상기 선택 라인들의 일측에서 결합되고 상기 제2 수직 기둥들은 상기 선택 라인들의 타측에서 결합되는 수직형 메모리 장치.
  4. 청구항 3에 있어서,
    상기 수직 기둥들은 상기 제1 방향 및 상기 제2 방향의 매트릭스형으로 배열되는 수직형 메모리 장치.
  5. 청구항 4에 있어서,
    상기 보조배선들은:
    상기 제1 선택 라인에 결합된 제2 수직 기둥들과 상기 제2 선택 라인에 결합된 제1 수직 기둥들을 연결하는 제1 보조배선들; 및
    상기 제2 선택 라인에 결합된 제2 수직 기둥들과 상기 제1 선택 라인에 결합된 제1 수직 기둥들을 연결하는 제2 보조배선들을 포함하는 수직형 메모리 장치.
  6. 청구항 5에 있어서,
    상기 제1 보조배선들과 상기 제2 보조배선들은 서로 이웃한 다른 비트라인들에 연결되는 수직형 메모리 장치.
  7. 청구항 5에 있어서,
    상기 수직기둥들과 상기 보조배선들을 연결하고, 상기 수직 기둥들 상에 배치되는 제1 콘택들; 및
    상기 보조배선들과 상기 비트라인들을 연결하는 제2 콘택들을 더 포함하는 수직형 메모리 장치.
  8. 청구항 7에 있어서,
    상기 제1 보조배선들 상의 제2 콘택들은 상기 제1 콘택들로부터 상기 제1 방향으로 시프트되고, 상기 제2 보조배선들 상의 제2 콘택들은 상기 제1 콘택들로부터 상기 제1 방향의 반대 방향으로 시프트된 수직형 메모리 장치.
  9. 청구항 7에 있어서,
    상기 제1 보조배선들과 상기 제2 보조배선들은 상기 제2 방향으로 신장하고,
    상기 제1 보조배선들은 상기 제1 방향으로 돌출된 제1 돌출부들을 갖는 수직형 메모리 장치.
  10. 청구항 9에 있어서,
    상기 제2 보조배선들은 상기 제1 방향에 반대되는 방향으로 돌출된 제2 돌출부들을 갖는 수직형 메모리 장치.
  11. 청구항 10에 있어서,
    상기 제2 콘택들은 상기 돌출부들 상에 배치된 수직형 메모리 장치.
  12. 청구항 10에 있어서,
    상기 선택 라인들 사이의 분리 절연막들을 더 포함하고,
    상기 돌출부들은 상기 분리절연막들 상으로 연장하는 수직형 메모리 장치.
  13. 청구항 7에 있어서,
    상기 제1 보조배선들과 상기 제2 보조배선들은 상기 제2 방향으로 길쭉하고,
    상기 제1 및 제2 보조배선들의 폭은 상기 비트라인들의 폭 보다 크고, 상기 수직 기둥들의 폭 보다 작은 수직형 메모리 장치.
  14. 청구항 2에 있어서,
    상기 선택 라인들은 서로 인접한 제1 내지 제3 선택 라인들을 포함하고, 상기 제1 내지 제3 선택 라인들은 상기 제2 방향을 따라 교번적으로 배치되고,
    상기 선택 라인들 각각에 결합된 수직 기둥들은 지그재그로 순서대로 배치된 제1 내지 제4 수직 기둥들을 포함하고,
    상기 제1 및 제2 수직 기둥들은 상기 선택 라인들의 일측에서 결합되고 상기 제3 및 제4 수직 기둥들은 상기 선택 라인들의 타측에서 결합되는 수직형 메모리 장치.
  15. 청구항 14에 있어서,
    상기 보조배선들은:
    상기 제1 선택 라인의 제3 수직 기둥들과 상기 제2 선택 라인의 제2 수직 기둥들을 연결하는 제1 보조배선들;
    상기 제2 선택 라인의 제3 수직 기둥들과 상기 제3 선택 라인의 제2 수직 기둥들을 연결하는 제2 보조배선들;
    상기 제1 선택 라인의 제4 수직 기둥들과 상기 제2 선택 라인의 제1 수직 기둥들을 연결하는 제3 보조배선들; 및
    상기 제2 선택 라인의 제4 수직 기둥들과 상기 제3 선택 라인의 제1 수직 기둥들을 연결하는 제4 보조배선들을 포함하는 수직형 메모리 장치.
  16. 청구항 1에 있어서,
    상기 선택 라인들과 기판 사이의 셀 게이트; 및
    상기 수직 기둥들과 상기 셀 게이트 사이에 제공된 전하저장 요소를 더 포함하고,
    상기 수직 기둥들은 상기 선택 라인들 및 상기 셀 게이트를 관통하는 수직형 메모리 장치.
  17. 청구항 16에 있어서,
    상기 선택 라인들 사이의 분리 절연막을 더 포함하고, 상기 분리 절연막은 상기 셀 게이트 상에 제공되는 수직형 메모리 장치.
  18. 하나의 선택 라인에 결합되고 비트라인들이 연장하는 방향을 따라 배치된 복수개의 수직 기둥들이, 서로 다른 비트라인들에 연결되는 수직형 메모리 장치.
  19. 바로 인접하고, 제1 방향으로 연장하는, 선택 라인들에 결합된 수직 기둥들을 제1 콘택을 통하여 일 대 일로 연결하는 보조배선들; 및
    제2 콘택을 통하여 상기 보조배선들을 연결하고, 상기 제1 방향에 교차하는 제2 방향으로 연장하는 비트라인들을 포함하고, 상기 제2 콘택은 상기 제1 콘택으로부터 상기 제1 방향으로 시프트되는 수직형 메모리 장치.
  20. 청구항 19에 있어서,
    상기 제1 콘택들은 상기 수직 기둥들 상에 제공되고, 상기 제2 콘택들은 상기 선택 라인들 사이의 상기 분리 절연막들 상에 제공되는 수직형 메모리 장치.
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