JP7171945B2

JP7171945B2 - メモリデバイスにおけるデータ消去の方法および装置

Info

Publication number: JP7171945B2
Application number: JP2021560884A
Authority: JP
Inventors: レイ・リウ; ウェンシ・ジョウ; ジリアン・シア
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-05-29
Filing date: 2020-05-29
Publication date: 2022-11-15
Anticipated expiration: 2040-05-29
Also published as: JP7371205B2; US20210375368A1; US11423991B2; EP3942554B1; EP3942554A4; JP2023001226A; EP4325504A2; KR20210149069A; CN113140249A; EP3942554A1; TWI785354B; CN111758132B; TW202145001A; CN113140249B; JP2022539646A; US11862251B2; EP4325504A3; US20220351781A1; CN111758132A; WO2021237642A1

Description

半導体メモリデバイスは、揮発性メモリデバイスと不揮発性メモリデバイスにカテゴライズできる。揮発性メモリデバイスは、電源をオフにするとデータが失われる。不揮発性メモリデバイスは、電源が切断されても格納したデータを維持できる。より高いデータ記憶密度を達成するために、半導体メーカは、三次元(3D)NANDフラッシュメモリ技術などの垂直デバイス技術を開発した。3D NANDフラッシュメモリデバイスは、不揮発性メモリデバイスの一種である。

本開示の態様では、メモリデバイスにおけるデータ消去のための方法が提供される。方法は、メモリセルストリング内の直列に接続されたメモリセルをリセットするための消去動作の間に、メモリセルストリングのボディ部分から第1の消去キャリアを提供するステップを備える。第1の消去キャリアは、メモリセルストリングのソース側とメモリセルストリングのドレイン側の間で第1の方向に流れる。さらに、方法は、消去動作の間にメモリセルストリングのドレイン側の接合部から第2の消去キャリアを提供するステップを備える。第2の消去キャリアが第1の方向とは反対の第2の方向に流れる。次いで、方法は、メモリセルストリングのメモリセルの電荷蓄積部分に、第1の消去キャリアおよび第2の消去キャリアを、消去動作の間に注入するステップを備える。注入された第1の消去キャリアおよび第2の消去キャリアが、メモリセルの電荷蓄積部分に格納される。

いくつかの実施形態では、第1の消去キャリアおよび第2の消去キャリアが正孔である。第1の消去キャリアを提供するために、いくつかの実施形態では、方法が、メモリセルストリングのソース側のソース端子をフローティングするステップと、メモリセルストリングのボディ部分に対応するP型ウェルに正の電圧を印加するステップとを備える。正の電荷が、第1の消去キャリアを第1の方向に流す。

第2の消去キャリアを提供するために、方法は、第1のセレクトトランジスタのドレイン端子に対して、メモリセルストリングの第1のセレクトトランジスタのゲート端子を負にバイアスするステップを備える。負にバイアスするステップが、PN接合部のバンド間トンネリングによって、メモリセルストリングのドレイン側のPN接合部に第2の消去キャリアの生成を引き起こす。いくつかの実施形態では、第1のセレクトトランジスタが、メモリセルストリングのドレイン側に最も近いセレクトトランジスタであり、方法はさらに、第1のセレクトトランジスタの隣に配置された第2のセレクトトランジスタのドレイン端子に対して、メモリセルストリングの第2のセレクトトランジスタのゲート端子を負にバイアスするステップを備える。

いくつかの実施形態では、方法は、メモリセルストリングのドレイン側のドレイン端子に消去電圧を印加するステップと、第1のセレクトトランジスタのゲート端子に消去電圧より低い第1の電圧を印加するステップと、第2のセレクトトランジスタのゲート端子に第1の電圧より低い第2の電圧を印加するステップとをさらに備える。

いくつかの実施形態では、第1のセレクトトランジスタのソース/ドレイン端子に対して、メモリセルストリングのソース側の第1のセレクトトランジスタのゲート端子を負にバイアスするステップをさらに備える。負にバイアスするステップが、PN接合部のバンド間トンネリングによって、メモリセルストリングのソース側のPN接合部に追加の消去キャリアの生成を引き起こす。

一実施形態では、第1のセレクトトランジスタは、メモリセルストリングのソース側に最も近いセレクトトランジスタである。方法はさらに、第1のセレクトトランジスタの隣に配置された第2のセレクトトランジスタのドレイン端子に対して、メモリセルストリングの第2のセレクトトランジスタのゲート端子を負にバイアスするステップを備える。一例では、方法は、メモリセルストリングのP型ウェルに印加された正の電圧より低い第1の電圧を印加するステップと、第2のセレクトトランジスタのゲート端子に第1の電圧より低い第2の電圧を印加するステップとを備える。

開示される態様によれば、第1の消去キャリアおよび第2の消去キャリアは、同一の消去サイクルで提供される。

開示される態様は、半導体メモリデバイスを提供できる。半導体メモリデバイスは、メモリセルストリング内に直列に接続されたメモリセルを有する少なくともメモリセルストリングを含むメモリセルアレイを備える。半導体メモリデバイスはまた、制御回路を備える周辺回路を備える。制御回路は、周辺回路に、メモリセルアレイのデータ消去のための上述の方法を実行するために、メモリセルアレイに信号を提供させるように構成される。

本開示の態様は、添付の図とともに読まれたときに以下の詳細な説明から最もよく理解される。業界における標準的な慣行に従い、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際には、様々な特徴の寸法は、議論を明確にするために任意に増加または減少される場合がある。

いくつかの実施形態による半導体メモリデバイスのブロック図である。いくつかの実施形態による半導体メモリデバイスの断面図とメモリセルストリングの概略図である。いくつかの実施形態による処理の例をアウトラインするフローチャートである。いくつかの実施形態による半導体メモリデバイスにおける信号の波形図である。いくつかの実施形態による半導体メモリデバイスにおける信号の波形図である。

以下の開示は、提供された主題の異なる特徴を実装するための多くの異なる実施形態または例を提供する。本開示を簡略化するために、構成要素および配置の特定の例について以下に説明する。当然ながら、これらは単なる例であり、限定することを意図していない。例えば、以下の説明において第2の特徴の上にあるいは上方に第1の特徴を形成することは、第1および第2の特徴が直接接触して形成される実施形態を含み得、また、第1の特徴と第2の特徴との間に追加の特徴が形成され、第1および第2の特徴が直接接触しない実施形態も含み得る。加えて、本開示は、様々な例において参照番号および/または文字を繰り返す場合がある。この繰り返しは、簡潔化および明確化の目的のためのものであり、それ自体が、議論されている様々な実施形態および/または構成間の関係を指示するものではない。

さらに、「の下に」、「より下に」、「下部の」、「より上に」、「上部の」などの空間的に相対的な用語は、本明細書では、図に示されているように、ある要素または特徴の別の要素または特徴との関係を説明するために、説明を容易にするために使用される場合がある。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することを意図している。装置は、他の状態に方向付けられ得(90度または他の向きに回転され得)、本明細書で使用される空間的に相対的な記述語も、同様にそれに応じて解釈され得る。

本開示の態様は、NANDフラッシュメモリデバイスなど不揮発性メモリデバイスにおけるデータ消去のための混合消去メカニズムの技術を提供する。一般に、NANDフラッシュメモリデバイスでは、メモリセルがメモリセルストリング内に配置されている。より高いデータストレージを達成するために、メモリセルストリングは比較的長くできる。各メモリセルストリングは、直列に接続されたメモリセルトランジスタとセレクトトランジスタを含む。メモリセルストリングの両端は、メモリセルストリングのソース側とドレイン側と呼ばれる。混合消去メカニズムの技術では、消去動作中にボディ消去メカニズムとゲート誘導ドレインリーク(GIDL)消去メカニズムとを使用し、混合消去メカニズムは、メモリセルストリングのソース側とドレイン側の両方から消去キャリアを提供できる。したがって、長いメモリセルストリングに沿うメモリセルが効果的に消去され得る。

図1は、本開示のいくつかの実施形態による半導体メモリデバイス100のブロック図を示す。半導体メモリデバイス100は、互いに結合されたメモリアレイ102と周辺回路101を含む。いくつかの例では、メモリアレイ102と周辺回路101は、同じダイ(チップ)上に配置されている。他の例では、メモリアレイ102がアレイダイ上に配置され、相補型金属酸化膜半導体(CMOS)技術を使用して実装され、CMOSダイと呼ばれるダイなど、周辺回路101が異なるダイ上に配置される。アレイダイおよびCMOSダイは適切に接着され、電気的に結合される。一例では、半導体メモリデバイス100は、1つまたは複数のアレイダイおよびCMOSダイをカプセル化する集積回路(IC)パッケージである。

半導体メモリデバイス100は、メモリアレイ102にデータを格納し、受け取ったコマンド(CMD)に応答して動作を実行するように構成される。いくつかの例では、半導体メモリデバイス100は、書き込みコマンド(プログラムコマンドとも呼ばれる)、読み取りコマンド、消去コマンドなどを受け取り、それに従って動作できる。一例では、半導体メモリデバイス100は、アドレス(ADDR)およびデータ(DATA)を伴う書き込みコマンドを受け取り、次いで半導体メモリデバイス100は、メモリアレイ102の該アドレスにデータを格納する。別の例では、半導体メモリデバイス100は、アドレスを伴う読み取りコマンドを受け取り、次いで半導体メモリデバイスのメモリアレイ102にアクセスし、メモリアレイ102の該アドレスに格納されたデータを出力する。別の例では、半導体メモリデバイス100は、アドレスを伴う消去コマンドを受け取り、次いで半導体メモリデバイス100は、該アドレスにおけるメモリの1つまたは複数のブロックをリセットして、NANDメモリセルに対して「1」など、未プログラム状態(消去状態とも呼ぶ)にする。

一般に、メモリアレイ102は、1つまたは複数のメモリプレーン160を含み、メモリプレーン160の各々は、図1に示すブロック1からブロックNなど、複数のメモリブロックを含み得る。いくつかの例では、異なるメモリプレーン160で同時処理をとることができる。いくつかの実施形態では、メモリブロックのブロック1からブロックNの各々は、消去動作を実行する最小単位である。各メモリブロックは複数のページ含む。いくつかの例では、ページはプログラムすることのできる(すなわち、書き込まれ得る)最小単位である。

いくつかの実施形態では、メモリアレイ102は、フラッシュメモリアレイであり、3Dフラッシュメモリ技術を使用して実装されている。メモリブロックのブロック1からブロックNの各々は、垂直に(例えば、ダイの主面に垂直な方向に)配置された複数のメモリセルストリングを含む。各メモリセルストリングは、直列に接続された複数のトランジスタを含む。メモリセルストリングの詳細は、図2を参照して説明される。

いくつかの実施形態では、図1に示すように、周辺回路101は、互いに結合された行デコーダ回路110、ページバッファ回路120、データ入/出力(I/O)回路130、電圧ジェネレータ140、および制御回路150を含む。

行デコーダ回路110は、行アドレス(R-ADDR)として参照されるアドレスを受信し、行アドレスに基づいて、ワード線(WL)信号、およびトップセレクトゲート(TSG)信号、ボトムセレクトゲート(BSG)信号などのセレクト信号を選択し、メモリセルアレイ102にWL信号およびセレクト信号を提供する。いくつかの実施形態では、書き込み動作の間、行デコーダ回路110は、WL信号およびセレクト信号をメモリセルアレイ102に提供して、プログラムするページを選択する。読み取り動作の間、行デコーダ回路110は、WL信号およびセレクト信号を提供して、バッファリングのためのページを選択する。消去動作の間、行デコーダ回路110は、図4および図5を参照した例についてさらに説明されるように、本開示による適切なWL信号およびセレクト信号を提供できる。

ページバッファ回路120は、メモリセルアレイ102のビットライン(BL)に結合され、読み取り動作および書き込み動作の間にデータの1つまたは複数のページなど、データをバッファリングするように構成される。一例として、書き込み動作の間、ページバッファ回路120は、プログラムされるべきデータをバッファリングし、メモリセルアレイ102のビットラインにデータをドライブして、メモリセルアレイ102に該データを書き込むことができる。別の例では、読み取り動作の間、ページバッファ回路120は、メモリセルアレイ102のビットライン上でデータを感知し、出力のために感知したデータをバッファリングできる。

図1の例では、データI/O回路130は、データラインDLを介してページバッファ回路120に結合されている。一例(例えば、書き込み動作の間)では、データI/O回路130は、半導体メモリデバイス100の外部回路からデータを受け取り、ページバッファ回路132を介してメモリセルアレイ102に受け取ったデータを提供するように構成される。別の例(例えば、読み取り動作の間)では、データI/O回路130は、列アドレス(C-ADDR)と呼ばれるアドレスに基づいて、メモリセルアレイ102から外部回路にデータを出力するように構成される。

電圧ジェネレータ140は、半導体メモリデバイス100の適切な動作にとって適切なレベルの電圧を生成するように構成される。例えば、読み取り動作の間、電圧ジェネレータ140は、読み取り動作のために、ソース電圧、ボディ電圧、様々なWL電圧、セレクト電圧などにとって適切なレベルの電圧を生成できる。いくつかの例では、ソース電圧は、読み取り動作の間、アレイ共通ソース(ACS)電圧としてメモリセルアレイ102のソース端に提供され、ボディ電圧は、読み取り動作の間、例えば、メモリセルストリングのボディ部分であるP型ウェル(PW)に提供される。ボディ電圧は、一例として図1のPW電圧としてラベル付けされているものである。WL電圧およびセレクト電圧は行デコーダ110に提供され、行デコーダ110は、読み取り動作の間、適切な電圧レベルでWL信号およびセレクト信号(例えば、TSG信号およびBSG信号)を出力できる。

別の例では、消去動作の間、電圧ジェネレータ140は、消去動作に適切な、ソース電圧、ボディ電圧、様々なWL電圧、セレクト電圧、BL電圧などにとって適切なレベルの電圧を生成できる。いくつかの例では、ソース電圧は、消去動作の間、ACS電圧としてメモリセルアレイ102のソース端に提供され、PW電圧は、消去動作の間、メモリセルストリングのボディ部分であるP型ウェルに提供される。WL電圧およびセレクト電圧は行デコーダ110に提供され、行デコーダ110は、消去動作の間、適切な電圧レベルでWL信号とBSGおよびTSG信号とを出力できる。BL電圧は、ページバッファ回路120に提供され、ページバッファ回路120は、消去動作の間、適切な電圧レベルでビット線(BL)を駆動できる。BL電圧は、ページバッファ回路120を通らずにビット線を印加され得ることに留意されたい。

制御回路150は、コマンド(CMD)およびアドレス(ADDR)を受け取り、コマンドおよびアドレスに基づいて、行デコーダ回路110、ページバッファ回路120、データI/O回路130、および電圧ジェネレータ140など他の回路に制御信号を提供するように構成される。例えば、制御回路150は、アドレスADDRに基づいて、行アドレスR-ADDRおよび列アドレスC-ADDRを生成し、行アドレスR-ADDRを行デコーダ110に提供し、列アドレスをデータI/O回路130に提供できる。別の例では、制御回路150は、受け取ったCMDに基づいて適切なレベルの電圧を生成するように電圧ジェネレータ140を制御できる。制御回路150は、適切な時間に適切な電圧レベルでメモリセルアレイ102に信号を提供するように、他の回路を協調させることができる。

図1では、制御回路150は、ボディ消去メカニズムおよびGIDL消去メカニズムの両方を使用する消去動作のために適切な信号をメモリセルアレイ102に提供するように、他の回路を制御するのに適切な制御信号を生成するように構成された部分155を含む。メモリセルアレイ102への適切なタイミングおよび適切な電圧レベルを有する信号により、消去動作にボディ消去メカニズムおよびGIDL消去メカニズムの両方を使用できる。図4および図5を参照して信号の波形が詳細に説明される。

図2は、本開示のいくつかの実施形態による半導体メモリデバイス200の断面図を示す。半導体メモリデバイス200はいくつかの例では半導体メモリデバイス100であってよい。半導体メモリデバイス200は、本開示のいくつかの実施形態による互いに接着されたアレイダイ202およびCMOSダイ201を含む。

いくつかの実施形態では、半導体メモリデバイスは、複数のアレイダイおよびCMOSダイを含むことができることに留意されたい。複数のアレイダイおよびCMOSダイは、積層され互いに接着され得る。CMOSダイは、それぞれが複数のアレイダイに結合され、それぞれのアレイダイを駆動して、半導体メモリデバイス200と同様に動作できる。

アレイダイ202は、基板203および基板203上に形成されたメモリセルを含む。CMOSダイ201は、基板204および基板204上に形成された周辺回路を含む。簡潔にするために、基板203の主面は、X-Y平面と呼ばれ、主面に垂直な方向をZ方向と呼ぶ。

基板203および基板204はそれぞれ、シリコン(Si)基板、ゲルマニウム(Ge)基板、シリコン-ゲルマニウム(SiGe)基板、および/またはシリコン-オン-イシュレータ(SOI)基板など、任意の適切な基盤であってよい。基板203および基板204はそれぞれ、例えば、IV族半導体、III-V族化合物半導体、またはII-VI族酸化物半導体などの半導体材料を含む。IV族半導体は、Si、Ge、またはSiGeを含むことができる。基板203および基板204はそれぞれ、バルクウェーハやエピタキシャル層であってよい。

半導体メモリデバイス200は、メモリセルアレイ(例えば、メモリ回路アレイ102)および周辺回路(例えば、行デコーダ回路110、ページバッファ回路120、データI/O回路130、電圧ジェネレータ140、および制御回路150など)を含む。図2の例では、メモリセルアレイは、アレイダイ202の基板203上に形成され、周辺回路は、CMOSダイ201の基盤204上に形成される。アレイダイ202およびCMOSダイ201は、対面(回路が配置された面が表と呼ばれ、反対の面が裏と呼ばれる)に互いに接着して配置される。

いくつかの例では、ウェルは、ブロック用のボディ部分として、ブロック用の基板203にそれぞれ形成することができる。図2の例では、P型ウェル205は基板203上に形成され、三次元(3D)NANDメモリセルストリングのブロックがP型ウェル205に形成され得る。P型ウェル205は、3DNANDメモリセルストリングのボディ部分(例えば、PW端に接続している)を形成でき、PWと呼ばれる電圧がPW端を介してP型ウェル205に印加され得る。一般に、メモリセルアレイは、垂直メモリセルストリングのアレイとして、コア領域206に形成される。コア領域206と周辺領域に加えて、アレイダイ202は、例えば、垂直メモリセルストリングのメモリセルのゲート、セレクトトランジスタのゲートなどへの接続を容易にするための、ステアケース領域207(いくつかの例では、接続領域とも呼ばれる)を含む。垂直メモリセルストリングのメモリセルのゲートは、NANDメモリアーキテクチャのためのワード線に対応する。

図2の例では、垂直メモリセルストリング280は、コア領域206に形成された垂直メモリセルストリングのアレイの表現として示されている。図2はまた、垂直メモリセルストリング280に対応する垂直メモリセルストリング280’の概略記号バージョンを示す。垂直メモリセルストリング280は、積層290に形成される。積層290は、交互に積まれたゲート層295と絶縁層294を含む。ゲート層295と絶縁層294は、垂直に積まれたトランジスタを形成するように構成される。いくつかの例では、トランジスタの積み重ねは、メモリセルを含み、1つまたは複数のボトムセレクトトランジスタ、1つまたは複数のトップセレクトトランジスタなどのセレクトトランジスタを含む。いくつかの例では、トランジスタの積み重ねは、1つまたは複数のダミーセレクトトランジスタを含むことができる。ゲート層295は、トランジスタのゲートに対応する。ゲート層295は、高誘電率(high-k)のゲート絶縁層、メタルゲート(MG)電極などのゲートスタック材料でできている。絶縁層294は、窒化ケイ素や二酸化ケイ素などの絶縁材料でできている。

開示するいくつかの態様によれば、垂直メモリセルストリングは、積層290の中に垂直(Z方向)に延びるチャネル構造281で形成される。チャネル構造281は、X-Y平面で互いに別個に配置され得る。いくつかの実施形態では、チャネル構造281は、ゲート線カット構造(図示せず)の間にアレイ形状に配置される。ゲート線カット構造は、ゲートラストプロセスにおいて、犠牲層をゲート層295に置き換えやすくするために用いられる。チャネル構造281のアレイは、X方向およびY方向に沿ったマトリックスアレイ形状、X方向またはY方向に沿ったジグザグアレイ形状、蜂の巣状(六角形など)のアレイ形状など、任意の適切なアレイ形状を有することができる。いくつかの実施形態では、チャネル構造の各々は、X-Y平面の円形、X-Y平面およびY-Z平面の円柱形を有する。いくつかの実施形態では、ゲート線カット構造間のチャネル構造の数および配置は限定されない。

いくつかの実施形態では、チャネル構造281は、基板203の主面の方向に対して垂直であるZ方向に延びる円柱形を有する。一実施形態では、チャネル構造281は、X-Y平面の円形の材料によって形成され、Z方向に延びる。例えば、チャネル構造281は、X-Y平面内で円形をなしてZ方向に延びる、ブロック絶縁層282(例えば、酸化ケイ素)、電荷蓄積層(例えば、窒化シリコン)283、トンネル絶縁層284(例えば、酸化シリコン)、半導体層285、および絶縁層286など、機能層を含む。一例では、ブロッキング絶縁層282(例えば、酸化シリコン)は、チャネル構造281のための正孔の側壁(積層280内への)に形成され、次いで、電荷蓄積層(例えば、窒化シリコン)283、トンネル絶縁層284、半導体層285、絶縁層286が側壁から順次積み重ねられる。半導体層285は、ポリシリコンや単結晶シリコンなど、任意の適切な半導体材料とすることができ、半導体材料は、非ドーピングであっても、p型またはn型のドーパントを含んでいてもよい。いくつかの例では、半導体材料は、ドープされていない固有のシリコン材料である。固有のシリコン材料は欠陥があるため、キャリア密度が10¹⁰cm^-3のオーダーになる例もある。絶縁層286は、酸化シリコンおよび/または窒化シリコンなどの絶縁材で形成される、および/またはエアギャップとして形成されてもよい。

開示されるいくつかの態様によれば、チャネル構造281および積層290はともに、メモリセルストリング280を形成する。例えば、半導体層285は、メモリセルストリング280のトランジスタのチャネル部分に対応し、ゲート層295は、メモリセルストリング280のトランジスタのゲートに対応する。一般に、トランジスタは、チャネルを制御するゲートを有し、チャネルの両側にドレインとソースを有する。簡潔にするために、図2の例では、図2のトランジスタのチャネルの上位側がドレインと呼ばれ、図2のトランジスタのチャネルの下位側がソースと呼ばれる。ドレインおよびソースは、一定の駆動構成の下で切り替わることができることに留意されたい。図2の例では、半導体層285は、トランジスタの接続チャネルに対応する。特定のトランジスタの場合、特定のトランジスタのドレインは、特定のトランジスタより上の上位のトランジスタのソースと接続され、特定のトランジスタのソースは、特定のトランジスタより下の下位のトランジスタのドレインと接続される。したがって、メモリセルストリング280のトランジスタは直列に接続されている。

メモリセルストリング280は、メモリセルトランジスタ(メモリセルとも呼ばれる)を含む。メモリセルトランジスタは、メモリセルトランジスタのフローティングゲートに対応する電荷蓄積層283の一部のキャリアトラッピングに基づく、異なるしきい値電圧を有することできる。例えば、メモリセルトランジスタのフローティングゲートに相当量の正孔がトラップ(格納)され、メモリセルトランジスタのしきい値電圧が所定の値よりも低くなると、メモリセルトランジスタは論理「1」に対応する未プログラム状態(消去状態ともいう)となる。フローティングゲートから正孔が排出され、メモリセルトランジスタのしきい値電圧が所定の値よりも高くなると、いくつかの例では、メモリセルトランジスタは論理「0」に対応するプログラム状態となる。

メモリセルストリング280は、メモリセルストリング280のメモリセルをビット線に結合/非結合するように構成される1つまたは複数のトップセレクトトランジスタを含み、メモリセルストリング280のメモリセルをACSに結合/非結合するように構成される1つまたは複数のボトムセレクトトランジスタを含む。例えば、メモリセルストリングの記号バージョン280’は、1つのトップセレクトトランジスタと1つのボトムセレクトトランジスタを含み、メモリセルストリングの記号バージョン280’’は、1つのトップセレクトトランジスタと2つのボトムセレクトトランジスタを含む。

トップセレクトトランジスタは、トップセレクトゲート(TSG)によって制御される。例えば、TSG電圧(TSGに印加される電圧)がトップセレクトトランジスタのしきい値電圧より高い場合、トップセレクトトランジスタはオンにされ、メモリセルがビットラインに結合する。TSG電圧(TSGに印加される電圧)がトップセレクトトランジスタのしきい値電圧より低い場合、トップセレクトトランジスタはオフにされ、メモリセルがビットラインに対して非結合となる。

同様に、ボトムセレクトトランジスタはボトムセレクトゲート(BSG)によって制御される。例えば、BSG電圧(BSGに印加される電圧)がボトムセレクトトランジスタのしきい値電圧より高い場合、ボトムセレクトトランジスタはオンになり、メモリセルがACSに結合される。BSG電圧(BSGに印加される電圧)がボトムセレクトトランジスタのしきい値電圧より低い場合、ボトムセレクトトランジスタはオフになり、メモリセルがACSに対して非結合となる。

開示されるいくつかの態様では、チャネル孔の半導体層285のボトム部分は、垂直メモリセルストリング280のソース側に対応し、ボトム部分は285(S)とラベル付けされる。共通ソース層289は、垂直メモリセルストリング280のソースに導電性接続をして形成される。共通ソース層289は、1つまたは複数の層を含むことができる。いくつかの例では、共通ソース層289は、固有ポリシリコン、ドープポリシリコン(N型ドープシリコン、P型ドープシリコンなど)などのシリコン材料を含む。いくつかの例では、共通ソース層289は、導電性を向上させるための金属ケイ化物を含み得る。共通ソース層289は同様に、他の垂直メモリセルストリング(図示せず)のソースに導電性接続しており、したがって、アレイ共通ソース(ACS)を形成する。

いくつかの例では、垂直メモリセルストリング280はブロック毎に消去されるように構成され、共通ソース層289は、ブロックのコア領域およびブロックに対するステアケース領域まで延びてカバーすることができる。いくつかの例では、個別に消去される異なるブロックについて、共通ソース層289は、異なるブロックに対して好適に絶縁されていてもよい。

図2の例では、チャネル構造281において、半導体層285は、チャネル構造281のソース側から垂直に上に延びて、垂直メモリセルストリング280のドレイン側に対応するトップ部分を形成する。半導体層285のトップ部分は、285(D)とラベル付けされている。ドレイン側とソース側は、説明を容易にするために名称を付けられていることに留意されたい。ドレイン側とソース側は、名称とは機能が異なる場合がある。

図2の例では、金属線273を用いたビア272、ボンディング構造274などの接続構造を形成して、半導体層285(D)のトップ部分とビット線(BL)を電気的に結合する。

さらに図2の例では、ステアケース領域207は、トランジスタのゲート(例えば、メモリセル、トップセレクトトランジスタ、ボトムセレクトトランジスタ)へのワード線接続を容易にするために形成されたステアケースを含む。例えば、ワード線接続構造270は、互いに導電性結合した、コンタクト構造271、ビア構造272、および金属線273を含む。ワード線接続構造270は、メモリセルストリング280のトランジスタのゲート端子にWL線を電気的に結合することができる。

図2の例では、アレイダイ202およびCMOSダイ201は、対面(回路側が表で、基板側が裏)に配置され、互いに接着されている。一般に、CMOSダイ上の周辺回路は、外部回路に半導体デバイス200をインターフェースしている。

図2の例では、CMOSダイ201とアレイダイ202はそれぞれ、互いに整列され得るボンディング構造を含む。例えば、CMOSダイ201は、ボンディング構造234を含み、アレイダイ202は対応するボンディング構造274を含む。アレイダイ202およびCMOSダイ201は適切に整列され、したがって、ボンディング構造234はボンディング構造274と整列する。アレイダイ202とCMOSダイ201が互いに接着される場合、ボンディング構造234は、ボンディング構造274にそれぞれ接着され電気的に結合される。

開示されるいくつかの態様では、NAND構成のメモリセルストリング280にとって、消去動作はメモリセルをリセットする。例えば、消去動作の間、正孔が注入され、電荷蓄積層283にトラップされる(または、電子が電荷蓄積層283から抽出される)。正孔がメモリセルの電荷蓄積層283にトラップされると、メモリセルのしきい値電圧は下がり、メモリセルは、未プログラム状態(消去状態とも呼ぶ)に入ることができる。

ボディ消去メカニズムを使用する関連した例では、消去動作の間、グランドレベル電圧が、メモリセルストリング280のメモリセルのゲートに印加され、メモリセルストリング280のソースおよびドレインはフローティングし、比較的高電圧(例えば、20V程度)がP型ウェル205に印加される。P型ウェル205は、正孔(消去キャリア)を提供でき、正孔は、P型ウェル205から、ボトムアップ方向で(メモリセルストリング280のソース側からドレイン側に)半導体層285に注入され、次いで、チャネル電圧に対するゲートの負のバイアスにより電荷蓄積層283に注入され得る。関連する例では、メモリセルストリング280のメモリセルの数が多いとき、正孔を半導体層285の上部にプッシュして、メモリセルストリング280のドレイン側に近いいくつかのメモリセルを完全に消去するのが困難である場合がある(しきい値電圧を所定の値より下げるために電荷蓄積層283の上部にトラップされた正孔が十分でないことを意味する)。

開示されるいくつかの態様では、メモリセルストリング280のメモリセルの数が比較的多くても、メモリセルストリング280に沿ったメモリセルを消去状態に効果的にリセットするために、消去動作の間ボディ消去メカニズムおよびGIDL消去メカニズムが使用される。例えば、消去動作の間、グランドレベル電圧が、メモリセルストリング280のメモリセルのゲートに印加され、メモリセルストリング280のソースはフローティングし、比較的高電圧(例えば、20V程度)がP型ウェル205に印加される。P型ウェル205は、消去キャリア(例えば、291によって示される正孔)を提供でき、正孔はP型ウェル205から(291’および291’’によって示されるように)ボトムアップ方向で半導体層285に追いやられ、次いで、メモリセルのゲートがチャネルに対して負にバイアスされるときに電荷蓄積層283に注入される。

加えて、GIDL消去メカニズムは、メモリセルストリング280のドレイン側に誘導される。いくつかの実施形態では、負のバイアスが、メモリセルストリング280のメモリセルのドレインに対して、トップセレクトトランジスタのゲート(メモリセルストリング280のドレインの隣にある)に印加される。負のバイアスにより、P型領域が生成され、PN接合部が、半導体層285のドレイン側に形成される。さらに、PN接合部に高電界を印加すると、バンド間トンネルによりゲート誘起ドレインリーク(GIDL)が発生し、正孔電流が発生して292に示すようにドレインから流れ落ちる。メモリセルのゲートがチャネルに対して負にバイアスされる場合、正孔は電荷蓄積層283の上部に注入され得る。

ボディ消去メカニズムおよびGIDL消去メカニズムの両方が使用される場合、正孔は、メモリセルストリング280のソース側とドレイン側の両方から生成されて追いやられ、したがって、メモリセルストリング280に沿ったメモリセルは比較的簡単に消去できることに留意されたい。

図3は、本開示のいくつかの実施形態による処理300をアウトラインしたフローチャートを示す。いくつかの例では、処理300は、消去動作の間、半導体メモリデバイス100、半導体メモリデバイス200など半導体メモリデバイスにおいて実行される。半導体メモリデバイスは、メモリセルストリングのアレイを含む。メモリストリングは、直列に接続された、トップセレクトトランジスタ、メモリセルトランジスタ、ボトムセレクトトランジスタなどのトランジスタを含む。処理はS301で始まり、S310に進む。消去動作の間、メモリセルストリングのメモリセルは、NANDメモリの例では、論理「1」に対応する低しきい値電圧状態など、未プログラム状態にリセットされる。

S310では、第1の消去キャリアは、メモリセルストリングのメモリセルをリセットするための消去動作の間、メモリセルストリングのボディ部分から提供される。第1の消去キャリアは、メモリセルストリングのソース側からメモリセルストリングのドレイン側に第1の方向に流れる。第1の消去キャリアは、ボディ消去メカニズムに従って生成され提供される。特に、一例では、比較的高い電圧が、図2の例におけるP型ウェルなどボディ端に印加され、ACSがフロー状態となる。したがって、P型ウェルの正孔が、メモリセルストリングのソース側からドレイン側の方向に、半導体層285の中に追い込まれ得る。

S320では、第2の消去キャリアは、メモリセルストリングのドレイン側における接合部から提供される。第2の消去キャリアは、メモリセルストリングのドレイン側からメモリセルストリングのソース側である第2の方向に流れる。第2の消去キャリアは、GIDL消去メカニズムに従って生成され提供される。特に、一例では、トップセレクトトランジスタの1つまたは複数のトップセレクトトランジスタが、トップセレクトトランジスタのドレインに対して負にバイアスされ得る。負にバイアスすることにより、P型領域が生成され、PN接合部が半導体層285のドレイン側に形成され得る。さらに、高電界がPN接合部に印加され得る。高電界がバンド間トンネルによりゲート誘起ドレインリーク(GIDL)を発生でき、正孔電流が生成され、図2の例に示されるように、ドレイン側からソース側に流れ落ちる。

S330では、第1の消去キャリアおよび第2の消去キャリアは、メモリセルストリングのメモリセルの電荷蓄積部分に注入される。例えば、メモリセルのゲートは、チャネル(例えば、半導体層285)に対して負にバイアスされ、したがって、第1の消去キャリアおよび第2の消去キャリアなどチャネルの正孔は、電荷蓄積層283に注入され得る。注入された正孔は、メモリセルの電荷蓄積部分にトラップされる。十分な正孔がトラップされると、メモリセルのしきい値電圧は一定の所定の値より低くなり、メモリセルが未プログラム状態に入る。次いで、一例では、処理は進んで終了する。

図4は、いくつかの実施形態による、シンボル280’によって表されたメモリセルストリングなど、メモリセルストリングに提供される信号のための波形の図形400を示す。図形400は、BL信号のための第1の波形410、TSG信号のための第2の波形420、WL信号(またはダミーWL信号)のための第3の波形430、BSG信号のための第4の波形440、およびPW信号のための第5の波形450を含む。いくつかの実施形態では、混合消去のための制御回路155は、周辺回路101を制御して、第1の波形410を有するBL信号を生成し、第2の波形420を有するTSG信号を生成し、第3の波形430を有するWL信号を生成し、第4の波形440を有するBSG信号を生成し、第5の波形450を有するPW信号を生成することができる。BL信号、TSG信号、WL信号、BSG信号、およびPW信号の1つは、例えば、シンボル280’によって表されるメモリセルストリングに提供され得る。

図4の例では、消去動作がTの期間に実行される。

時間t0において、一例では、周辺回路101は、アドレスにおいてブロックを消去するためのコマンドを受け取る。例えば、シンボル280’によって表されるメモリセルストリングがブロックに配置される。次いで、混合消去のための制御回路155は、制御信号を周辺回路101の他の構成要素に提供して、PW信号、ACS信号、WL信号、TSG信号、BSG信号、およびBL信号を生成する。図4の例では、時間0において、PW信号、WL信号、TSG信号、BSG信号、およびBL信号が、一例として、グランドレベルにあるかまたはフロー状態にあることに留意されたい。ACS信号は、消去動作のための期間Tの間に任意の絶対電圧レベルに接続されないフローティング信号であってよく、このことは図4に示されないことに留意されたい。

時間t1では、周辺回路101は、PW信号、WL信号、TSG信号、BSG信号、およびBL信号を出力する。図4の例では、時間t1において、PW信号、TSG信号、BSG信号、およびBL信号の電圧レベルが上がり始める。周辺回路101は、一例では、グランドレベルでWL信号を出力する。PW信号は、例えば、P型ウェル205を駆動するために提供される。共通ソース層289は、フローティング電圧レベルを有する。ゲート層295は、TSG信号、WL信号、およびBSG信号に従って駆動される。ボンディング構造234および274は、BL信号に従って駆動される。

t2では、BL信号は、一例では、約20Vなどの消去電圧レベルまで上がり、411によって示されるように消去電圧レベルを維持する。TSG信号は、一例では、10Vから14Vの範囲など、消去電圧レベルより低い第1のセレクトゲート電圧まで上がり、421によって示されるように第1のセレクトゲート電圧を維持する。WL信号は、一例ではグランドレベルに維持される。いくつかの例では、WL信号は、0Vから3Vの範囲のレベルに上がって維持される。BSG信号は、一例では、10Vから20Vの範囲など比較的高電圧レベルまで上がり、441によって示されるようにその電圧レベルを維持する。PW信号は、一例では、約20Vなど消去電圧レベルまで上がり、451によって示されるように消去電圧レベルを維持する。

開示される態様では、PW信号、BSG信号、フローティングACS信号、およびメモリセルストリング上に印加されるWL信号は、メモリセルストリングのボディ消去メカニズムを含むことができる。例えば、P型ウェル205の正孔は、メモリセルストリングのチャネル部分に対応する半導体層285の中に追い込まれる。BSG信号の比較的高電圧により、正孔は、例えばボトムアップ方向にメモリセルのチャネル部分に流れることができる。さらに、チャネル部分に対するWLの負のバイアスは、例えば、電荷蓄積層283のボトム部分など電荷蓄積層283に正孔を注入できる。

本開示の別の態様では、メモリセルストリング上に印加されたBL信号、TSG信号、WL信号は、GIDL消去メカニズムを含むことができる。例えば、トップセレクトトランジスタのゲートは、TSG信号およびBL信号の電位差により負にバイアスされる。負のバイアスにより、P型領域が生成され、PN接合部が、トップセレクトトランジスタのドレインに形成され得る。さらに、TSG信号とBL信号の電位差により、高電界がPN接合部に印加される。高電界がバンド間トンネルによりゲート誘起ドレインリーク(GIDL)を発生でき、正孔電流が生成され、半導体層285のドレイン側からソース側に流れ落ちる。さらに、チャネル部分に対するWLの負のバイアスが、例えば電荷蓄積層283の上部など電荷蓄積層283に正孔を注入できる。

t3において、BL信号、TSG信号、BSG信号、PW信号は、下がり始める。

t4において、BL信号、TSG信号、BSG信号、PW信号は、一例では、グランドレベルまで戻る。

t5では、消去サイクルが終わる。

いくつかの例では、消去動作の後、検証動作が実行され得ることに留意されたい。検証動作は、メモリセルストリングのメモリセルが未プログラム状態にリセットされたかどうかを検証できる。例えば、次いで制御回路155は、制御信号を周辺回路101の他の構成要素に提供して、PW信号、ACS信号、WL信号、TSG信号、およびBSG信号を生成し、その後BL信号を検出する。例えば、メモリセルの未プログラム状態を検証するために、PW信号は、452によって示されるようにグランドレベルに設定され、BSG信号は、442によって示されるように、約3Vから5Vなどボトムセレクトトランジスタをオンにするレベルに設定され、TSG信号は、422によって示されるように、約3Vから5Vなどトップセレクトトランジスタをオンにするレベルに設定され、WL信号は、432によって示されるように、一例では約3Vから5Vなど第1のしきい値電圧(例えば、未プログラム状態のための)および第2のしきい値電圧(例えば、プログラム状態のための)の間のレベルに設定される。ビット線(412によって示される)の電圧レベルは、感知され増幅される。電圧レベルが論理「0」に対応する場合、メモリセルは未プログラム状態であり、消去動作の成功が検証される。電圧レベルが論理「1」に対応する場合、消去動作の実行は成功せず、別の消去動作が一例として実行され得る。

ある例では、メモリセルストリングは、メモリセルへのWL信号と同様に制御され得るダミーメモリセル(DMY)を含むことに留意されたい。

図5は、いくつかの実施形態では、シンボル280’’によって表されるメモリセルストリングなど、メモリセルストリングに提供される信号の波形の図形500を示す。図形500は、BL信号のための第1の波形510、TSG信号のための第2の波形520、WL信号(またはダミーWL信号)のための第3の波形530、BSG1信号のための第4の波形540、BSG2信号のための第5の波形550、およびPW信号のための第6の波形560を含む。いくつかの実施形態では、混合消去のための制御回路155は、周辺回路101を制御して、第1の波形510を有するBL信号を生成し、第2の波形520を有するTSG信号を生成し、第3の波形530を有するWL信号を生成し、第4の波形540を有するBSG1信号を生成し、第5の波形550を有するBSG2信号を生成し、第6の波形560を有するPW信号を生成することができる。BL信号、TSG信号、WL信号、BSG1信号、BSG2信号、およびPW信号の1つは、例えば、シンボル280’’によって表されるメモリセルストリングに提供され得る。

図5の例では、消去動作がTの期間に実行される。

時間t0において、一例では、周辺回路101は、アドレスにおいてブロックを消去するためのコマンドを受け取る。例えば、シンボル280’’によって表されるメモリセルストリングがブロックに配置される。次いで、混合消去のための制御回路155は、制御信号を周辺回路101の他の構成要素に提供して、PW信号、ACS信号、WL信号、TSG信号、BSG1信号、BSG2信号、およびBL信号を生成する。図5の例では、時間0において、PW信号、WL信号、TSG信号、BSG1信号、BSG2信号、およびBL信号が、一例として、グランドレベルにあるかまたはフロー状態にあることに留意されたい。ACS信号は、消去動作のための期間Tの間に任意の絶対電圧レベルに接続されないフローティング信号であってよく、このことは図5に示されないことに留意されたい。

時間t1では、周辺回路101は、PW信号、WL信号、TSG信号、BSG1信号、BSG2信号、およびBL信号を出力する。図5の例では、時間t1において、PW信号、TSG信号、BSG1信号、BSG2信号、およびBL信号の電圧レベルが上がり始める。周辺回路101は、一例では、グランドレベルでWL信号を出力する。PW信号は、例えば、P型ウェル205を駆動するために提供される。共通ソース層289は、フローティング電圧レベルを有する。ゲート層295は、TSG信号、WL信号、ならびにBSG1信号およびBSG2信号に従って駆動される。ボンディング構造234および274は、BL信号に従って駆動される。

t2では、BL信号は、一例では、約20Vなどの消去電圧レベルまで上がり、511によって示されるように消去電圧レベルを維持する。TSG信号は、一例では、10Vから14Vの範囲など、消去電圧レベルより低い第1のセレクトゲート電圧まで上がり、521によって示されるように第1のセレクトゲート電圧を維持する。WL信号は、一例ではグランドレベルに維持される。いくつかの例では、WL信号は、0Vから3Vの範囲のレベルに上がって維持される。BSG1信号は、一例では、10Vから20Vの範囲など第1の高電圧レベルまで上がり、541によって示されるようにその電圧レベルを維持する。PW信号は、一例では、約20Vなど消去電圧レベルまで上がり、561によって示されるように消去電圧レベルを維持する。

開示される態様では、PW信号、BSG1信号、BSG2信号、フローティングACS信号、およびメモリセルストリング上に印加されるWL信号は、メモリセルストリングのボディ消去メカニズムを含むことができる。例えば、P型ウェル205の正孔は、メモリセルストリングのチャネル部分に対応する半導体層285の中に追い込まれる。BSG1信号の比較的高電圧により、正孔は、例えばボトムアップ方向にメモリセルのチャネル部分に流れることができる。さらに、チャネル部分に対するWLの負のバイアスは、例えば、電荷蓄積層283のボトム部分など、電荷蓄積層283に正孔を注入できる。

本開示の別の態様では、メモリセルストリング上に印加されたBL信号、TSG信号、WL信号は、GIDL消去メカニズムを含むことができる。例えば、トップセレクトトランジスタのゲートは、TSG信号およびBL信号の電位差により負にバイアスされる。負のバイアスにより、P型領域が生成され、PN接合部が、トップセレクトトランジスタのドレインに形成され得る。さらに、TSG信号とBL信号の電位差により、高電界がPN接合部に印加される。高電界がバンド間トンネルによりゲート誘起ドレインリーク(GIDL)を発生でき、正孔電流が生成され、半導体層285のドレイン側からソース側に流れ落ちる。さらに、チャネル部分に対するWLの負のバイアスが、例えば電荷蓄積層283の上部など、電荷蓄積層283に正孔を注入できる。

t3では、BSG1信号は、一例では、8Vから10Vの範囲など第2の高電圧レベルまで上がり、551によって示されるようにその電圧レベルを維持する。開示される態様では、BSG1信号、BSG2信号、およびメモリセルストリングに印加されたWL信号は、GIDL消去メカニズムを含むことができる。説明を簡潔にするために、メモリセルストリングのソース側の近くに配置されたボトムセレクトトランジスタは、第1のボトムセレクトトランジスタと呼ばれ、第1のボトムセレクトトランジスタの上のボトムセレクトトランジスタは、第2のボトムセレクトトランジスタと呼ばれる。第2のセレクトトランジスタのゲートは、BSG1信号に対するBSG2信号の電位差により負にバイアスされる。負のバイアスにより、P型領域が第2のボトムセレクトトランジスタのソースに生成され、PN接合部が第2のボトムセレクトトランジスタのソースに形成され得る。さらに、BSG2信号とBSG1信号の電位差により、高電界がPN接合部に印加される。高電界は、バンド間トンネルによりゲート誘起ドレインリーク(GIDL)が発生し、正孔電流が発生して半導体層285のソース側からドレイン側に流れる。さらに、チャネル部分に対するWLの負のバイアスが、例えば電荷蓄積層283の上部など、電荷蓄積層283に正孔を注入できる。

第2のボトムセレクトトランジスタは、第1のボトムセレクトトランジスタおよびP型ウェルよりメモリセルストリングのメモリセルの近くに配置され、第2のボトムセレクトトランジスタのソースからメモリセルのチャネル部分への正孔電流をより容易に駆動することに留意されたい。

t4において、BL信号、TSG信号、BSG1信号、BSG2信号、PW信号は、下がり始める。

t5において、BL信号、TSG信号、BSG1信号、BSG2信号、PW信号は、一例では、グランドレベルまで戻る。

t6では、消去サイクルが終わる。

いくつかの例では、消去動作の後、検証動作が実行され得ることに留意されたい。検証動作は、メモリセルストリングのメモリセルが未プログラム状態にリセットされたかどうかを検証できる。例えば、次いで制御回路155は、制御信号を周辺回路101の他の構成要素に提供して、PW信号、ACS信号、WL信号、TSG信号、BSG1信号、およびBSG2信号を生成し、その後BL信号を検出する。例えば、メモリセルの未プログラム状態を検証するために、PW信号は、562によって示されるようにグランドレベルに設定され、BSG1信号は、542によって示されるように、約3Vから5Vなど第1のボトムセレクトトランジスタをオンにするレベルに設定され、BSG2信号は、552によって示されるように、約3Vから5Vなど第2のボトムセレクトトランジスタをオンにするレベルに設定され、TSG信号は、522によって示されるように、約3Vから5Vなどトップセレクトトランジスタをオンにするレベルに設定され、WL信号は、532によって示されるように一例では約3Vから5Vなど第1のしきい値電圧(例えば、未プログラム状態のための)および第2のしきい値電圧(例えば、プログラム状態のための)の間のレベルに設定される。ビット線(512によって示される)の電圧レベルは、感知され増幅される。電圧レベルが論理「0」に対応する場合、メモリセルは、未プログラム状態であり、消去動作の成功が検証される。電圧レベルが論理「1」に対応する場合、消去動作の実行は成功せず、別の消去動作が一例として実行され得る。

いくつの例では、メモリセルストリングは、メモリセルへのWL信号と同様に制御され得るダミーメモリセル(DMY)を含むことに留意されたい。

いくつかの例では、メモリセルストリングは、複数のトップセレクトトランジスタを含むことにも留意されたい。いくつかの実施形態では、トップセレクトトランジスタを制御するためのTSG信号は、BSG1信号およびBSG信号2と同様に構成され得、したがって、GIDLは、メモリセルに最も近いトップセレクトトランジスタに誘起され得る。

いくつかの実施形態の上述のアウトラインの特徴により、当業者は本開示の態様をより良好に理解するであろう。当業者であれば、本開示を、本明細書で紹介されている実施形態の同じ目的を遂行するため、および/または同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として、容易に使用することができることを理解すべきである。当業者は、そのような同等の構成が本開示の要旨および範囲から逸脱しないこと、ならびに本開示の要旨および範囲から逸脱することなく、本明細書において様々な変更、置換、および改変を行い得ることも理解すべきである。

100、200 半導体メモリデバイス
101 周辺回路
102 メモリアレイ
110 行デコーダ回路
120 ページバッファ回路
130 データI/O回路
140 電圧ジェネレータ
150、155 制御回路
160 メモリプレーン
201 CMOSダイ
202 アレイダイ
203、204 基板
205 P型ウェル
206 コア領域
207 ステアケース領域
234、274 ボンディング領域
270 ワード線接続構造
271 コンタクト構造
273 金属線
280 メモリセルストリング
281 チャネル構造
282 ブロック絶縁層
283 電荷蓄積層
285 半導体層
286 絶縁層
289 共通ソース層
290 積層
295 ゲート層

Claims

メモリデバイスにおけるデータ消去のための方法であって、
メモリセルストリング内の直列に接続されたメモリセルをリセットするための消去動作の間に、前記メモリセルストリングのボディ部分から第1の消去キャリアを提供するために、メモリセルストリングにP型ウェル信号およびワード線信号を印加するステップと、
前記消去動作の間に、前記メモリセルストリングのドレイン側のPN接合部から第2の消去キャリアを提供するために、前記メモリセルストリングにビット線信号および第1のセレクトゲート信号を印加するステップと
を備える、方法。
前記メモリセルストリングにP型ウェル信号およびワード線信号を印加するステップが、
前記メモリセルストリングのメモリセルのゲート端子に前記ワード線信号を印加するステップと、
前記メモリセルストリングの前記ボディ部分に対応するP型ウェルに、正の電圧である前記P型ウェル信号を印加するステップであって、前記正の電圧が前記第1の消去キャリアを第1の方向に流す、ステップとを備え、
前記ワード線信号が、グランド電圧レベルまたは所定のしきい値より低い電圧レベルを有し、前記所定のしきい値より低い前記電圧レベルが、前記正の電圧のレベルより低い、請求項1に記載の方法。
前記メモリセルストリングに前記ビット線信号および前記第1のセレクトゲート信号を印加するステップが、
第1のセレクトトランジスタのドレイン端子に対して前記第1のセレクトトランジスタの前記ゲート端子を負にバイアスするために、前記メモリセルストリングの第1のセレクトトランジスタのドレイン端子に前記ビット線信号を印加するとともに、前記第1のセレクトトランジスタのゲート端子に前記第1のセレクトゲート信号を印加するステップを備え、前記負にバイアスすることが、前記PN接合部のバンド間トンネリングによって、前記メモリセルストリングの前記ドレイン側のPN接合部に前記第2の消去キャリアの生成を引き起こす、請求項2に記載の方法。
前記第1のセレクトトランジスタが、前記メモリセルストリングの前記ドレイン端子に最も近いセレクトトランジスタであり、前記方法がさらに、
第2のセレクトトランジスタのドレイン端子に対して前記第2のセレクトトランジスタの前記ゲート端子を負にバイアスするために、前記第1のセレクトトランジスタの隣に配置された前記メモリセルストリングの第2のセレクトトランジスタのゲート端子に第2のセレクトゲート信号を印加するステップを備える、請求項3に記載の方法。
前記ビット線信号が消去電圧レベルを有し、前記第1のセレクトゲート信号が前記消去電圧レベルより低い第1の電圧レベルを有し、前記第2のセレクトゲート信号が前記第1の電圧レベルより低い第2の電圧レベルを有する、請求項4に記載の方法。
第3のセレクトトランジスタのソース/ドレイン端子に対して、前記ソース側の第3のセレクトトランジスタのゲート端子を負にバイアスするために、前記メモリセルストリングのソース側の第3のセレクトトランジスタのドレイン端子にビット線信号を印加するとともに、前記第3のセレクトトランジスタのゲート端子に第3のセレクトゲート信号を印加するステップをさらに備え、前記負にバイアスすることが、PN接合部のバンド間トンネリングによって、前記メモリセルストリングの前記ソース側のPN接合部に追加の消去キャリアの生成を引き起こす、請求項2に記載の方法。
第3のセレクトトランジスタは、前記メモリセルストリングの前記ソース側に最も近いセレクトトランジスタであり、前記方法はさらに、
第4のセレクトトランジスタのドレイン端子に対して前記第4のセレクトトランジスタの前記ゲート端子を負にバイアスするために、前記第3のセレクトトランジスタの隣に配置された前記メモリセルストリングの第4のセレクトトランジスタのゲート端子に第4のセレクトゲート信号を印加するステップを備える、請求項6に記載の方法。
前記第3のセレクトゲート信号が第1の電圧レベルを有し、前記第1の電圧レベルが前記メモリセルストリングの前記P型ウェルに印加された前記正の電圧レベルより低く、前記第4のセレクトゲート信号が前記第1の電圧レベルより低い第2の電圧レベルを有する、請求項7に記載の方法。
前記第1の消去キャリアおよび前記第2の消去キャリアは、同一の消去サイクルで提供される、請求項1に記載の方法。
半導体メモリデバイスであって、
メモリセルストリング内に直列に接続されたメモリセルを有する少なくともメモリセルストリングを含むメモリセルアレイと、
制御回路、および前記制御回路にそれぞれ結合している電圧ジェネレータ、行デコーダ、およびページバッファ回路を備え、前記電圧ジェネレータが、前記行デコーダおよび前記ページバッファ回路に結合され、前記制御回路が、
前記メモリセルストリング内の直列に接続されたメモリセルをリセットするための消去動作の間に、前記メモリセルストリングのボディ部分から第1の消去キャリアを提供するように、前記電圧ジェネレータを制御して前記メモリセルストリングにP型ウェル信号を印加するとともに、前記行デコーダを制御して前記メモリセルストリングにワード線信号を印加することと、
前記消去動作の間に、前記メモリセルストリングのドレイン側のPN接合部から第2の消去キャリアを提供するために、前記ページバッファ回路を制御して前記メモリセルストリングにビット線信号を印加するとともに、前記行デコーダを制御して第1のセレクトゲート信号を印加することと
を行うように構成される、半導体メモリデバイス。
前記制御回路が、
前記行デコーダに、前記メモリセルストリングのメモリセルのゲート端子に前記ワード線信号を印加させ、前記電圧ジェネレータに、前記メモリセルストリングの前記ボディ部分に対応するP型ウェルに、正の電圧である前記P型ウェル信号を印加させるように構成され、前記正の電圧が前記第1の消去キャリアを第1の方向に流し、
前記ワード線信号が、グランド電圧レベルまたは所定のしきい値より低い電圧レベルを有し、前記所定のしきい値より低い前記電圧レベルが、前記正の電圧のレベルより低い、請求項10に記載の半導体メモリデバイス。
前記制御回路が、
第1のセレクトトランジスタのドレイン端子に対して前記第1のセレクトトランジスタの前記ゲート端子を負にバイアスするために、前記ページバッファ回路に、前記メモリセルストリングの第1のセレクトトランジスタのドレイン端子に前記ビット線信号を印加させるとともに、前記行デコーダに、前記第1のセレクトトランジスタのゲート端子に前記第1のセレクトゲート信号を印加させるように構成され、前記負にバイアスすることが、前記PN接合部のバンド間トンネリングによって、前記メモリセルストリングの前記ドレイン側のPN接合部に前記第2の消去キャリアの生成を引き起こす、請求項11に記載の半導体メモリデバイス。
前記第1のセレクトトランジスタが、前記メモリセルストリングの前記ドレイン端子に最も近いセレクトトランジスタであり、前記制御回路が、第2のセレクトトランジスタのドレイン端子に対して前記第2のセレクトトランジスタの前記ゲート端子を負にバイアスするために、前記行デコーダに、前記第1のセレクトトランジスタの隣に配置された前記メモリセルストリングの第2のセレクトトランジスタのゲート端子に第2のセレクトゲート信号を印加させるように構成される、請求項12に記載の半導体メモリデバイス。
前記ビット線信号が消去電圧レベルを有し、前記第1のセレクトゲート信号が前記消去電圧レベルより低い第1の電圧レベルを有し、前記第2のセレクトゲート信号が前記第1の電圧レベルより低い第2の電圧レベルを有する、請求項13に記載の半導体メモリデバイス。
前記制御回路は、
第3のセレクトトランジスタのソース/ドレイン端子に対して、前記ソース側の第3のセレクトトランジスタのゲート端子を負にバイアスするために、前記ページバッファ回路に、前記メモリセルストリングのソース側の第3のセレクトトランジスタのドレイン端子にビット線信号を印加させるとともに、前記行デコーダに、前記第3のセレクトトランジスタのゲート端子に第3のセレクトゲート信号を印加させるように構成され、前記負にバイアスすることが、PN接合部のバンド間トンネリングによって、前記メモリセルストリングの前記ソース側のPN接合部に追加の消去キャリアの生成を引き起こす、請求項11に記載の半導体メモリデバイス。
第3のセレクトトランジスタは、前記メモリセルストリングの前記ソース側に最も近いセレクトトランジスタであり、前記制御回路が、第4のセレクトトランジスタのドレイン端子に対して前記第4のセレクトトランジスタの前記ゲート端子を負にバイアスするために、前記行デコーダに、前記第3のセレクトトランジスタの隣に配置された前記メモリセルストリングの第4のセレクトトランジスタのゲート端子に第4のセレクトゲート信号を印加させるように構成される、請求項15に記載の半導体メモリデバイス。
前記第3のセレクトゲート信号が第1の電圧レベルを有し、前記第1の電圧レベルが前記メモリセルストリングの前記P型ウェルに印加された前記正の電圧レベルより低く、前記第4のセレクトゲート信号が前記第1の電圧レベルより低い第2の電圧レベルを有する、請求項16に記載の半導体メモリデバイス。
前記制御回路が、周辺回路に、同一の消去サイクルでの消去動作のために前記第1の消去キャリアおよび前記第2の消去キャリアを提供させるように構成される、請求項10に記載の半導体メモリデバイス。