TWI785354B - 用於記憶體元件中的資料擦除的方法和裝置 - Google Patents

用於記憶體元件中的資料擦除的方法和裝置 Download PDF

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Abstract

本發明內容的各方面提供了一種用於記憶體元件中的資料擦除的方法。該方法包括：在儲存單元串中的擦除操作步驟期間，從儲存單元串的主體部分提供第一擦除載流子。第一擦除載流子沿第一方向從儲存單元串的源極側流向儲存單元串的汲極側。此外，該方法包括：從儲存單元串的汲極側的P-N結處提供第二擦除載流子。第二擦除載流子沿第二方向從儲存單元串的汲極側流向儲存單元串的源極側。然後，該方法包括：將第一擦除載流子和第二擦除載流子注入到儲存單元串中的儲存單元的電荷儲存部分。

Description

用於記憶體元件中的資料擦除的方法和裝置
本發明係有關於半導體領域，尤其是關於一種用於儲存記憶體元件中擦除數據的方法與裝置。
半導體記憶體元件可以分為揮發性記憶體元件和非揮發性記憶體元件。揮發性記憶體元件會在電源關閉時遺失資料。而即使電源被斷開，非揮發性記憶體元件也可以保持儲存的資料。為了實現較高的資料儲存密度，半導體製造商開發了例如立體(3D)NAND快閃記憶體技術等等之類的垂直元件技術。3D NAND快閃記憶體元件是一種類型非揮發性記憶體的元件。
本發明內容的各方面提供了一種用於記憶體元件中的資料擦除(又稱資料抹除)的方法。該方法包括：在用於重置在儲存單元串中串聯連接的儲存單元的擦除操作步驟期間，從所述儲存單元串的主體部分提供第一擦除載流子。所述第一擦除載流子沿第一方向在所述儲存單元串的源極側與所述儲存單元串的汲極側之間流動。此外，該方法包括：在所述擦除操作步驟期間，從所述儲存單元串的所述汲極側的P-N結處提供第二擦除載流子。所述第二擦除載流子沿與所述第一方向相反的第二方向流動。然後，該方法包括：在所述擦除操 作步驟期間，將所述第一擦除載流子和所述第二擦除載流子注入到所述儲存單元串中的所述儲存單元的電荷儲存部分。所注入的第一擦除載流子和第二擦除載流子被儲存在所述儲存單元的所述電荷儲存部分中。
在本發明的其中一些實施例中，所述第一擦除載流子和所述第二擦除載流子是電洞。為了提供所述第一擦除載流子，在本發明的其中一些實施例中，該方法包括：在儲存單元串的源極側浮接一源極端子，並向與所述儲存單元串的所述主體部分相對應的P型阱施加正電壓。所述正電壓使所述第一擦除載流子沿所述第一方向流動。
為了提供所述第二擦除載流子，該方法包括：相對於所述儲存單元串中的第一選擇電晶體的汲極端子，對所述第一選擇電晶體的閘極端子進行負偏壓。所述負偏壓導致在所述儲存單元串的所述汲極側的P-N結處，由於所述P-N結處的能帶之間穿隧而產生所述第二擦除載流子。在本發明的其中一些實施例中，所述第一選擇電晶體是至所述儲存單元串的所述汲極側的最近選擇電晶體，並且該方法還包括：相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的第二選擇電晶體的汲極端子，對所述第二選擇電晶體的閘極端子進行負偏壓。
在本發明的其中一些實施例中，該方法包括：向所述儲存單元串的所述汲極側的汲極端子施加擦除電壓；在所述第一選擇電晶體的所述閘極端子上，施加低於所述擦除電壓的第一電壓；以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的第二電壓。
在本發明的其中一些實施例中，該方法包括：相對於所述儲存單元串的所述源極側處的第一選擇電晶體的源極/汲極端子，對所述第一選擇電晶體的閘極端子進行負偏壓。所述負偏壓導致在所述儲存單元串的所述源極側的P-N結處，由於所述P-N結處的能帶之間穿隧而產生額外的擦除載流子。
在一個實施例中，所述第一選擇電晶體是至所述儲存單元串的所述源極側的最近選擇電晶體。然後，該方法包括：相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的第二選擇電晶體的汲極端子，對所述第二選擇電晶體的閘極端子進行負偏壓。在一個示例中，該方法包括：施加第一電壓，所述第一電壓低於向所述儲存單元串的所述P型阱施加的所述正電壓，以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的第二電壓。
根據本發明內容的一個方面，在相同的擦除週期中，提供所述第一擦除載流子和所述第二擦除載流子。
本發明內容的各方面提供了一種半導體記憶體元件。所述半導體記憶體元件包括具有至少儲存單元串的儲存單元陣列，所述儲存單元串具有在所述儲存單元串中串聯連接的儲存單元。所述半導體記憶體元件還包括週邊電路，所述週邊電路包括控制電路。所述控制電路被配置為使所述週邊電路向所述儲存單元陣列提供信號，以執行上面的用於所述儲存單元陣列中的資料擦除的方法。本發明內容的各方面提供了用於例如NAND快閃記憶體元件之類的非揮發性記憶體元件中的資料擦除(抹除)的混合擦除機制的技術。通常，對於NAND快閃記憶體元件而言，將儲存單元佈置在儲存單元串中。為了實現更高的資料儲存，儲存單元串可以設計成較長。各個儲存單元串包括串聯連接的儲存單元 電晶體和選擇電晶體。儲存單元串的兩端可以被稱為儲存單元串的源極側和汲極側。混合擦除機制的技術在擦除操作步驟期間，同時使用主體擦除機制和閘極致汲極洩漏(GIDL)擦除機制，並且該混合擦除機制可以從儲存單元串的源極側和汲極側提供擦除載流子。因此，可以沿著較長的儲存單元串的儲存單元有效地擦除。
100:半導體記憶體元件
101:週邊電路
102:儲存陣列
110:行解碼器電路
120:頁緩衝電路
130:資料輸入/輸出電路
140:電壓產生器
150:控制電路
155:控制電路
160:儲存平面
200:半導體記憶體元件
201:CMOS裸晶
202:陣列裸晶
203:基底
204:基底
205:P型阱
206:核心區域
207:階梯區域
234:鍵合結構
270:字元線連接結構
271:接觸結構
272:通孔
273:金屬線
274:鍵合結構
284:穿隧絕緣層
280:儲存單元串
280’:儲存單元串
280”:儲存單元串
281:通道結構
282:阻隔絕緣層
283:電荷儲存層
284:穿隧絕緣層
285(D):半導體層
285(S):半導體層
286:絕緣層
289:公共源極層
290:堆疊層
291:電洞
291’:電洞
291”:電洞
292:電洞
292’:電洞
292”:電洞
294:絕緣層
295:閘極層
300:過程
S301:步驟
S310:步驟
S320:步驟
S330:步驟
S399:步驟
400:波形圖
410:第一波形
411:電位
412:
420:第二波形
421:電位
422:電位
430:第三波形
431:電位
432:電位
440:第四波形
441:電位
442:電位
450:第五波形
451:電位
452:電位
500:波形圖
510:第一波形
511:電位
512:電位
520:第二波形
521:電位
522:電位
530:第三波形
531:電位
532:電位
540:第四波形
541:電位
542:電位
550:第五波形
551:電位
552:電位
560:第六波形
561:電位
562:電位
ACS:陣列公共源極
ADDR:位址
BL:位元線信號
BSG:底部選擇閘極選擇信號
BSG1:底部選擇閘極選擇信號
BSG2:底部選擇閘極選擇信號
C-ADDR:列位址
CMD:命令
DATA:資料
DL:資料線
DMY:虛設儲存單元
PW:主體電壓(P型阱電壓)信號
R-ADDR:行位址
T:持續時間
TSG:頂部選擇閘極選擇信號
t0:時間
t1:時間
t2:時間
t3:時間
t4:時間
t5:時間
t6:時間
WL:字元線信號
當結合附圖閱讀時，根據以下的詳細描述可以最好地理解本發明內容的各方面。應當注意的是，根據行業中的標準實踐，沒有按比例來繪製各種特徵。實際上，為了討論清楚起見，可以任意地增加或減小各種特徵的尺寸。
圖1示出了根據一些實施例的半導體記憶體元件的框圖。
圖2示出了根據一些實施例的半導體記憶體元件的橫截面圖和儲存單元串的示意性符號。
圖3示出了概述根據一些實施例的過程示例的流程圖。
圖4示出了根據一些實施例的用於半導體記憶體元件中的信號的波形圖。
圖5示出了根據一些實施例的用於半導體記憶體元件中的信號的波形圖。
雖然討論了具體的配置和佈置，但應當理解的是，這僅是出於說明性目的而進行的。相關領域的技術人員將認識到的是，在不脫離本發明內容的精神和保護範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員來說顯而易見的是，本發明內容還可以用於各種其它應用中。
應當注意到的是，說明書中對“一個實施例”、“某個實施例”、“示例性實施例”、“一些實施例”等等的提及指示所描述的實施例可以包括特定的特徵、結構或特性，但各個實施例可能不一定包括該特定的特徵、結構或特性。此外，這樣的短語不一定必然地指代同一實施例。另外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其它實施例來實施這樣的特徵、結構或特性將在相關領域的技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如，至少部分地根據上下文，如本文使用的術語“一個或多個”可以用於以單數意義來描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，例如“一個(a)”、“某個(an)”或“該”之類的術語可以被理解為傳達單數用法或者傳達複數用法，其至少部分地取決於上下文。另外，可以將術語“基於”理解為不一定旨在傳達一組排他性因素，而是可以再次地至少部分地根據上下文，替代地允許存在不一定明確描述的額外的因素。
應當容易理解的是，本發明內容中的“在......上”、“上方”和“之上”的含義應該以最寬的方式來解釋，使得“在......上”不僅意味著“直接在某物上”，而且還包括在其之間具有中間特徵或層的“在某物上”的含義，但“上方”或“之上”不僅意味著“在某物上方”或“在某物之上”的含義，而且還可以包括在其之間不具有中間特徵或層的“在某物上方”或“在某物之上”的含義(即，直接在某物上)。
此外，為了便於描述以說明一個元件或特徵與另一個元件或特徵的關係(如圖中所示)，在本文中可以使用例如“在......之下”、“在......以下”、“下方”、“上方”、“上面”等等之類的空間相對術語。除了附圖中所描繪的取向之外， 空間相對術語旨在涵蓋使用或操作步驟步驟中的設備的不同取向。裝置可以以其它方式來取向(旋轉90度或者在其它方向上)，並且同樣可以相應地解釋本文使用的空間相對描述符。
如本文使用的，術語“基底”指代在其上添加後續材料層的材料。基底本身可以被圖案化。可以對添加在基底頂部的材料進行圖案化或者可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等等。或者，基底可以由例如玻璃、塑膠或藍寶石晶圓之類的非導電材料來製成。
如本文使用的，術語“層”指代包括具有某種厚度的區域的材料部分。一個層可以在整個下層或上層結構之上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，層可以是均勻或不均勻連續結構的區域，該結構厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間或者頂表面和底表面處的任何一對水平平面之間。層可以橫向地、垂直地和/或沿錐形表面進行延伸。基底可以是一個層，可以在其中包括一層或多層，和/或可以在其上、其上方和/或其以下具有一層或多層。層可以包含多層。例如，互連層可以包括一個或多個導體和接觸層(在接觸層中，形成互連線和/或垂直互連訪問(VIA)接觸)和一個或多個介電層。
如本文使用的，術語“標稱/名義上”指代在產品或製程的設計階段期間設定的用於部件或製程操作步驟步驟的特性或參數的期望值或目標值、以及高於和/或低於期望值的值的範圍。該值的範圍可能是由於製造製程或公差的微小變化造成的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關 聯的特定技術節點而變化的給定數量的值。基於特定的技術節點，術語“大約”可以指示在例如值的10-30%內變化的給定數量的值(例如，值的±10%、±20%或±30%)。
如本文使用的，術語“3D記憶體元件”指代在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文被稱為“儲存串”，例如NAND儲存串)，使得儲存串沿關於基底的垂直方向延伸的半導體元件。如本文使用的，術語“垂直的/垂直地”意味著名義上垂直於基底的橫向表面。
以下公開內容提供了用於實現所提供主題的不同特徵的眾多不同實施例或示例。下面描述了組件和佈置的特定示例，以簡化本發明內容。當然，這些僅僅是示例，而不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括以下的實施例：其中，直接接觸地形成第一特徵和第二特徵，並且還可以包括以下的實施例：其中，在第一特徵和第二特徵之間形成另外的特徵，使得第一特徵和第二特徵可以不直接接觸。另外，本發明內容可以在各個示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，並且其本身並不指示討論的各個實施例和/或配置之間的關係。
此外，為了便於描述以說明一個元件或特徵與另一個元件或特徵的關係(如在圖中示出的)，在本文中可以使用例如“下方”、“之下”、“下面”、“上方”、“上面”等等之類的空間相對術語。除了附圖中描繪的方位之外，空間相對術語旨在涵蓋使用或操作步驟中的設備的不同方位。裝置可以以其它方式定向(旋轉90度或者在其它方位上)，並且同樣可以相應地解釋本文使用的空間相對描述符。
本發明內容的各方面提供了用於例如NAND快閃記憶體元件之類的非揮發性記憶體元件中的資料擦除的混合擦除機制的技術。通常，對於NAND快閃記憶體元件而言，將儲存單元佈置在儲存單元串中。為了實現更高的資料儲存，儲存單元串可以設計成較長。各個儲存單元串包括串聯連接的儲存單元電晶體和選擇電晶體。儲存單元串的兩端可以被稱為儲存單元串的源極側和汲極側。混合擦除機制的技術在擦除操作步驟期間，同時使用主體擦除機制和閘極致汲極洩漏(GIDL)擦除機制，並且該混合擦除機制可以從儲存單元串的源極側和汲極側提供擦除載流子。因此，可以沿著較長的儲存單元串的儲存單元有效地擦除。
圖1示出了根據本發明內容的一些實施例的半導體記憶體元件100的框圖。半導體記憶體元件100包括耦合在一起的儲存陣列102和週邊電路101。在本發明的其中一些實施例中，將儲存陣列102和週邊電路101佈置在同一個裸晶(die)(晶片)上。在其它示例中，將儲存陣列102佈置在陣列裸晶(die)上，將週邊電路101佈置在不同的裸晶(die)(例如，使用互補金屬氧化物半導體(CMOS)技術實現並且被稱為CMOS裸晶(die)的裸晶(die))上。將陣列裸晶(die)和CMOS裸晶(die)進行適當地鍵合，並且電耦合在一起。在一個示例中，半導體記憶體元件100是封裝一個或多個陣列裸晶(die)和CMOS裸晶(die)的積體電路(IC)封裝。
半導體記憶體元件100被配置為將資料儲存在儲存陣列102中，並回應於接收到的命令(CMD)來執行操作步驟。在本發明的其中一些實施例中，半導體記憶體元件100可以接收寫入命令(還被稱為程式設計命令)、讀取命令、 擦除命令等等，並且相應地操作步驟。在一個示例中，半導體記憶體元件100接收具有位址(ADDR)和資料(DATA)的寫入命令，然後半導體記憶體元件100將資料儲存在該位址處的儲存陣列102中。在另一示例中，半導體記憶體元件100接收具有位址的讀取命令，然後半導體記憶體元件100存取儲存陣列102，並輸出儲存在該儲存陣列102的位址處的資料。在另一示例中，半導體記憶體元件100接收具有位址的擦除命令，然後半導體記憶體元件100將該位址處的一個或多個儲存單元塊重置為未程式設計狀態(還被稱為被擦除狀態)，例如對於NAND儲存單元而言的“1”。
通常，儲存陣列102可以包括一個或多個儲存平面160，並且儲存平面160中的各個儲存平面可以包括多個儲存塊(例如如圖1中所示的塊-1至塊-N)。在本發明的其中一些實施例中，併發操作步驟可以在不同的儲存平面160處發生。在本發明的其中一些實施例中，儲存塊塊-1至塊-N中的每一個是執行擦除操作步驟的最小單元。各個儲存塊包括多個頁。在本發明的其中一些實施例中，頁是可以被程式設計(即，寫入)的最小單元。
在本發明的其中一些實施例中，儲存陣列102是快閃記憶體陣列，並且是使用3D NAND快閃記憶體技術來實現的。儲存塊塊-1至塊-N中的每一個包括垂直(例如，垂直於裸晶的主表面)佈置的多個儲存單元串。各個儲存單元串包括串聯連接的多個電晶體。將參照圖2來描述儲存單元串的細節。
在本發明的其中一些實施例中，週邊電路101包括耦合在一起的行解碼器電路110、頁緩衝電路120、資料輸入/輸出(I/O)電路130、電壓產生器140和控制電路150，如圖1中所示。
行解碼器電路110可以接收被稱為行位址(R-ADDR)的位址，基於行位址來生成字元線(WL)信號和選擇信號(例如頂部選擇閘極(TSG)信號、底部選擇閘極(BSG)信號等等)，並向儲存單元陣列102提供字元線(WL)信號和選擇信號。在本發明的其中一些實施例中，在寫操作步驟期間，行解碼器電路110將字元線(WL)信號和選擇信號提供給儲存單元陣列102以選擇要程式設計的頁。在讀取操作步驟期間，行解碼器電路110可以提供字元線(WL)信號和選擇信號，以選擇用於緩衝的頁。在擦除操作步驟期間，根據本發明內容，行解碼器電路110可以提供適當的字元線(WL)信號和選擇信號，將例如參照圖4和圖5進一步描述這些信號。
頁緩衝電路120耦合到儲存單元陣列102的位元線(BL)，並且被配置為在讀取操作步驟和寫操作步驟期間緩衝資料(例如，一頁或多頁的資料)。在一個示例中，在寫操作步驟期間，頁緩衝電路120可以緩衝要被程式設計的資料，並且將該資料驅動到儲存單元陣列102的位元線，以將該資料寫入到儲存單元陣列102中。在另一示例中，在讀取操作步驟期間，頁緩衝電路120可以讀出儲存單元陣列102的位元線上的資料，並且緩衝所讀出的資料以便進行輸出。
在圖1的示例中，資料輸入/輸出(I/O)電路130經由資料線DL耦合到頁緩衝電路120。在一個示例中(例如，在寫操作步驟期間)，資料輸入/輸出(I/O)電路130被配置為從半導體記憶體元件100的外部電路接收資料，並且經由頁緩衝電路132將所接收到的資料提供給儲存單元陣列102。在另一示例中(例如，在讀取操作步驟期間)，資料輸入/輸出(I/O)電路130被配置為基於被稱為列位址(C-ADDR)的位址，將資料從儲存單元陣列102輸出到外部電路。
電壓產生器140被配置為產生適當電位(electrical level)的電壓，以用於半導體記憶體元件100的適當操作步驟。例如，在讀取操作步驟期間，電壓產生器140可以針對源極電壓、主體電壓、各種WL電壓、選擇電壓等等，產生適當電位的電壓，以用於讀取操作步驟。在本發明的其中一些實施例中，在讀取操作步驟期間，將源極電壓作為陣列公共源極(ACS)電壓提供給儲存單元陣列102的源極端子；在讀取操作步驟期間，將主體電壓提供給例如P型阱(PW)，其中該P型阱是用於儲存單元串的主體部分的。作為示例，在圖1中，將主體電壓標記為PW電壓。將WL電壓和選擇電壓提供給行解碼器110，因此行解碼器110可以在讀取操作步驟期間，以適當的電壓電位輸出字元線(WL)信號和選擇信號(例如，TSG信號和BSG信號)。
在另一示例中，在擦除操作步驟期間，電壓產生器140可以針對適合於擦除操作步驟的源極電壓、主體電壓、各種WL電壓、選擇電壓、BL電壓等等，產生適當電位的電壓。在本發明的其中一些實施例中，在擦除操作步驟期間，將源極電壓作為ACS電壓提供給儲存單元陣列102的源極端子；在擦除操作步驟期間，將PW電壓提供給作為儲存單元串的主體部分的P型阱。將WL電壓和選擇電壓提供給行解碼器110，因此行解碼器110可以在擦除操作步驟期間，以適當的電壓電位輸出字元線(WL)信號以及BSG和TSG信號。將BL電壓提供給頁緩衝電路120，因此頁緩衝電路120可以在擦除操作步驟期間，以適當的電壓電位驅動位元線(BL)。應當注意的是，可以在不透過頁緩衝電路120的情況下，將BL電壓施加到位元線。
控制電路150被配置為接收命令(CMD)和位址(ADDR)，並且基 於該命令和位址，將控制信號提供給例如行解碼器電路110、頁緩衝電路120、資料輸入/輸出(I/O)電路130、電壓產生器140等等之類的其它電路。例如，控制電路150可以基於位址ADDR來生成行位址R-ADDR和列地址C-ADDR，並且將行地址R-ADDR提供給行解碼器110，以及將列位址提供給資料輸入/輸出(I/O)電路130。在另一示例中，控制電路150可以基於所接收的命令(CMD)來控制電壓產生器140產生適當電位的電壓。控制電路150可以協調其它電路，以在適當的時間、並且按照適當的電壓電位向儲存單元陣列102提供信號。
在圖1的示例中，控制電路150包括控制電路155，其被配置為生成適當的控制信號以控制其它電路，將適當的信號提供給儲存單元陣列102來進行擦除操作步驟，該擦除操作步驟使用主體擦除機制和GIDL擦除機制二者。本發明具有針對儲存單元陣列102的適當時序和電壓電位的信號，可以將主體擦除機制和GIDL擦除機制二者用於擦除操作步驟。將參照圖4和圖5來詳細地描述信號的波形。
圖2示出了根據本發明內容的一些實施例的半導體記憶體元件200的橫截面圖。在本發明的其中一些實施例中，半導體記憶體元件200可以是半導體記憶體元件100。根據本發明內容的一些實施例，半導體元件200包括鍵合在一起的陣列裸晶(die)202和CMOS裸晶(die)201。
應當注意的是，在本發明的其中一些實施例中，半導體記憶體元件可以包括多個陣列裸晶(die)和CMOS裸晶(die)。可以將所述多個陣列裸晶(die)和CMOS裸晶(die)堆疊並鍵合在一起。CMOS裸晶(die)分別耦合到所述多個陣列裸晶(die)，並且可以驅動各個陣列裸晶(die)以與半導體記憶體元件 200類似的方式進行操作步驟。
陣列裸晶(die)202包括基底203和在基底203上形成的儲存單元。CMOS裸晶(die)201包括基底204和在基底204上形成的週邊電路。為了簡單起見，基底203的主表面被稱為X-Y平面，並且垂直於主表面的方向被稱為Z方向。
基底203和基底204可以分別是任何適當的基底，例如矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底和/或絕緣體上矽(SOI)基底。基底203和基底204可以分別包括半導體材料，例如，IV族半導體、III-V族化合物半導體或II-VI族氧化物半導體。IV族半導體可以包括Si、Ge或SiGe。基底203和基底204可以分別是塊狀晶圓或磊晶層。
半導體記憶體元件200包括儲存單元陣列(例如，儲存電路陣列102)和週邊電路(例如，行解碼器電路110、頁緩衝電路120、資料輸入/輸出(I/O)電路130、電壓產生器140、控制電路150等等)。在圖2的示例中，在陣列裸晶(die)202的基底203上形成儲存單元陣列，並且在CMOS裸晶(die)201的基底204上形成週邊電路。陣列裸晶(die)202和CMOS裸晶(die)201正面對正面地佈置(上面放置有電路的表面被稱為正面，相反的表面被稱為背面)，並被鍵合在一起。
在本發明的其中一些實施例中，可以在用於塊的基底202中分別形成阱，作為這些塊的主體部分。在圖2的示例中，在基底203上形成P型阱(PW)205，並且可以在P型阱205中形成立體(3D)NAND儲存單元串的塊。P型阱205可以形成用於3D NAND儲存單元串的主體部分(例如，與PW端子連接)，並且可以 經由PW端子將被稱為PW的電壓施加到P型阱205。通常，在核心區域206中，將儲存單元陣列形成為垂直儲存單元串的陣列。除了核心區域206和週邊區域之外，陣列裸晶(die)202還包括階梯區域207(在本發明的其中一些實施例中，還被稱為連接區域)，以促進例如與垂直儲存單元串中的儲存單元的閘極、選擇電晶體的閘極等等的連接。垂直儲存單元串中的儲存單元的閘極對應於NAND儲存架構中的字元線。
在圖2的示例中，將垂直儲存單元串280示出在核心區域206中形成的垂直儲存單元串的陣列。圖2還示出了與垂直儲存單元串280相對應的垂直儲存單元串280’。在堆疊層290中形成垂直儲存單元串280。堆疊層290包括交替地堆疊的閘極層295和絕緣層294。閘極層295和絕緣層294被配置為形成垂直地堆疊的電晶體。在本發明的其中一些實施例中，電晶體的堆疊包括儲存單元和選擇電晶體(例如一個或多個底部選擇電晶體、一個或多個頂部選擇電晶體等等)。在本發明的其中一些實施例中，電晶體的堆疊可以包括一個或多個虛設選擇電晶體。閘極層295對應於電晶體的閘極。閘極層295由例如高介電常數(高k)閘極絕緣體層、金屬閘極(MG)電極等等之類的閘極堆疊材料製成。絕緣層294由例如氮化矽、二氧化矽等等之類的絕緣材料製成。
根據本發明內容的一些方面，垂直儲存單元串由垂直(Z方向)延伸到堆疊層290中的通道結構281形成。可以在X-Y平面中，將通道結構281彼此分開地設置。在本發明的其中一些實施例中，以陣列的形式將通道結構281設置在閘極線切割結構(沒有示出)之間。使用閘極線切割結構以有助於在後閘極製程中，使用閘極層295來替換犧牲層。通道結構281的陣列可以具有任何適當的陣列形狀，例如沿X方向和Y方向的矩陣陣列形狀、沿X或Y方向的鋸齒狀陣列形 狀、蜂巢(例如，六邊形)陣列形狀等等。在本發明的其中一些實施例中，通道結構中的每一個在X-Y平面中具有圓形形狀，在X-Z平面和Y-Z平面中具有柱形形狀。在本發明的其中一些實施例中，閘極線切割結構之間的通道結構的數量和佈置並不受到限制。
在本發明的其中一些實施例中，通道結構281具有在垂直於基底203的主表面的方向的Z方向上延伸的柱形形狀。在一個實施例中，通道結構281由X-Y平面上的圓形形狀的材料形成，並且在Z方向上延伸。例如，通道結構281包括在X-Y平面上具有圓形形狀並且在Z方向上延伸的功能層，例如阻隔絕緣層282(例如，氧化矽)、電荷儲存層(例如，氮化矽)283、穿隧絕緣層284(例如，氧化矽)、半導體層285、以及絕緣層286。在一個示例中，在用於通道結構281的孔(進入到堆疊層290中)的側壁上形成阻隔絕緣層282(例如，氧化矽)，然後從側壁順序地堆疊電荷儲存層(例如，氮化矽)283、穿隧絕緣層284、半導體層285和絕緣層286。半導體層285可以是任何適當的半導體材料(例如多晶矽或單晶矽)，並且該半導體材料可以是未摻雜的或者可以包括p型或n型摻雜劑。在本發明的其中一些實施例中，半導體材料是未摻雜的本征矽材料。但是，由於缺陷，在本發明的其中一些實施例中，本征矽材料可以具有為大約1010cm-3的載流子密度。絕緣層286由例如氧化矽和/或氮化矽之類的絕緣材料形成，和/或可以被形成為空氣間隙。
根據本發明內容的一些方面，通道結構281和堆疊層290一起形成儲存單元串280。例如，半導體層285對應於儲存單元串280中的電晶體的通道部分，而閘極層295對應於儲存單元串280中的電晶體的閘極。通常，電晶體具有用於控制通道的閘極，並且在通道的每一側具有汲極和源極。為了簡單起見， 在圖2的示例中，圖2中的電晶體的通道的上面被稱為汲極，而圖2中的電晶體的通道的底部被稱為源極。應當注意的是，可以在某些驅動配置下調換汲極和源極。在圖2的示例中，半導體層285對應於電晶體的連接的通道。對於特定的電晶體，特定電晶體的汲極與特定電晶體上方的上部電晶體的源極連接，而特定電晶體的源極與特定電晶體下方的下部電晶體的汲極連接。因此，對儲存單元串280中的電晶體進行串聯連接。
儲存單元串280包括儲存單元電晶體(或被稱為儲存單元)。儲存單元電晶體可以基於電荷儲存層283的一部分中捕獲的載流子而具有不同的閾值電壓，該電荷儲存層283的一部分對應於儲存單元電晶體的浮接閘極。例如，當在儲存單元電晶體的浮接閘極中捕獲(儲存)大量的電洞時，該儲存單元電晶體的閾值電壓會低於預定義的值，則該儲存單元電晶體處於對應於邏輯“1”的未程式設計狀態(還被稱為被擦除狀態)。當從浮接閘極中排出電洞時，儲存單元電晶體的閾值電壓會高於預定義的值，因此在本發明的其中一些實施例中，儲存單元電晶體處於與邏輯“0”相對應的程式設計狀態。
儲存單元串280包括一個或多個頂部選擇電晶體，所述一個或多個頂部選擇電晶體被配置為將儲存單元串280中的儲存單元耦合/解耦合至位元線，並且儲存單元串280包括一個或多個底部選擇電晶體，所述一個或多個底部選擇電晶體被配置為將儲存單元串280中的儲存單元耦合/解耦至ACS。例如，儲存單元串280’包括一個頂部選擇電晶體和一個底部選擇電晶體，儲存單元串280”包括一個頂部選擇電晶體和兩個底部選擇電晶體。
頂部選擇電晶體由頂部選擇閘極(TSG)進行控制。例如，當TSG 電壓(被施加到TSG的電壓)大於頂部選擇電晶體的閾值電壓時，頂部選擇電晶體導通，並且儲存單元耦合到位元線；而當TSG電壓(被施加到TSG的電壓)小於頂部選擇電晶體的閾值電壓時，頂部選擇電晶體截止，並且儲存單元與位元線解耦。
類似地，底部選擇電晶體由底部選擇閘極(BSG)進行控制。例如，當BSG電壓(被施加到BSG的電壓)大於底部選擇電晶體的閾值電壓時，底部選擇電晶體導通，並且儲存單元耦合到ACS；而當BSG電壓(被施加到BSG的電壓)小於底部選擇電晶體的閾值電壓時，底部選擇電晶體截止，並且儲存單元與ACS解耦(decoupling)。
根據本發明內容的一些方面，通道孔中的半導體層285的底部對應於垂直儲存單元串280的源極側，並且將該底部標記為285(S)。將公共源極層289形成為與垂直儲存單元串280的源極導電性連接。公共源極層289可以包括一層或多層。在本發明的其中一些實施例中，公共源極層289包括矽材料，例如本征多晶矽、摻雜的多晶矽(例如N型摻雜的矽、P型摻雜的矽)等等。在本發明的其中一些實施例中，公共源極層289可以包括金屬矽化物以提高導電性。公共源極層289與其它類似的垂直儲存單元串的源極(沒有示出)導電性連接，並因此形成陣列公共源極(ACS)。
在本發明的其中一些實施例中，當垂直儲存單元串280被配置為按塊擦除(Erase by block)時，公共源極層289可以延伸並覆蓋塊的核心區域和該塊的階梯區域。在本發明的其中一些實施例中，對於分別擦除的不同塊，可以針對這些不同的塊，對公共源極層289進行適當地絕緣。
在圖2的示例中，在通道結構281中，半導體層285從通道結構281的源極側向上垂直地延伸，並且形成與垂直儲存單元串280的汲極側相對應的頂部。將半導體層285的頂部標記為285(D)。應當注意的是，為了便於描述起見，而命名了汲極側和源極側。汲極側和源極側的功能可以與名稱不同。
在圖2的示例中，可以形成連接結構(例如具有金屬線273的通孔272、鍵合結構274等等)，以將半導體層285(D)的頂部電耦合至位元線(BL)。
進一步地，在圖2的示例中，階梯區域207包括階梯，該階梯被形成為有助於到電晶體(例如，儲存單元、一個或多個頂部選擇電晶體、一個或多個底部選擇電晶體)的閘極的字元線連接。例如，字元線連接結構270包括導電耦合在一起的接觸結構271、通孔結構272和金屬線273。字元線連接結構270可以將WL電耦合到儲存單元串280中的電晶體的閘極端子。
在圖2的示例中，陣列裸晶(die)202和CMOS裸晶(die)201面對面地佈置(電路側為正面，而基底側為背面)，並鍵合在一起。通常，CMOS裸晶(die)上的週邊電路使半導體元件200與外部電路對接。
在圖2的示例中，CMOS裸晶(die)201和陣列裸晶(die)202分別包括可以彼此對準的鍵合結構。例如，CMOS裸晶(die)201包括鍵合結構234，而陣列裸晶(die)202包括相應的鍵合結構274。可以適當地對準陣列裸晶(die)202和CMOS裸晶(die)201，因此鍵合結構234與鍵合結構274對準。當將陣列裸晶202和CMOS裸晶201鍵合在一起時，鍵合結構234與鍵合結構274分別進行鍵 合和電耦合。
根據本發明內容的一些方面，對於處於NAND配置中的儲存單元串280而言，擦除操作步驟對儲存單元進行重置。例如，在擦除操作步驟期間，將電洞注入並捕獲在電荷儲存層283中(或者從電荷儲存層283中提取電子)。當將電洞捕獲在儲存單元的電荷儲存層283中時，儲存單元的閾值電壓會降低，並且儲存單元可以進入未程式設計狀態(還被稱為被擦除狀態)。
在使用主體擦除機制的相關示例中，在擦除操作步驟期間，可以將接地電位電壓施加到儲存單元串280中的儲存單元的閘極，儲存單元串280的源極和汲極是浮接的，並向P型阱205施加相對高的電壓(例如，約20V)。P型阱205可以提供電洞(擦除載流子)，並且可以沿自下而上的方向(從儲存單元串280的源極側到汲極側)將電洞從P型阱205注入到半導體層285，接下來，因閘極相對於通道電壓的負偏壓，而讓電洞注入到電荷儲存層283中。在相關示例中，當儲存單元串280中的儲存單元的數量較大時，可能難以將電洞推至半導體層285的上部，並且可能導致靠近儲存單元串280的汲極側的一些儲存單元未被完全地擦除(其意味著沒有在電荷儲存層283的上部捕獲足夠的電洞，以將閾值電壓降低到預定義值以下)。
根據本發明內容的一些方面，在擦除操作步驟期間，使用主體擦除機制和GIDL擦除機制二者，以便有效地將沿儲存單元串280的儲存單元重置為已擦除狀態(即使儲存單元串280中的儲存單元的數量相對大)。例如，在擦除操作步驟期間，可以將接地電位電壓施加到儲存單元串280中的儲存單元的閘極，儲存單元串280的源極是浮接的，並且向P型阱205施加相對高的電壓(例如，大 約20V)。P型阱205可以提供擦除載流子(例如，由291所示的電洞)，並且可以沿自下而上的方向，將這些電洞從P型阱205驅動到半導體層285中(如電洞291’和電洞291”所示)，並且然後在儲存單元的閘極相對於通道負偏壓時，注入電荷儲存層283中。
另外，在儲存單元串280的汲極側引發GIDL擦除機制。在本發明的其中一些實施例中，相對於儲存單元串280的汲極，向頂部選擇電晶體的閘極(緊挨著儲存單元串280的汲極)施加負偏壓。由於負偏壓而產生P型區域，並且在半導體層285的汲極側形成P-N結。此外，在PN結上施加高電場，接著，因能帶之間穿隧而引起閘極致汲極洩漏(GIDL)而產生電洞電流，並從汲極流下，如292所示。當相對於通道而對儲存單元的閘極進行負偏壓時，可以將電洞注入到電荷儲存層283的上部。
應當注意的是，當使用主體擦除機制和GIDL擦除機制二者時，可以從儲存單元串280的源極側和汲極側產生電洞並進行驅動，因此可以相對容易地擦除沿著儲存單元串280的儲存單元。
圖3示出了概述根據本發明內容的一些實施例的過程300的流程圖。在本發明的其中一些實施例中，在擦除操作步驟期間，在例如半導體記憶體元件100、半導體記憶體元件200等等之類的半導體記憶體元件中執行過程300。半導體記憶體元件包括儲存單元串的陣列。儲存串包括串聯連接的電晶體，例如頂部選擇電晶體、儲存單元電晶體、底部選擇電晶體等等。該過程從S301開始並達到S310。在擦除操作步驟期間，將儲存單元串中的儲存單元重置為未程式設計狀態(例如與NAND記憶體的示例中的邏輯“1”相對應的低閾值電壓狀態)。
在步驟S310處，在用於重置在儲存單元串中的儲存單元的擦除操作步驟期間，從儲存單元串的主體部分提供第一擦除載流子。第一擦除載流子沿第一方向從儲存單元串的源極側流向儲存單元串的汲極側。根據主體擦除機制生成並提供第一擦除載流子。具體而言，在一個示例中，向主體端子(例如圖2的示例中的P型阱)施加相對大的電壓，並且ACS被浮接。因此，可以沿從儲存單元串的源極側到汲極側的方向，將P型阱中的電洞驅動到半導體層285中。
在步驟S320處，從儲存單元串的汲極側的P-N結處提供第二擦除載流子。第二擦除載流子沿第二方向，從儲存單元串的汲極側流向儲存單元串的源極側。根據GIDL擦除機制產生並提供第二擦除載流子。具體而言，在一個示例中，可以相對於頂部選擇電晶體的汲極，對頂部選擇電晶體的一個或多個頂部選擇閘極進行負偏壓。由於負偏壓可以產生P型區域，並且可以在半導體層285的汲極側形成P-N結。此外，可以在P-N結上施加高電場。這種高電場會由於能帶之間穿隧而引起閘極致汲極洩漏(GIDL)，並且產生電洞電流，該電洞電流從汲極側向下流向源極側，如圖2的示例中所示。
在步驟S330處，將第一擦除載流子和第二擦除載流子注入到儲存單元串中的儲存單元的電荷儲存部分。例如，相對於通道(例如，半導體層285)，對儲存單元的閘極進行負偏壓，因此通道中的電洞(例如第一擦除載流子和第二擦除載流子)可以被注入到電荷儲存層283中。在儲存單元的電荷儲存部分中捕獲注入的電洞。當捕獲到足夠的電洞時，儲存單元的閾值電壓會低於某個預定義的值，並且儲存單元進入未程式設計狀態。然後，該過程可能繼續進行，或在本發明一個示例中結束流程。
圖4根據一些實施例示出了提供給儲存單元串(例如儲存單元串280’)的信號的波形圖400。示意圖400包括用於BL信號的第一波形410、用於TSG信號的第二波形420、用於字元線(WL)信號(或虛擬字元線(WL)信號)的第三波形430、用於BSG信號的第四波形440、以及用於PW信號的第五波形450。在本發明的其中一些實施例中，用於混合擦除的控制電路155可以控制週邊電路101以生成具有第一波形410的BL信號，生成具有第二波形420的TSG信號，生成具有第三波形430的字元線(WL)信號，生成具有第四波形440的BSG信號，並生成具有第五波形450的PW信號。可以將BL信號、TSG信號、字元線(WL)信號、BSG信號和PW信號之一提供給例如儲存單元串(例如儲存單元串280’)。
在圖4的示例中，在持續時間T期間執行擦除操作步驟。
在一個示例中，在時間t0，週邊電路101接收用於擦除某個位址處的塊的命令。例如，儲存單元串280’設置在該塊中。然後，用於混合擦除的控制電路155向週邊電路101的其它元件提供控制信號，以生成PW信號、ACS信號、字元線(WL)信號、TSG信號、BSG信號和BL信號。應當注意的是，在圖4的示例中，在時間t0，PW信號、字元線(WL)信號、TSG信號、BSG信號和BL信號處於接地電位，或者是被浮接的(在一些示例中)。應當注意的是，ACS信號可以是在用於擦除操作步驟的持續期間T內，未連接到任何絕對電壓電位的浮接信號，並且在圖4中未示出。
在時間t1處，週邊電路101輸出PW信號、字元線(WL)信號、TSG信號、BSG信號和BL信號。在圖4的示例中，在時間t1，PW信號、TSG信號、BSG 信號和BL信號的電壓電位開始上升。在一個示例中，週邊電路101輸出處於接地電位的字元線(WL)信號。提供PW信號以驅動例如P型阱205。公共源極層289可以具有浮接的電壓電位。根據TSG信號、字元線(WL)信號和BSG信號來驅動閘極層295。根據BL信號來驅動鍵合結構234和274。
在時間t2處，BL信號上升到擦除電壓電位(例如在一個示例中，大約為20V)，並且保持在擦除電壓電位(如透過電位411所示)。TSG信號上升到低於擦除電壓電位的第一選擇閘極電壓(例如在一個示例中，在10V至14V的範圍內)，並保持第一選擇閘極電壓(如透過電位421所示)。在一個示例中，將字元線(WL)信號保持在接地電位。在本發明的其中一些實施例中，可以升高字元線(WL)信號，並將其保持在0V至3V範圍內的電位。BSG信號上升到一個相對高的電壓電位(例如在一個示例中，在10V到20V的範圍內)，並保持該電壓電位(如透過電位441所示)。PW信號上升到擦除電壓電位(例如在一個示例中，大約為20V)，並保持擦除電壓電位(如透過電位451所示)。
根據本發明內容的一個方面，施加在儲存單元串上的PW信號、BSG信號、浮接ACS信號和字元線(WL)信號，可以引起儲存單元串中的主體擦除機制。例如，將P型阱205中的電洞驅動到與儲存單元串的通道部分相對應的半導體層285中。BSG信號的相對高電壓允許這些電洞例如沿自下而上的方向，流入到儲存單元的通道部分中。此外，WL相對於通道部分的負偏壓可將電洞注入到電荷儲存層283中(例如，電荷儲存層283的底部)。
根據本發明內容的另一個方面，施加在儲存單元串上的BL信號、TSG信號和字元線(WL)信號可以引起GIDL擦除機制。例如，由於TSG信號和BL信號 的電壓差，對頂部選擇電晶體的閘極進行負偏壓。由於這種負偏壓，可以產生P型區域，並且可以在頂部選擇電晶體的汲極處形成P-N結。此外，由於TSG信號和BL信號的電壓差，在P-N結上施加高電場。這種高電場會由於能帶之間穿隧而引起閘極致汲極洩漏(GIDL)，並且產生電洞電流，並且該電洞電流從汲極側向下流向半導體層285中的源極側。此外，WL相對於通道部分的負偏壓可以將電洞注入到電荷儲存層283中(例如電荷儲存層283的上部)。
在t3處，BL信號、TSG信號、BSG信號、PW信號開始減小。
在t4處，在一個示例中，BL信號、TSG信號、BSG信號、PW信號返回到接地電位。
在t5處，擦除週期結束。
應當注意的是，在本發明的其中一些實施例中，在擦除操作步驟之後，可以進行驗證操作步驟。驗證操作步驟可以驗證儲存單元串中的儲存單元是否被重置為未程式設計狀態。例如，控制電路155然後向週邊電路101的其它元件提供控制信號以生成PW信號、ACS信號、字元線(WL)信號、TSG信號和BSG信號，並且然後檢測BL信號。例如，為了驗證儲存單元的未程式設計狀態，將PW信號設置為接地電位(如透過電位452所示)；將BSG信號設置為底部選擇電晶體的導通電位，例如大約3V-5V(如透過電位442所示)；將TSG信號設置為頂部選擇電晶體的導通電位，例如大約3V-5V(如透過電位422所示)；並且將字元線(WL)信號設置為在第一閾值電壓(例如，對於未程式設計狀態)和第二閾值電壓(例如，對於程式設計狀態)之間的電位，例如在一個示例中為大約3V-5V (如透過電位432所示)。可以讀出並放大位元線的電壓電位(透過電位412示出)。當電壓電位對應於邏輯“0”時，儲存單元處於未程式設計狀態，並且將擦除操作步驟驗證為成功。當電壓電位對應於邏輯“1”時，沒有成功執行擦除操作步驟，並且在一個示例中，可以執行另一個擦除操作步驟。
應當注意的是，在本發明的其中一些實施例中，儲存單元串包括虛設儲存單元(DMY)，可以類似於針對儲存單元的字元線(WL)信號，對虛設儲存單元(DMY)進行控制。
圖5根據一些實施例，示出了提供給儲存單元串(例如透過儲存單元串280”表示的儲存單元串)的信號的波形圖500。示意圖500包括用於BL信號的第一波形510、用於TSG信號的第二波形520、用於字元線(WL)信號(或虛設字元線(WL)信號)的第三波形530、用於BSG1信號的第四波形540、用於BSG2信號的第五波形550、以及用於PW信號的第六波形560。在本發明的其中一些實施例中，用於混合擦除的控制電路155可以控制週邊電路101以生成具有第一波形510的BL信號，生成具有第二波形520的TSG信號，生成具有第三波形530的字元線(WL)信號，生成具有第四波形540的BSG1信號，生成具有第五波形550的BSG2信號，以及生成具有第六波形560的PW信號。可以將BL信號、TSG信號、字元線(WL)信號、BSG1信號、BSG2信號和PW信號之一提供給例如儲存單元串(透過符號280”來表示)。
在圖5的示例中，在持續時間T期間執行擦除操作步驟。
在一個示例中，在時間t0，週邊電路101接收用於擦除某個位址處的 塊的命令。例如，由儲存單元串280”表示的儲存單元串設置在該塊中。然後，用於混合擦除的控制電路155向週邊電路101的其它元件提供控制信號，以生成PW信號、ACS信號、字元線(WL)信號、TSG信號、BSG1信號、BSG2信號和BL信號。應當注意的是，在圖5的示例中，在時間t0，PW信號、字元線(WL)信號、TSG信號、BSG1信號、BSG2信號和BL信號處於接地電位，或者是被浮接的(在一個示例中)。應當注意的是，ACS信號可以是在用於擦除操作步驟的T期間的時間期間未連接到任何絕對電壓電位的浮接信號，並且在圖5中未示出。
在時間t1處，週邊電路101輸出PW信號、字元線(WL)信號、TSG信號、BSG1信號、BSG2信號和BL信號。在圖5的示例中，在時間t1，PW信號、TSG信號、BSG1信號和BL信號的電壓電位開始上升。在一個示例中，週邊電路101輸出處於接地電位的字元線(WL)信號。提供PW信號以驅動例如P型阱205。公共源極層289可以具有浮接的電壓電位。根據TSG信號、字元線(WL)信號、以及BSG1信號和BSG2信號來驅動閘極層295。根據BL信號來驅動鍵合結構234和274。
在t2處，BL信號上升到擦除電壓電位(例如在一個示例中，大約為20V)，並且保持擦除電壓電位(如透過電位511所示)。TSG信號上升到低於擦除電壓電位的第一選擇閘極電壓(例如在一個示例中，在10V至14V的範圍內)，並保持第一選擇閘極電壓(如透過電位521所示)。在一個示例中，將字元線(WL)信號保持在接地電位。在本發明的其中一些實施例中，可以升高字元線(WL)信號，並將其保持在0V至3V範圍內的電位。BSG1信號上升到一個高電壓電位(例如在一個示例中，在10V到20V的範圍內)，並保持該電壓電位(如透過電位541所示)。PW信號上升到擦除電壓電位(例如在一個示例中，大約為20V)，並保 持擦除電壓電位(如透過電位561所示)。在本發明的其中一些實施例中，BSG2信號在t2處開始上升。
根據本發明內容的一個方面，施加在儲存單元串上的PW信號、BSG1信號、浮接ACS信號和字元線(WL)信號可以引起儲存單元串中的主體擦除機制。例如，將P型阱205中的電洞驅動到與儲存單元串的通道部分相對應的半導體層285中。BSG1信號的相對高電壓允許這些電洞例如沿自下而上的方向，流入到儲存單元的通道部分中。此外，WL相對於通道部分的負偏壓可以將電洞注入到電荷儲存層283中(例如，電荷儲存層283的底部)。
根據本發明內容的另一個方面，施加在儲存單元串上的BL信號、TSG信號和字元線(WL)信號可以引起GIDL擦除機制。例如，由於TSG信號和BL信號的電壓差，對頂部選擇電晶體的閘極進行負偏壓。由於這種負偏壓，可以產生P型區域，並且可以在頂部選擇電晶體的汲極處形成P-N結。此外，由於TSG信號和BL信號的電壓差，在P-N結上施加高電場。這種高電場可能由於能帶之間穿隧而引起閘極致汲極洩漏(GIDL)，並且產生電洞電流，並且該電洞電流從汲極側向下流向半導體層285中的源極側。此外，WL相對於通道部分的負偏壓可以將電洞注入到電荷儲存層283中(例如，電荷儲存層283的上部)。
在時間t3處，BSG2信號上升到另一個高電壓電位(例如在一個示例中，在8V至10V的範圍內)，並且保持該電壓電位(如透過551所示)。根據本發明內容的一個方面，施加在儲存單元串上的BSG1信號、BSG2信號和字元線(WL)信號可以引起GIDL擦除機制。為了便於描述起見，將佈置在靠近儲存單元串的源極側的底部選擇電晶體稱為第一底部選擇電晶體，並將在第一底部選擇電晶 體上方的底部選擇電晶體稱為第二底部選擇電晶體。由於BSG2信號相對於BSG1信號的電壓差，對第二選擇電晶體的閘極進行了負偏壓。由於這種負偏壓，可以在第二底部選擇電晶體的源極處產生P型區域，並且可以在第二底部選擇電晶體的源極處形成P-N結。此外，由於BSG2信號和BSG1信號的電壓差，在P-N結上施加了高電場。這種高電場可能由於能帶之間穿隧而引起閘極致汲極洩漏(GIDL)，並且產生電洞電流，並且該電洞電流從源極側向上流向半導體層285中的汲極側。此外，WL相對於通道部分的負偏壓可以將電洞注入到電荷儲存層283中(例如，電荷儲存層283的上部)。
應當注意的是，與第一底部選擇電晶體和P型阱相比，將第二底部選擇電晶體設置成更靠近儲存單元串中的儲存單元，並且可以更容易將電洞電流從第二底部選擇電晶體的源極驅動到儲存單元的通道部分。
在t4處，BL信號、TSG信號、BSG1信號、BSG2信號、PW信號開始減小。
在t5處，在一個示例中，BL信號、TSG信號、BSG1信號、BSG2信號、PW信號返回到接地電位。
在t6處，擦除週期結束。
應當注意的是，在本發明的其中一些實施例中，在擦除操作步驟之後，可以進行驗證操作步驟。驗證操作步驟可以驗證儲存單元串中的儲存單元是否被重置為未程式設計狀態。例如，控制電路155接著向週邊電路101的其它 元件提供控制信號以生成PW信號、ACS信號、字元線(WL)信號、TSG信號、BSG1信號和BSG2信號，然後檢測BL信號。例如，為了驗證儲存單元的未程式設計狀態，將PW信號設置為接地電位(如透過562所示)；將BSG1信號設置為第一底部選擇電晶體的導通電位，例如大約3V-5V(如透過542所示)；將BSG2信號設置為第二底部選擇電晶體的導通電位，例如大約3V-5V(如透過552所示)；將TSG信號設置為頂部選擇電晶體的導通電位，例如大約3V-5V(如透過522所示)；並且將字元線(WL)信號設置為在第一閾值電壓(例如，對於未程式設計狀態)和第二閾值電壓(例如，對於程式設計狀態)之間的電位，例如在一個示例中為大約3V-5V(如透過532所示)。可以讀出並放大位元線的電壓電位(透過512示出)。當電壓電位對應於邏輯“0”時，儲存單元處於未程式設計狀態，並且將擦除操作步驟驗證為成功。當電壓電位對應於邏輯“1”時，沒有成功執行擦除操作步驟，並且在一個示例中，可以執行另一個擦除操作步驟。
應當注意的是，在本發明的其中一些實施例中，儲存單元串包括虛設儲存單元(DMY)，可以類似於針對儲存單元的字元線(WL)信號，對虛設儲存單元(DMY)進行控制。
還應當注意的是，在本發明的其中一些實施例中，儲存單元串包括多個頂部選擇電晶體。在本發明的其中一些實施例中，可以類似於BSG1信號和BSG2信號來配置用於控制頂部選擇電晶體的TSG信號，因此可以在與儲存單元最接近的頂部選擇電晶體處引起GIDL。
根據本發明的一些實施例，提供一種用於記憶體元件中的資料擦除的方法，包括用於重置位在一儲存單元串中串聯連接的一儲存單元的一擦除操 作步驟期間，從所述儲存單元串的一主體部分提供一第一擦除載流子，所述第一擦除載流子沿一第一方向，在所述儲存單元串的一源極側與所述儲存單元串的一汲極側之間流動，在所述擦除操作步驟期間，從所述儲存單元串的所述汲極側的一P-N結處提供一第二擦除載流子，所述第二擦除載流子沿與所述第一方向相反的一第二方向流動，以及在所述擦除操作步驟期間，將所述第一擦除載流子和所述第二擦除載流子注入到所述儲存單元串中的所述儲存單元的一電荷儲存部分，所注入的第一擦除載流子和第二擦除載流子被儲存在所述儲存單元的所述電荷儲存部分中。
在本發明的其中一些實施例中，所述第一擦除載流子和所述第二擦除載流子是電洞。
在本發明的其中一些實施例中，提供所述第一擦除載流子包括在所述儲存單元串的所述源極側浮接一源極端子，以及向與所述儲存單元串的所述主體部分相對應的一P型阱施加一正電壓，所述正電壓使所述第一擦除載流子沿所述第一方向流動。
在本發明的其中一些實施例中，提供所述第二擦除載流子包括相對於所述儲存單元串中的一第一選擇電晶體的一汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述汲極側的所述P-N結處，由於在所述P-N結處的能帶之間穿隧而產生所述第二擦除載流子。
在本發明的其中一些實施例中，所述第一選擇電晶體是至所述儲存 單元串的所述汲極側最近的選擇電晶體，並且所述方法還包括相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
在本發明的其中一些實施例中，還包括：向在所述儲存單元串的所述汲極側的一汲極端子施加一擦除電壓，在所述第一選擇電晶體的所述閘極端子上，施加低於所述擦除電壓的一第一電壓，以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
在本發明的其中一些實施例中，還包括：相對於在所述儲存單元串的所述源極側的一第一選擇電晶體的一源極/汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述源極側的一P-N結處，由於在所述P-N結處的能帶之間穿隧而產生額外的擦除載流子。
在本發明的其中一些實施例中，所述第一選擇電晶體是至所述儲存單元串的所述源極側最近的選擇電晶體，並且所述方法還包括相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
在本發明的其中一些實施例中，還包括：施加一第一電壓，所述第一電壓低於向所述儲存單元串的所述P型阱施加的所述正電壓，以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
在本發明的其中一些實施例中，所述第一擦除載流子和所述第二擦 除載流子是在同一擦除週期中所提供的。
根據本發明的一些實施例，提供一種半導體記憶體元件，包括一儲存單元陣列，其至少包括一儲存單元串，所述儲存單元串具有在所述儲存單元串中串聯連接的一儲存單元，以及一週邊電路，其包括一控制電路，所述控制電路被配置為使所述週邊電路進行以下操作步驟：用於重置位在所述儲存單元串中串聯連接的所述儲存單元的一擦除操作步驟期間，從所述儲存單元串的一主體部分提供一第一擦除載流子，所述第一擦除載流子沿一第一方向，在所述儲存單元串的一源極側與所述儲存單元串的一汲極側之間流動，在所述擦除操作步驟期間，從在所述儲存單元串的所述汲極側的一P-N結處提供一第二擦除載流子，所述第二擦除載流子沿與所述第一方向相反的一第二方向流動，以及在所述擦除操作步驟期間，將所述第一擦除載流子和所述第二擦除載流子注入到所述儲存單元串中的所述儲存單元的一電荷儲存部分，所注入的所述第一擦除載流子和所述第二擦除載流子被儲存在所述儲存單元的所述電荷儲存部分中。
在本發明的其中一些實施例中，所述第一擦除載流子和所述第二擦除載流子是電洞。
在本發明的其中一些實施例中，所述控制電路被配置為使所述週邊電路進行以下操作步驟：在所述儲存單元串的所述源極側浮接一源極端子，以及向與所述儲存單元串的所述主體部分相對應的一P型阱施加一正電壓，所述正電壓使所述第一擦除載流子沿所述第一方向流動。
在本發明的其中一些實施例中，所述控制電路被配置為使所述週邊 電路進行以下操作步驟：具有相對於在所述儲存單元串中的一第一選擇電晶體的一汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述汲極側的一P-N結處，在所述P-N結處的能帶之間穿隧而產生所述第二擦除載流子。
在本發明的其中一些實施例中，所述第一選擇電晶體是離所述儲存單元串的所述汲極側最近的一選擇電晶體，並且所述控制電路被配置為使所述週邊電路進行以下操作步驟：具有相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
在本發明的其中一些實施例中，所述控制電路被配置為使所述週邊電路進行以下操作步驟：向所述儲存單元串中的所述汲極側的一汲極端子施加一擦除電壓，在所述第一選擇電晶體的所述閘極端子上，施加低於所述擦除電壓的一第一電壓，以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
在本發明的其中一些實施例中，所述控制電路被配置為使所述週邊電路進行以下操作步驟：具有相對於所述儲存單元串的所述源極側的一第一選擇電晶體的一源極/汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述源極側的一P-N結處，在所述P-N結處的能帶之間穿隧而產生額外的一擦除載流子。
在本發明的其中一些實施例中，所述第一選擇電晶體是離所述儲存 單元串的所述源極側最近的一選擇電晶體，所述控制電路被配置為使所述週邊電路進行以下操作步驟：具有相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
在本發明的其中一些實施例中，所述控制電路被配置為使所述週邊電路進行以下操作步驟：施加一第一電壓，所述第一電壓低於向所述儲存單元串的所述P型阱施加的所述正電壓，以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
在本發明的其中一些實施例中，所述控制電路被配置為使所述週邊電路在同一擦除週期中，提供所述第一擦除載流子和所述第二擦除載流子，以用於所述擦除操作步驟。
前述的內容概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本發明內容的各方面。本領域技術人員應當理解的是，他們可以容易地將本發明內容用作用於設計或修改其它過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應當認識到的是，這樣的等效構造並不脫離本發明內容的精神和範圍，並且在不脫離本發明內容的精神和範圍的情況下，它們可以進行各種改變、替換和變更。
前述的具體實施方式的描述將這麼揭示本發明內容的一般性質，以在不脫離本發明內容的一般概念的情況下，其他人可以透過應用本領域技術範圍內的知識，容易地針對這樣特定實施例的各種應用進行修改和/或調整，而無 需過度的實驗。因此，基於本文給出的教導和指導，這樣的調整和修改旨在落入所公開的實施例的等同物的含義和範圍內。應當理解的是，本文中的措辭或術語僅是用於描述目的而非做出限制，使得本說明書的術語或措辭將由熟練技術人員根據教導和指導來解釋。
上面借助於用於示出指定功能的實現以及其關係的功能構建框，來描述了本發明內容的實施例。為了便於描述起見，本文任意規定了這些功能構建框的邊界。可以定義替代的邊界，只要能適當地執行指定的功能以及其關係即可。
發明內容和摘要部分可以闡述如由發明人預期的本發明內容的一個或多個但不是所有示例性實施例，並且因此，其並不旨在以任何方式對本發明內容和所附申請專利範圍進行限定。
本發明內容的廣度和範圍不應受到任何上述示例性實施例的限制，而應當僅根據所附申請專利範圍及其等同物來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300:過程
S301:步驟
S310:步驟
S320:步驟
S330:步驟
S399:步驟

Claims (20)

  1. 一種用於記憶體元件中的資料擦除的方法，包括：用於重置位在一儲存單元串中串聯連接的一儲存單元的一擦除操作步驟期間，從所述儲存單元串的一主體部分提供一第一擦除載流子，所述第一擦除載流子沿一第一方向，在所述儲存單元串的一源極側與所述儲存單元串的一汲極側之間流動；在所述擦除操作步驟期間，從所述儲存單元串的所述汲極側的一P-N結處提供一第二擦除載流子，所述第二擦除載流子沿與所述第一方向相反的一第二方向流動；以及在所述擦除操作步驟期間，將所述第一擦除載流子和所述第二擦除載流子注入到所述儲存單元串中的所述儲存單元的一電荷儲存部分，所注入的第一擦除載流子和第二擦除載流子被儲存在所述儲存單元的所述電荷儲存部分中。
  2. 根據請求項1所述的方法，其中，所述第一擦除載流子和所述第二擦除載流子是電洞。
  3. 根據請求項2所述的方法，其中，提供所述第一擦除載流子包括：在所述儲存單元串的所述源極側浮接一源極端子；以及向與所述儲存單元串的所述主體部分相對應的一P型阱施加一正電壓，所述正電壓使所述第一擦除載流子沿所述第一方向流動。
  4. 根據請求項3所述的方法，其中，提供所述第二擦除載流子包括： 相對於所述儲存單元串中的一第一選擇電晶體的一汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述汲極側的所述P-N結處，由於在所述P-N結處的能帶之間穿隧而產生所述第二擦除載流子。
  5. 根據請求項4所述的方法，其中，所述第一選擇電晶體是至所述儲存單元串的所述汲極側最近的選擇電晶體，並且所述方法還包括：相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
  6. 根據請求項5所述的方法，還包括：向在所述儲存單元串的所述汲極側的一汲極端子施加一擦除電壓；在所述第一選擇電晶體的所述閘極端子上，施加低於所述擦除電壓的一第一電壓；以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
  7. 根據請求項3所述的方法，還包括：相對於在所述儲存單元串的所述源極側的一第一選擇電晶體的一源極/汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述源極側的一P-N結處，由於在所述P-N結處的能帶之間穿隧而產生額外的擦除載流子。
  8. 根據請求項7所述的方法，其中，所述第一選擇電晶體是至所 述儲存單元串的所述源極側最近的選擇電晶體，並且所述方法還包括：相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
  9. 根據請求項8所述的方法，還包括：施加一第一電壓，所述第一電壓低於向所述儲存單元串的所述P型阱施加的所述正電壓；以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
  10. 根據請求項1所述的方法，其中，所述第一擦除載流子和所述第二擦除載流子是在同一擦除週期中所提供的。
  11. 一種半導體記憶體元件，包括：一儲存單元陣列，其至少包括一儲存單元串，所述儲存單元串具有在所述儲存單元串中串聯連接的一儲存單元；以及一週邊電路，其包括一控制電路，所述控制電路被配置為使所述週邊電路進行以下操作步驟：用於重置位在所述儲存單元串中串聯連接的所述儲存單元的一擦除操作步驟期間，從所述儲存單元串的一主體部分提供一第一擦除載流子，所述第一擦除載流子沿一第一方向，在所述儲存單元串的一源極側與所述儲存單元串的一汲極側之間流動；在所述擦除操作步驟期間，從在所述儲存單元串的所述汲極側的一P-N結處提供一第二擦除載流子，所述第二擦除載流子沿與所述第一方向 相反的一第二方向流動；以及在所述擦除操作步驟期間，將所述第一擦除載流子和所述第二擦除載流子注入到所述儲存單元串中的所述儲存單元的一電荷儲存部分，所注入的所述第一擦除載流子和所述第二擦除載流子被儲存在所述儲存單元的所述電荷儲存部分中。
  12. 根據請求項11所述的半導體記憶體元件，其中，所述第一擦除載流子和所述第二擦除載流子是電洞。
  13. 根據請求項12所述的半導體記憶體元件，其中，所述控制電路被配置為使所述週邊電路進行以下操作步驟：在所述儲存單元串的所述源極側浮接一源極端子；以及向與所述儲存單元串的所述主體部分相對應的一P型阱施加一正電壓，所述正電壓使所述第一擦除載流子沿所述第一方向流動。
  14. 根據請求項13所述的半導體記憶體元件，其中，所述控制電路被配置為使所述週邊電路進行以下操作步驟：具有相對於在所述儲存單元串中的一第一選擇電晶體的一汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述汲極側的一P-N結處，在所述P-N結處的能帶之間穿隧而產生所述第二擦除載流子。
  15. 根據請求項14所述的半導體記憶體元件，其中，所述第一選擇電晶體是離所述儲存單元串的所述汲極側最近的一選擇電晶體，並且所述控 制電路被配置為使所述週邊電路進行以下操作步驟：具有相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
  16. 根據請求項15所述的半導體記憶體元件，所述控制電路被配置為使所述週邊電路進行以下操作步驟：向所述儲存單元串中的所述汲極側的一汲極端子施加一擦除電壓；在所述第一選擇電晶體的所述閘極端子上，施加低於所述擦除電壓的一第一電壓；以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
  17. 根據請求項13所述的半導體記憶體元件，所述控制電路被配置為使所述週邊電路進行以下操作步驟：具有相對於所述儲存單元串的所述源極側的一第一選擇電晶體的一源極/汲極端子，對所述第一選擇電晶體的一閘極端子進行一負偏壓，所述負偏壓導致在所述儲存單元串的所述源極側的一P-N結處，在所述P-N結處的能帶之間穿隧而產生額外的一擦除載流子。
  18. 根據請求項17所述的半導體記憶體元件，其中，所述第一選擇電晶體是離所述儲存單元串的所述源極側最近的一選擇電晶體，所述控制電路被配置為使所述週邊電路進行以下操作步驟：具有相對於所述儲存單元串中的與所述第一選擇電晶體相鄰設置的一第二選擇電晶體的一汲極端子，對所述第二選擇電晶體的一閘極端子進行一負偏壓。
  19. 根據請求項18所述的半導體記憶體元件，其中，所述控制電路被配置為使所述週邊電路進行以下操作步驟：施加一第一電壓，所述第一電壓低於向所述儲存單元串的所述P型阱施加的所述正電壓；以及在所述第二選擇電晶體的所述閘極端子上，施加低於所述第一電壓的一第二電壓。
  20. 根據請求項11所述的半導體記憶體元件，其中，所述控制電路被配置為使所述週邊電路在同一擦除週期中，提供所述第一擦除載流子和所述第二擦除載流子，以用於所述擦除操作步驟。
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