TW201944541A - 具有複數個下選擇閘極的三維記憶體元件 - Google Patents

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Abstract

本揭露描述一種在單一積體電路上的三維反及記憶體。此三維反及記憶體包括包含複數個次區塊之垂直反及串列區塊。複數個次區塊中的每個次區塊包括在上階層中的上選擇線；上階層之下之中間階層中的字元線；在中間階層之下之第一下階層中的第一下選擇線；在第一下階層之下之第二下階層中的第二下選擇線。參考導體可配置於區塊之下。位元線配置於區塊之上。在不同的記憶體操作之組合中，控制電路施加電壓至複數個次區塊中之上選擇線、字元線、及第一與第二下選擇線。

Description

具有複數個下選擇閘極的三維記憶體元件
本發明是有關於一種三維記憶體結構，且特別是有關於一種三維垂直反及(NAND)記憶體。。
由於積體電路中元件的關鍵尺寸縮小至一般記憶單元科技之限制，設計者一直在尋求用於堆疊記憶單元的多個平面的技術，以實現更大的存儲容量並且實現每位元更低的成本。例如，在賴(Lai)等人(”A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006)以及Jung等人(“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006)的文獻中，薄膜電晶體技術已應用於電荷捕捉記憶體技術(charge trapping memory technology)。
在電荷捕捉技術中提供垂直的NAND單元的另一結構是描述於Katsumata等人的文獻中(“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009 (Katsumata 發表)) 。Katsumata等人所述的結構包括垂直NAND閘極，使用矽-氧-氮-氧-矽 (silicon-oxide-nitride-oxide-silicon, SONOS)電荷捕捉技術，以在每個閘極/垂直通道的界面建立儲存位點。此記憶結構是基於配置為用於NAND閘極的垂直通道結構的半導體材料行(column)，具有鄰近於基板之下選擇閘極以及位於頂部之上選擇閘極。複數個水平字元線是使用與行交叉之平面字元線層所形成，在每一層形成所謂的單元全環繞式閘極(gate all around)。
在又一結構中，垂直薄通道記憶體描述於發明人為呂之美國專利第9,698,156號(發明名稱” Vertical Thin-Channel Memory”) (2017年7月4日核准)(MXIC 2147-1A)，配置為三維NAND快閃記憶體。在一些實施例中，記憶單元可配置為獨立雙閘極操作，在每一個垂直通道結構的錐形處(frustum)建立2個記憶位點。
US專利第9,524,980號(發明人為呂，發明名稱為” U-Shaped Vertical Thin-Channel Memory”，核准日為2016年12月20日) (MXIC 2147-1B)描述另一基於垂直通道結構之高密度三維記憶陣列，其垂直通道結構之NAND串列為U形構型，且串聯配置的記憶單元於一側向下且於另一側向上。
由於製造上的困難及在施加偏壓上難以沿著垂直通道結構達到元件參數之良好的控制，特別是靠近結構的下層的地方，可能會在垂直通道結構的基於高密度記憶體中發生問題。
例如，NAND串列之相對端上的串列選擇閘極是用於在操作期間將選擇的NAND串列連接於位元線與共同源極線。在一些NAND結構中，選擇的閘極電晶體是使用能夠在製造期間捕捉電荷的記憶單元技術(例如是升高選擇電晶體中的臨界值)執行。對於這些結構，執行「臨界值重置(threshold relocating)」過程以降低選擇的閘極電晶體中的臨界值，使其在記憶體操作的期間可使用相對低的閘極電壓進行操作。在三維NAND結構中，垂直通道結構之選擇閘極電晶體可能難以控制，可能即使選擇的閘極電晶體沒有電荷捕捉與閘極介電質仍是如此。
例如，在一些情況中，底部的選擇閘極電晶體可具有低於0V的臨界值。「臨界值重置」過程需要施加編程偏壓配置，以編程包括頂選擇閘極電晶體的選擇閘極電晶體。低臨界值的底選擇閘極電晶體可干擾此偏壓配置，並阻礙臨界值重置的成功。
由於難以在製程中控制深溝槽或洞，亦可能產生其他可靠度的問題，如在用於垂直NAND串列的底選擇閘極電晶體的形成中所需。當頂或底選擇閘極電晶體不具有良好控制的臨界電壓，或其他良好控制的特性，來自串列的漏電流可造成讀取失效或其他問題。
因此，目前需要提供一種垂直NAND串列結構，能夠解決一或多個這些問題。
本技術描述在垂直反及(NAND)結構之下階層中使用複數個下選擇閘極，並應用不同的路由配置以進行高密度NAND的製程挑戰(包括製造及操作高密度NAND所示的挑戰)。此技術提供彈性以改善底層之控制能力並達到高的產率。
基於本文描述的技術，在單一積體電路上的三維NAND記憶體包括垂直NAND串列區塊，此垂直NAND串列區塊包括複數個次區塊。複數個次區塊中的每個次區塊包括複數個NAND串列，包括位於一上階層中的一上選擇線；位於上階層之下之中間階層中的字元線；位於中間階層之下之一第一下階層中的一第一下選擇線；位於第一下階層之下之第二下階層中的第二下選擇線。參考導體可配置於區塊之下，電性接觸於區塊中之複數個垂直NAND串列。複數個位元線配置於區塊之上，電性接觸於區塊中之對應的NAND串列。並且，裝置上之控制電路是配置用以施加電壓至複數個次區塊中的上選擇線、字元線、第一下選擇線、第二下選擇線。
基於本文所述技術之裝置的實施方式可包括記憶體，記憶體(例如是三維NAND記憶體元件)包括配置於複數個導電條帶階層中的垂直通道結構區塊。垂直通道結構區塊可包括複數個次區塊，其中次區塊包括一上選擇線(例如是SSL)；字元線(例如是WL)；一第一下選擇線(例如是GSL1)；以及第二下選擇線(例如是GSL2)。上選擇線用於次區塊中的垂直通道結構，藉由上階層中的導電條帶所實現。字元線用於次區塊中的垂直通道結構，藉由上階層之下之中間階層中的導電條帶所實現的。第一下選擇線用於次區塊中之垂直通道結構，使用中間階層之下之第一下階層中的導電條帶所實現。第二下選擇線用於次區塊中之垂直通道結構，使用第一下階層之下之第二下階層中的導電條帶所實現。元件上的控制電路是配置用以施加電壓至複數個次區塊中的上選擇線、字元線、第一下選擇線及第二下選擇線，執行不同的用於記憶體操作的偏壓配置，包括快閃NAND記憶體的讀取、編程及抹除操作。
元件可包括位於垂直通道結構區塊之下的參考導體；以及複數個位元線。參考導體電性連接於區塊中之複數個垂直通道結構。位元線位於垂直通道區塊之上，電性接觸於複數個垂直通道結構中的對應的垂直通道結構。
導電條帶之訊號的路由可包括不同配置的導體。在本文所述的範例中，元件包括覆蓋區塊之一或多個圖案化導體層(例如是金屬層)。可配置複數個次區塊中的第一次區塊與第二次區塊中的路由，使得第一下選擇線包括通孔中的層間導體，第一下選擇線的層間導體將第一下選擇線的導電條帶連接至一或多個圖案化導體層中的第一下選擇線導體，其中第一下選擇線可個別操作區塊中的每個次區塊。並且，路由可配置使得第二下選擇線包括通孔中的層間導體，第二下選擇線的層間導體將第二下選擇線的導電條帶連接至一或多個圖案化導體層中的第二下選擇線導體，第二下選擇線導體是連接於第一次區塊及第二次區塊兩者中的第二下選擇線的層間導體，使得在所給區塊中的複數個次區塊中的第二下選擇線藉由共享的訊號所控制。
在其他實施例中，使用多個上選擇閘極。在其他實施例中，使用大於2個的下選擇閘極。
本揭露的其他方面及優點可參照後附圖式、實施方式及申請專利範圍。
本揭露之實施例的詳細說明係參照第1A至13圖提供。
第1A圖繪示如本文所述之包括複數個選擇線的垂直NAND串列之垂直通道結構20。如第1A圖的垂直NAND串列的電路示意圖繪示於第1B圖中。
垂直通道結構20配置於穿過複數個階層(level)的孔洞或溝槽中，每一階層包括對應的導電條帶(strip)(26)，導電條帶包括配置為選擇線或字元線的條帶，藉由絕緣材料與其他導電條帶分開。導電條帶可包括多晶矽、鎢或其他導電半導體或金屬或金屬合金，只要適用於特定實施例即可。絕緣材料沒有繪示出以避免圖式過於擁擠。在垂直通道結構20中執行的孔洞或溝槽的深度可為重要的，使得在所給實施方式中可以為16、32、64或更多階。
垂直通道結構20包括一上端48，上端48電性連接於位元線(未繪示)。並且，垂直通道結構20包括下端49，下端49電性連接於參考線(例如是共同源極線(未繪示))。
垂直通道結構包括多個層，多個層包括資料儲存層及通道層。多個層在孔洞或溝槽中沿著導電條帶之側壁排列(line)，在用作字元線的導電條帶與垂直通道結構的交叉點形成記憶單元。
本範例中的資料儲存層包括阻擋介電層21、介電電荷捕捉層22及穿隧介電層23。亦可使用資料儲存層的其他類型。本範例中的通道層包括多晶矽層24或其他半導體材料。在此圖式中，垂直通道結構包括間隙或接縫(seam)25。
在此實施例中，在上階層中的(在此範例中的最上階的)導電條帶40是配置為上選擇線的一部分，在此範例中的用途是作為用於垂直通道結構的串列選擇線SSL，藉此上選擇閘極電晶體是形成於導電條帶40與垂直通道結構之交叉點中的錐形處。導電條帶是藉由電性路由(routing)連接至用於上選擇閘極之控制操作的解碼器驅動電路配置為串列選擇線的一部分。在本範例中用於上選擇電晶體的閘極介電質是藉由資料儲存層(21、22、23)所形成。在NAND串列的製造或配置期間，用於上選擇線電晶體的資料儲存層可設置至低臨界狀態，使得其可作為用於連接NAND串列至對應位元線的開關。在替代實施例中，閘極介電質例如是可以使用單一層氧化物或其他非用於儲存電荷的閘極介電材料所實現。
中間階層中的導電條帶(41、42、43、44)配置為字元線的一部分。這些導電條帶藉由電性路由連接至字元線驅動器，配置為字元線的一部分。記憶單元配置於結構之垂直通道結構20與配置為字元線之一部分的導電條帶(41~44)的交叉點的錐形處。
第2圖繪示垂直通道結構形成於孔洞中的實施例中的記憶單元的截面圖。在本範例中，孔洞在垂直通道結構中所配置的Z方向中穿過導電條帶(例如是條帶41)。垂直通道結構包括資料儲存結構，資料儲存結構具有阻擋介電層21、介電電荷捕捉層22及穿隧介電 層23。多晶矽層24配置於結構的內側上。
請參照第1A圖，在作為字元線之中間階層之下之第一下階層中的導電條帶45是配置為第一下選擇線之一部分，在此範例中的用途是作為垂直通道結構之第一接地選擇線GSL1，藉此，第一下選擇閘極電晶體是形成於導電條帶45與垂直通道結構之交叉點中的錐形處。導電條帶45是配置為一次區塊(sub-block)之第一接地選擇線之一部分，藉由電性路由連接於用於第一下選擇閘極之控制操作的解碼的驅動電路。在本範例中，第一下選擇閘極電晶體的閘極介電質是藉由資料儲存層(21、22、23)所形成。在NAND串列之製造或配置期間，第一下選擇閘極電晶體的資料儲存層可以設定為低臨界狀態，使其可作為用於將NAND串列連接於對應參考線的開關。在替代實施例中，例如可使用單層氧化物或非用於儲存電荷之其他閘極介電材料實現閘極介電質。
在第一下階層之下之第二下階層中的導電條帶46是配置為第二下選擇線之一部分，在此範例中的用途是作為垂直通道結構之第二接地選擇線GSL2，藉此，第二下選擇閘極電晶體是形成於導電條帶46與垂直通道結構之交叉點中的錐形處。導電條帶46是配置為一次區塊或區塊之第二接地選擇線之一部分，藉由電性路由連接於用於第二下選擇閘極之控制操作的解碼的驅動電路。在本範例中，第二下選擇閘極電晶體的閘極介電質是藉由如圖所示之位於垂直通道結構之底部的導電插塞(例如是下端49)之間之絕緣體所形成，或者在一些例子中是藉由資料儲存層所形成。第二下選擇閘極電晶體作為將NAND串列連接於對應之參考線的開關。
包括上選擇線及第一與第二下選擇線之驅動器的控制電路(未繪示)是包括於包含垂直通道結構20之包含NAND串列陣列的積體電路上。
第2圖的記憶單元結構表示全環繞式閘極單元，例如是位在字元線之階層的管型BiCS快閃單元(描述於Katsumata等人的刊物中)。在其他實施例中，垂直通道結構配置於溝槽中，使得2個記憶單元位在每個字元線的錐形處。例如請參照美國專利第9,698,156號(發明人為呂，發明名稱為” VERTICAL THIN-CHANNEL MEMORY”，核准日為2017年7月4日)，如同列舉全文併入本文參照。
第1B圖繪示第1A圖之垂直NAND結構的電路示意圖，表示形成在垂直通道結構與導電條帶之交叉點的錐形處的電晶體與記憶單元。垂直NAND結構包括上垂直閘極50、複數個記憶單元51~54、第一下選擇閘極55及第二下選擇閘極56，串聯連接於位元線BL與共同源極線CSL之間。
第3圖繪示具有複數個下選擇線的三維半導體裝置的透視圖，如參照於第1A與第1B圖的描述。三維半導體結構包括多層堆疊的各個平行於基板10的字元線導電條帶11；複數個正交於基板的柱狀體15，每個柱狀體包括可如上述所執行的垂直通道結構，在柱狀體與導電條帶之間的交叉點形成複數個串聯連接的記憶單元；複數條串列選擇線(SSL)12配置於在上階層中平行於基板的上選擇線導電條帶中，且位於中間階層中的導電條帶11配置為字元線，每條串列選擇線交叉於各自列的柱狀體。每個柱狀體與串列選擇線的交叉處定義柱狀體之一上選擇閘極。
第3圖之三維半導體裝置亦包括第一下選擇線(例如是接地選擇線GSL’)及第二下選擇線(例如是接地選擇線GSL)。第一下選擇線(例如是接地選擇線GSL’)是在配置為字元線之中間階層的導電條帶之下，配置於第一下選擇線導電條帶13-1中。第二下選擇線(例如是接地選擇線GSL)是配置在位於第一下選擇線導電條帶13-1之下的第二下選擇線導電條帶13-2中。
結構亦包括一或多個圖案化導體層(例如是圖案化金屬層)，圖案化導體層包括複數個平行位元線導體(例如是60)及複數個導體(例如是64)，位元線導體(例如是60)位於平行於基板的層中且位在串列選擇線上，導體(例如是64)透過通孔藉由層間導體連接至字元線導電條帶、上選擇線導電條帶及下選擇線導電條帶上的著陸區。柱狀體(例如是柱狀體15)的垂直通道結構透過柱狀體上之上選擇閘極電性連接於在複數個位元線中對應的位元線導體。上選擇閘極控制通過垂直通道結構至位元線的電流。每條位元線導體疊置個別的柱狀體行，且每個柱狀體位於其中一個位元線導體下。亦可使用其他三維環繞式閘極NAND的配置。例如參照美國專利第9,373,632號(發明人為陳，發明名稱為” TWISTED ARRAY DESIGN FOR HIGH SPEED VERTICAL CHANNEL 3D NAND MEMORY”，核准日期為2016年6月21日)，如同全文列舉於本文整體併入參照。
共同源極線結構66(例如是在基板中耦接於參考電壓源的導電區域)配置於柱狀體陣列下，並透過柱狀體上第一及第二下選擇閘極電性連接於柱狀體中的垂直通道結構，結合於控制透過垂直通道結構至共同源極線結構的電流。
複數階結構中的導電條帶延伸至階梯式接觸區域中，各個導電條帶包括連接於在通孔(via)中的層間導體的著陸區域，通孔將導電條帶連接於陣列之上之一或多個圖案化導體層中對應的導體(啟發性繪示於圖中)。因此，第一下選擇線包括圖案化導體層(例如是導電條帶13-1)，圖案化導體層(例如是導電條帶13-1)藉由層間導體連接至一或多個圖案化導體層中的第一下選擇線導體。類似地，第二下選擇線包括圖案化導體層(例如是導電條帶13-2)，圖案化導體層(例如是導電條帶13-2)藉由層間導體連接至一或多個圖案化導體層中的第二下選擇線導體。在類似的模式中，下選擇線包括圖案化導體層，圖案化導體層藉由層間導體(例如是62)透過通孔連接於一或多個圖案化導體層中的上選擇線導體。
第3圖的三維半導體裝置包括複數個垂直通道結構區塊。每個區塊包括複數個次區塊。為了描述的目的，一個次區塊包括共同連接於單一上選擇線的複數個垂直通道結構。一區塊包括所配置的一組次區塊，使得每個次區塊中的至少一垂直通道結構電性連接於操作性耦接於區塊的每條位元線，故藉由提供選擇信號至垂直通道結構上之上選擇線之一所選上選擇線，僅有一垂直通道結構可選為對應於位元線。
第4圖繪示沿著位元線方向來自垂直通道結構之一區塊之一片的一部分的4個NAND串列的電路示意圖。每個NAND串列具有如參照上列第1A圖所述的結構，在每個NAND串列中具有複數個下選擇閘極。雖然在第4圖中的NAND串列中僅顯示4個記憶單元，如上所述之NAND串列可包括任何數量的單元。
一區塊記憶體耦接於複數條位元線。雖然可能有大於一條共同源極線耦接於所示的區塊，第4圖中藉由電路示意圖的代表片顯示4條NAND串列連接於區塊中之一位元線100與共同源極線101之間。
4條NAND串列的每一條是次區塊中複數條NAND串列的其中一條，其中每一NAND串列次區塊共享單一條上選擇線(例如串列選擇線SSL-1給其中一次區塊)。每一NAND串列具有一上選擇閘極(102、112、122、132)，在個別的次區塊藉由對應的上選擇線(例如是串列選擇線SSL-1、SSL-2、SSL-3、SSL-4)所控制，亦連接於相同次區塊之一部分的其他NAND串列中(未繪示)的上選擇閘極。
在一些實施例中，區塊中之一些或所有的NAND串列可包括大於一個的上選擇閘極及大於一個的上選擇線。
複數條NAND串列中的每條NAND串列具有一組串聯連接的記憶單元，這些記憶單元耦接至對應的字元線103、104、105、106。因此，字元線103、104、105、106共享於區塊中的NAND串列。
4條NAND串列的每一條NAND串列作為第一下選擇閘極107、117、127、137，對於個別的次區塊藉由個別的第一下選擇線(例如是接地選擇線GSL1-1、GSL1-2、GSL1-3、GSL1-4)所控制。在一些實施例中，第一下選擇線(例如是接地選擇線GSL1-1、GSL1-2、GSL1-3、GSL1-4)亦可連接於相同次區塊中的其他NAND串列。
4條NAND串列的每一條NAND串列具有用於區塊之藉由共享的第二下選擇線(例如是接地選擇線GSL2)所控制的第二下選擇閘極108、118、128、138(在本範例中的次區塊中所共享)。
在其他範例中，第二下選擇閘極108、118、128、138可藉由個別的第二選擇線所控制。並且，在其他實施例中，第一下選擇閘極107、117、127、137可藉由單一共享的第一下選擇線所控制。
在又一其他實施例中，在區塊中的一些或所有的NAND串列中可有大於2個下選擇閘極。
第5A及5B圖繪示可在如第4圖所示的電路示意圖執行之在垂直的NAND串列中的區塊中的訊號路由。在第5A圖中，表示包括4個次區塊(次區塊1、次區塊2、次區塊3、次區塊4)的用於NAND串列的垂直通道結構之區塊。雖未繪示，每個次區塊包括在次區塊之陣列中的所有的垂直NAND結構共享一上選擇線(例如是串列選擇線SSL-x)(其中-x表示次區塊的號碼)的一垂直NAND串列結構陣列。
第5B圖為沿著第5A圖中的5B-5B連線的剖面圖。因而顯示正交於次區塊2之位元線方向的剖面圖。每個繪示於5A圖中的次區塊可具有相同的截面。
次區塊包括在三維結構之各階中的複數個導電條帶。在堆疊之上階中的上導電條帶是配置為串列選擇線之一部分。堆疊之中間階層的中間導電條帶配置為複數條字元線WL的一部分。位於中間階層之下階層中的第一下導電條帶是配置為第一下選擇線(例如是接地選擇線GSL1)的一部分。位於第一下導電條帶之下階的第二導電條帶是配置為第二下選擇線(例如是接地選擇線GSL2)之一部分。
具有類似於第1A圖之結構的複數個垂直通道結構180、181、182、183穿過各個次區塊中的導電條帶堆疊配置於孔洞中。並且，每個導電條帶在階梯式接觸區域中水平延伸，其中階梯式接觸區域中之每個導電條帶上的著陸區透過通孔連接於垂直層間導體並連接至覆蓋次區塊的一或多個圖案化導體層(未繪示於第5B圖中)。部分的圖案化導體層繪示於第5A圖中。
請參照第5B圖，層間導體150接觸於配置為串列選擇線(SSL)的導電條帶上的著陸區。層間導體151、152、153、154接觸於配置為字元線的導電條帶上的著陸區。層間導體155及156接觸配置為第一下選擇線(例如是接地選擇線GSL1)及第二下選擇線(例如是接地選擇線GSL2)的下導電條帶的著陸區上。
第5A圖繪示顯示層間導體(例如是150~156)對於區塊之階梯式接觸區域之上之第一圖案化導體層中之圖案化導體之連接的佈局圖。
在本實施例中，每條串列選擇線上之層間連接件是連接於分開的圖案化導線(例如是160)，使得各個次區塊可個別藉由串列選擇線所控制。每條字元線上之層間連接件(例如是151~154)是共同連接至共享的圖案化導線(例如是161~164)，使得多個次區塊中的垂直NAND結構可共享字元線。
在此實施例中，每條第一下選擇線(例如是接地選擇線GSL1-x)上的層間連接件(例如是155)是連接至分開的圖案化導線(例如是接地選擇線GSL1-x)(例如是165)，使得每個次區塊可個別藉由接地選擇線GSL1-x所控制。
在此實施例中，每個第二下選擇線(例如是接地選擇線GSL2)上的層間連接件(例如是156)是連接於共享的圖案化導線(例如是166)，使得垂直NAND結構及多個次區塊可共享接地選擇線GSL2。
第一下選擇線(例如是接地選擇線GSL1)及對應之第一下選擇線閘極電晶體是配置於在製造及臨界重置過程期間相較於下方的第二下選擇線更容易控制的結構之區域中。在此實施例中，第一下選擇線閘極電晶體亦可以是電荷捕捉單元，可編程至選擇的臨界程度，使得第一下選擇線閘極電晶體在0伏特或其他所欲操作電壓規格可有效關閉。在這情況下，可克服串列漏電問題。此包括複數個下選閘極電晶體的配置藉由讓可在限制漏電流的情況之下隔離選擇的垂直通道結構，使偏壓配置更為彈性，促進此編程操作。
如上所述，僅有一圖案化導體層繪示於第5A圖中。例如，在特別的實施例中可以有3個或更多個圖案化導體層，這些圖案化導體層用於將串列選擇線、字元線及GSL1與GSL2路由至包括用於此裝置之操作的解碼器及驅動器控制電路。
第6圖繪示對應於第5A圖之對於覆蓋的第一圖案化導體層中之串列選擇線、字元線與GSL1及GSL2的替代性路由。第5B圖仍表示穿過第6圖之實施例的次區塊2沿著5B-5B連線的截面圖。如第5A圖中所用，在第6圖中適當地使用相同的元件符號。
由於在每條第二下選擇線(例如是接地選擇線GSL2-x)上的層間連接件(例如是156)是連接至分開的圖案化導線(例如是接地選擇線GSL2-x)(例如是166-x)，使得每個次區塊可個別地藉由GSL2-x線所控制，第6圖之實施例是與第5圖之實施例有所不同。
在第7A圖中，表示具有第三下選擇線且包括4個次區塊(次區塊1、次區塊2、次區塊3、次區塊4)之用於NAND串列之垂直通道結構區塊。雖然並未繪示，每個次區塊包括在次區塊之陣列中的所有的垂直NAND結構是共享一上選擇線SSL-x的一垂直NAND結構陣列。
第7B圖是沿著第7A圖中之7B-7B連線的截面圖。因而顯示正交於次區塊2之位元線方向的截面圖。每個繪示於第7A圖中的次區塊可具有相同的截面。
次區塊包括複數個導電條帶及個別階層的三維結構。堆疊之上階層中的上導電條帶是配置為串列選擇線的一部分。堆疊之中間階層中之中間導電條帶是配置為字元線WL之一部分。在中間階層之下階層的第一下導電條帶是配置為第一下選擇線(例如是接地選擇線GSL1)之一部分。低於第一下導電條帶之階層的第二下導電條帶是配置為第二下選擇線(例如是接地選擇線GSL2)之一部分。低於第二下導電條帶之階層中的第三下導電條帶是配置為第三下選擇線(例如是接地選擇線GSL3)的一部分。
可具有相同於第1A圖所示結構之複數個垂直通道結構280、281、282、283是配置於穿過各個次區塊中的導電條帶堆疊的孔洞中。並且，每個導電條帶水平延伸至階梯式接觸區域，其中每個導電條帶上之區域的線是透過通孔連接於垂直層間導體，連接至覆蓋次區塊的圖案化導體層(未繪示於第7B圖中)。部分的圖案化導體層是繪示於第7A圖中。
請參照第7B圖，層間導體250接觸於配置為串列選擇線之導電條帶上之著陸區。層間導體251、252、253接觸配置為字元線之導電條帶上的著陸區域。層間導體254、255、256接觸配置為第一下選擇線(例如是接地選擇線GSL1)、第二下選擇線(例如是接地選擇線GSL2)及第三下選擇線(例如是接地選擇線GSL3)的下導電條帶上的著陸區。
第7A圖顯示在區塊之階梯式接觸區域之上之層間導體(例如是250~256)對於第一圖案化導體層中之圖案化導體的連接的區塊之上的佈局圖。
在此實施例中，每個串列選擇線之層間連接件是連接於分開的圖案化導線(例如是260)，使得每個次區塊可個別藉由串列選擇線所控制。每條字元線上之層間連接件(例如是251~253)是共同連接於共享的圖案化導線(例如是261~263)，使得多個次區塊中的垂直NAND結構可共享字元線。
在此實施例中，在每個第一下選擇線(例如是接地選擇線GSL1-x)、第二下選擇線(例如是接地選擇線GSL2-x)、第三下選擇線(例如是接地選擇線GSL3-x)上的層間連接件(例如是254、255、256)是連接於對應的分開的圖案化導線GSL1-x(例如是165)、GSL2-x(例如是265-x)、GSL3-x(例如是266-x)，使得每個次區塊可個別藉由每個GSL1-x、GSL2-x 及GSL3-x線所控制。
如上所述，僅有一圖案化導體層繪示於第7A圖中。在一特別的實施例中，可以有更多圖案化導體層用於將SSL、字元線、及GSL與GSL2路由至包括用於元件之操作的解碼器及驅動器之控制電路。
第8圖繪示對應於第7A圖之對於覆蓋的第一圖案化導體層中之串列選擇線、字元線與GSL1及GSL2的替代性路由。第7B圖仍表示穿過第8圖之實施例的次區塊2沿著7B-7B連線的截面圖。如第7A圖中所用，在第8圖中適當地使用相同的元件符號。
由於每個次區塊中之第三下選擇線(例如是接地選擇線GSL3)上的層間連接件(例如是256)是連接於共享的圖案化導線(例如是接地選擇線GSL3)(例如是266)，使得每個次區塊可共享GSL3線。第8圖之實施例是與第7A圖之實施例有所不同。
在第9A圖中，表示具有第一上選擇線(例如是串列選擇線SSL1)且包括4個次區塊(次區塊1、次區塊2、次區塊3、次區塊4)之第二上選擇線(例如是串列選擇線SSL2)在圖案化金屬層中共同連接於第一上選擇線(例如是串列選擇線SSL1)的用於NAND串列之垂直通道結構區塊。雖然並未繪示，每個次區塊包括在次區塊之陣列中的所有的垂直NAND結構是共享第一上選擇線(例如是串列選擇線SSL-1x)及第二上選擇線(例如是串列選擇線SSL-2x)的一垂直NAND結構陣列。
第9B圖是沿著第9A圖中之9B-9B連線的截面圖。因而顯示正交於次區塊2之位元線方向的截面圖。每個繪示於第9A圖中的次區塊可具有相同的截面。
次區塊包括複數個導電條帶及個別階層的三維結構。堆疊之上階層中的上導電條帶是配置為第一串列選擇線SSL1的一部分。堆疊之上階層中的第二上導電條帶是配置為第二串列選擇線SSL2的一部分。堆疊之中間階層中之中間導電條帶是配置為字元線WL之一部分。在中間階層之下之下階層中的第一下導電條帶是配置為第一下選擇線(例如是接地選擇線GSL1)之一部分。低於第一下導電條帶之階層的第二下導電條帶是配置為第二下選擇線(例如是接地選擇線GSL2)之一部分。
可具有相同於第1A圖所示結構之複數個垂直通道結構380、381、382、383是配置於穿過各個次區塊中的導電條帶堆疊的孔洞中。並且，每個導電條帶水平延伸至階梯式接觸區域，其中每個導電條帶上之區域的線是透過通孔連接於垂直層間導體，連接至覆蓋次區塊的圖案化導體層(未繪示於第9B圖中)。部分的圖案化導體層是繪示於第9A圖中。
請參照第9B圖，層間導體350接觸於配置為串列選擇線SSL1之導電條帶上之著陸區。層間導體351接觸配置為串列選擇線SSL2之導電條帶上的著陸區。層間導體352、353、354接觸配置為字元線之導電條帶上的著陸區域。層間導體355、356接觸配置為第一下選擇線(例如是接地選擇線GSL1)及第二下選擇線(例如是接地選擇線GSL2)的下導電條帶上的著陸區。
第9A圖顯示在區塊之階梯式接觸區域之上之層間導體(例如是350~356)對於第一圖案化導體層中之圖案化導體的連接的區塊之上的佈局圖。
在此實施例中，每個次區塊中的每個串列選擇線SSL1及SSL2上的層間連接件是共同連接於單一的圖案化導線(例如是360)，使得每個次區塊可個別藉由串列選擇線SSL1及SSL2所控制。每條字元線上之層間連接件(例如是352~354)是共同連接於共享的圖案化導線(例如是261~263)，使得多個次區塊中的垂直NAND結構可共享字元線。
在此實施例中，在每個第一下選擇線(例如是接地選擇線GSL1-x)上的層間連接件(例如是355)是連接於分開的圖案化導線(例如是接地選擇線GSL1-x)(例如是365)，使得每個次區塊可個別藉由每個GSL1-x線所控制。
在此實施例中，每個第二下選擇線(例如是接地選擇線GSL2)上的層間連接件(例如是356)是連接於共享的圖案化導線(例如是366)，使得垂直NAND結構及多個次區塊可共享GSL2線。
如上所述，僅有一圖案化導體層繪示於第9A圖中。在一特別的實施例中，可以有更多圖案化導體層用於將串列選擇線SSL1/SSL2、字元線、及GSL1與GSL2路由至包括用於元件之操作的解碼器及驅動器之控制電路。
在第10A圖中，表示具有第二上選擇線(例如是串列選擇線SSL2)及第三上選擇線(例如是串列選擇線SSL3)且包括4個次區塊(次區塊1、次區塊2、次區塊3、次區塊4)之第二上選擇線(例如是串列選擇線SSL2)及第三上選擇線(例如是串列選擇線SSL3)在圖案化金屬層中共同連接於第一上選擇線(例如是串列選擇線SSL1)的用於NAND串列之垂直通道結構區塊。雖然並未繪示，每個次區塊包括在次區塊之陣列中的所有的垂直NAND結構是共享第一上選擇線(例如是串列選擇線SSL-1x)及第二上選擇線(例如是串列選擇線SSL-2x)及第三上選擇線(例如是串列選擇線SSL3-x)的一垂直NAND結構陣列。
第10B圖是沿著第10A圖中之10B-10B連線的截面圖。因而顯示正交於次區塊2之位元線方向的截面圖。每個繪示於第10A圖中的次區塊可具有相同的截面。
次區塊包括複數個導電條帶及個別階層的三維結構。堆疊之上階層中的上導電條帶是配置為第一串列選擇線SSL1的一部分。堆疊之上階層中的第二上導電條帶是配置為第二串列選擇線SSL2的一部分。堆疊之上階層中的第三上導電條帶是配置為第三串列選擇線SSL3的一部分。堆疊之中間階層中之中間導電條帶是配置為字元線WL之一部分。在中間階層之下階層中的第一下導電條帶是配置為第一下選擇線(例如是接地選擇線GSL1)之一部分。低於第一下導電條帶之階層的第二下導電條帶是配置為第二下選擇線(例如是接地選擇線GSL2)之一部分。
可具有相同於第1A圖所示結構之複數個垂直通道結構480、481、482、483是配置於穿過各個次區塊中的導電條帶堆疊的孔洞中。並且，每個導電條帶水平延伸至階梯式接觸區域，其中每個導電條帶上之區域的線是透過通孔連接於垂直層間導體，連接至覆蓋次區塊的圖案化導體層(未繪示於第10B圖中)。部分的圖案化導體層是繪示於第10A圖中。
請參照第10B圖，層間導體450接觸於配置為串列選擇線SSL1之導電條帶上之著陸區。層間導體451接觸配置為串列選擇線SSL2之導電條帶上的著陸區。層間導體452接觸配置為串列選擇線SSL3的導電條帶上的著陸區。層間導體453、454接觸配置為字元線之導電條帶上的著陸區域。層間導體455、456接觸配置為第一下選擇線GSL1及第二下選擇線GSL2的下導電條帶上的著陸區。
第10A圖顯示在區塊之階梯式接觸區域之上之層間導體(例如是450~456)對於第一圖案化導體層中之圖案化導體的連接的區塊之上的佈局圖。
在此實施例中，每個次區塊中的每個串列選擇線SSL1、SSL2及SSL3上的層間連接件是共同連接於單一的圖案化導線(例如是460)，使得每個次區塊可個別藉由串列選擇線SSL1及SSL2所控制。每條字元線上之層間連接件(例如是453~454)是共同連接於共享的圖案化導線(例如是463~464)，使得多個次區塊中的垂直NAND結構可共享字元線。
在此實施例中，在每個第一下選擇線GSL1-x上的層間連接件(例如是455)是連接於分開的圖案化導線GSL1-x(例如是465)，使得每個次區塊可個別藉由每個GSL1-x線所控制。
在此實施例中，每個第二下選擇線GSL2上的層間連接件(例如是456)是連接於共享的圖案化導線(例如是466)，使得垂直NAND結構及多個次區塊可共享GSL2線。
如上所述，僅有一圖案化導體層繪示於第10A圖中。在一特別的實施例中，可以有3個或更多圖案化導體層用於將串列選擇線SSL1/SSL2/SSL3、字元線、及GSL1與GSL2路由至包括用於元件之操作的解碼器及驅動器之控制電路。
本文描述包括一或多條串列選擇線及大於1條GSL線之不同的範例的組合。讀者將理解這些範例是許多組合的代表。
第11圖為替代性之垂直通道結構550的截面圖(美國專利第9,698,156號，發明人為呂，發明名稱為” VERTICAL THIN-CHANNEL MEMORY”，核准日為2017年7月4日)，如同列舉全文併入本文參照。垂直通道結構550。垂直通道結構550的兩側具有記憶單元，且顯示配置為偶數與奇數串列選擇線SSLe、SSLo，偶數及奇數第一接地選擇線GSL1e, GSL1o，偶數及奇數第二接地選擇線GSL2e, GSL2o，偶數字元線及奇數字元線的導電條帶。第11圖中的垂直通道結構550包括垂直多晶矽半導體本體及半導體本體每一側上的電荷儲存元件569。多晶矽半導體本體包括藉由接縫553所分開的偶數及奇數垂直薄通道膜。電荷儲存元件569可以是如圖所示的連續形成於堆疊的側壁上，或分隔為作為字元線之在堆疊中的導電層的側壁上的分開的元件。
垂直通道結構550包括提供鄰接串列選擇線SSLe與SSLo導電條帶之用於串列選擇線電晶體之垂直通道體的一部分，以及包含參考導體552的一部分。位於接觸或包含參考導體552的垂直通道結構550之部分之間，接縫553是配置於偶數與奇數字元線之間的垂直通道結構550之內。接縫553於導電條帶配置為字元線的區域中在字元線交叉的行錐狀處(例如是在偶數字元線558及奇數字元線559的階層)分離此兩個分開的薄通道膜本體，提供薄通道膜給記憶單元。
第11圖繪示配置為串列選擇線的導電條帶554及555。串列選擇線導電條帶554及555在外表面可包括更高導電性膜，例如是金屬矽化物膜。
第11圖亦繪示在中間階層下之下階層中的導電條帶560、561，配置為偶數及奇數第一接地選擇線GSL1e、GSL1o。接地選擇線560、561在外表面可包括更高導電性膜，例如是金屬矽化物膜。
並且，結構可包括配置為偶數與奇數第二接地選擇線GSL2e、GSL2o的下階層中的導電條帶562及563。接地選擇線560、561在外表面可包括更高導電性膜，例如是金屬矽化物膜。
類似地，中間階層中的導電條帶是配置為在垂直通道結構550之相對側上的偶數與奇數字元線。因此，偶數字元線558是配置於相對結構中之奇數字元線559。此範例中繪示8條字元線。當然可以使用較小數量或較大數量(例如是4、16、32或更多)的字元線層。並且，在一些實施例中，除了用於實際儲存資料的字元線外，可包括虛設字元線。
在其他實施例中，所有或一些串列選擇線、字元線及接地選擇線是使用金屬或其他導電材料實現，而非多晶矽。
第11圖中的結構包括垂直通道結構550之相對側上的第一及第二NAND串列。
使用第11圖的結構，提供一種記憶體元件，記憶體元件包括複數個導電條堆疊；複數個主動柱狀體；三維陣列；位於偶數與奇數堆疊中的上階層中的導電條帶；位於偶數與奇數堆疊中的中間階層中的導電條帶；位於偶數與奇數堆疊中的複數個下階層中的導電條帶；參考導體及控制電路。複數個堆疊包括偶數堆疊及奇數堆疊。複數個主動柱狀體配置於複數個堆疊中之對應的偶數與奇數導電條帶堆疊之間。複數個主動柱狀體包括具有外表面及內表面的偶數與奇數垂直薄通道膜，在偶數與奇數垂直薄通道膜的外表面與對應的偶數與奇數導電條帶之間的交叉點定義界面區域的多層陣列。在界面區域中的偶數記憶體單元之三維陣列藉由主動柱狀體及偶數導電條帶堆疊中的導電條帶可得到。在界面區域中的奇數記憶體單元之三維陣列藉由主動柱狀體及奇數導電條帶堆疊中的導電條帶可得到。其中在所給主動柱狀物上之奇數記憶體單元是配置為第一NAND串列，在該所給的主動柱狀物上的偶數記憶體單元是配置為第二NAND串列，且其中在該所給主動柱狀體的偶數與奇數垂直薄通道膜的內表面是在界面區域中分開。位於偶數與奇數堆疊中的上階層中的導電條帶是配置為對於所給主動柱狀體上的第一與第二NAND串列兩者的串列選擇線。位於偶數與奇數堆疊中的中間階層中的導電條帶是配置為對於所給的主動柱狀體上之個別的第一與第二NAND串列的字元線。位於偶數與奇數堆疊中的複數個下階層中的導電條帶是配置為對於所給主動柱狀體上之第一與第二NAND串列之兩者的第一與第二接地選擇線。參考導體位於複數個主動柱狀體中的主動柱狀體之下且連接於複數個主動柱狀體中的主動柱狀體。控制電路配置為施加不同的偏壓至偶數與奇數導電條帶。
第12圖為實現U型NAND串列之垂直通道結構截面圖，如US專利第9,524,980號(發明人為呂，發明名稱為” U-Shaped Vertical Thin-Channel Memory”，核准日為2016年12月20日) ，其整體如同列舉於本文中併入參照。包括垂直多晶矽半導體本體的垂直通道結構650包括沿著柱狀體的長度藉由接縫653分開的偶數及奇數薄通道薄膜，且在柱狀體的底部電性連接。電荷儲存元件669是配置於柱狀體的每一側上。垂直通道結構650包括提供通道本體給一側上的串列選擇線電晶體之上部分651a以及提供通道本體給其他側上的接地選擇線電晶體之下部分651b。
第12圖繪示分別配置為串列選擇線及接地選擇線的導電條帶654與655，兩者皆在導電條帶堆疊的上階層中。選擇線導電條帶654及655在外表面可包括更高導電性膜，例如是金屬矽化物膜。
第12圖繪示可實現為堆疊之下階層中的導電條帶的第一輔助閘極線660與661以即可實現為第一輔助閘極線下之堆疊之下階層中之導電條帶。
類似地，導電條帶配置於中間階層中作為垂直通道結構650之相對側上的偶數與奇數字元線。因此，偶數字元線659在結構中是配置為相對於奇數字元線658。範例中繪示8個字元線層。當然，可使用較大數量的字元線層，例如是16、32或更多。
在其他實施例中，所有的或一些串列選擇、字元線及接地選擇線是使用金屬或其他導電材料實現，而非多晶矽。
第12圖中所繪示的結構提供記憶單元670、671。記憶單元670、671具有位在垂直通道結構650之奇數與偶數上的獨立電荷儲存位址。並且，此結構支持沿著垂直通道結構650之相對側延伸的單一U型NAND串列的操作。
第12圖中所繪示的結構中的輔助閘極線660、661及輔助閘極線662、663用於為U型NAND串列提供較低選擇閘極，必須與作為接地選擇線GSL及串列選擇線SSL的上選擇閘極一起操作。
參考線結構(例如是圖案化金屬層中的線)可配置為正交於偶數與奇數導電條帶堆疊之上，並在接點SL連接於主動柱狀體。位元線結構(例如是圖案化金屬層中的線)可配置為正交於偶數與奇數導電條帶堆疊之上，並在接點BL連接於主動柱狀體。位元線結構與參考線結構可配置於相同的圖案化導體層或不同的圖案化導體層中。
使用第12圖之結構，提供一種記憶元件，記憶體元件包括複數個導電條帶堆疊；複數個主動柱狀體；三維陣列；在所給主動柱狀體上配置為用於NAND串列之串列選擇線的偶數堆疊中之上階層中的導電條帶；在所給主動柱狀體上配置為用於NAND串列之接地選擇線的奇數堆疊中之上階層中的導電條帶；在所給主動柱狀體上配置為用於NAND串列之字元線的偶數與奇數堆疊中之中間階層中的導電條帶；配置為輔助閘極之偶數與奇數堆疊中的複數個下階層中的導電條帶；以及配置用以施加不同的偏壓至偶數與奇數導電條帶的控制電路。複數個堆疊包括偶數堆疊及奇數堆疊，主動柱狀體配置於複數個堆疊中的對應的偶數及奇數導電條帶堆疊，複數個主動柱狀體包括具有外表面及內表面的偶數與奇數垂直通道膜，在偶數與奇數垂直通道膜的外表面以及對應之偶數與奇數導電條帶堆疊中的導電條帶之間的交叉點定義界面區域的多層堆疊，偶數與奇數垂直通道膜係連接以形成由偶數垂直通道膜之上端至下端及由奇數垂直通道膜之下端至上端的一電流路徑，位於界面區域中的偶數記憶單元三維陣列可經由主動柱狀體及偶數導電條帶堆疊中的導電條帶所得到，位於界面區域中的奇數記憶單元三維陣列可經由主動柱狀體及奇數導電條帶堆疊中的導電條帶所得到，其中在所給的主動柱狀體上的偶數與奇數記憶單元是配置為NAND串列。
第13圖係繪示包括三維垂直NAND串列之積體電路901的簡化晶片方塊圖。積體電路901包括記憶體陣列960，記憶體陣列960包括如本文所述的具有配置於區塊與次區塊之垂直NAND串列之如本文所述之一個或多個記憶區塊。其中，垂直NAND串列具有如本文所述之複數個下選擇閘極。
串列選擇線SSL/接地選擇線GSL1/GSL2解碼器940耦接於配置在記憶體陣列960中的多個串列選擇線945、接地選擇線GSL1與GSL2。字元線階層解碼器950耦接多個字元線955。全域位元線列解碼器970耦接沿著記憶體陣列960之列配置的複數條全域位元線965，用來對記憶體陣列960進行資料讀取與寫入。位址由控制器910提供到匯流排930上，再到列解碼器970、解碼器940以及解碼器950。在此範例中，感測放大器與編程緩衝電路980透過第一資料線975耦接至列解碼器970。編程緩衝電路980可儲存用於單一或多階層編程的編程碼，或為儲存編程碼之函數的值，以顯示被選定之位元線的編程或是抑制狀態。列解碼器970可包括電路，用以選擇性地對記憶體中的位元線進行編程或是抑制電壓，以回應位於編程緩衝器中資料值。
來自於感應放大器/編程緩衝電路的感應資料，係經由第二資料線985提供給多階層資料緩衝器990。其中，多階層資料緩衝器990係經由資料途徑993陸續耦合至輸入/輸出電路991。並且在本範例中，輸入資料係提供至多階層資料緩衝器990，用來支援在陣列中每一個獨立雙閘單元之每一個獨立側邊上進行的多階層編程操作。
輸入/輸出電路991將資料輸出至位於積體電路901的外部目的地。輸入/輸出資料及控制訊號係經由資料匯流排905來進行移動。其中，資料匯流排905介於輸入/輸出電路991、控制器910以及積體電路901上之輸入/輸出埠，或其他積體電路901內部或外部之資料來源之間。而其中，積體電路901內部或外部之資料來源可以是，例如通用處理器或特殊用途應用電路，或提供單晶片系統(system-on-a-chip)功能，並且被記憶體陣列960所支援的多種模組的組合
在第13圖所繪示的範例中，控制器910包括控制電路，控制電路用以施加電壓至上選擇線(例如是串列選擇線)，至字元線，並至第一及第二下選擇線(例如是接地選擇線GSL1與GSL2)。使用一偏壓配置狀態機來控制元件上的解碼器及驅動器，用於施加經由位於區塊920中的一個或多個電源供應器所產生或提供之供電電壓，用於包括讀取、抹除、檢驗及編程偏壓的記憶體操作。此範例中的控制器910耦合多階層緩衝器990以及記憶體陣列960。控制器910包括用來控制多階層編程操作的邏輯。
控制器910可使用本領域已知的特殊用途邏輯電路。在替代性的實施例中，控制器包括可實現於相同積體電路上並執行電腦編程以控制元件之操作的通用處理器。在又一實施例中，特殊用途邏輯電路及通用處理器的組合可用於實現控制器。
本揭露的技術描述在垂直NAND結構中使用複數個下選擇閘極，並應用不同的路由配置以進行高密度NAND的製程挑戰。此技術提供彈性以改善底層之控制能力並達到高的產率。
雖然本發明已以實施例及範例詳細揭露如上，然應理解的是，這些範例是用於說明並非用以限定本發明。可以理解的是，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和後附之申請專利範圍內，當可作各種之潤飾及組合。
10‧‧‧基板
11‧‧‧中間階層中的導電條帶
12、SSL、SSL1、SSL2、SSL3、、SSL-1、SSL-2、SSL-3、SSL-4、SSL-x、SSL-1x、SSL-2x、SSLe、SSLo‧‧‧串列選擇線
13-1、13-2、554、555、560、561、562、563、654、655‧‧‧導電條帶
15‧‧‧柱狀體
20、180、181、182、183、280、281、282、283、380、381、382、383、480、481、482、483、550、650‧‧‧垂直通道結構
21‧‧‧阻擋介電層
22‧‧‧介電電荷捕捉層
23‧‧‧穿隧介電層
24‧‧‧多晶矽層
25、553、653‧‧‧接縫
40‧‧‧上階層中的導電條帶
41、42、43、44‧‧‧中間階層中的導電條帶
45‧‧‧第一下階層中的導電條帶
46‧‧‧第二下階層中的導電條帶
48‧‧‧上端
49‧‧‧下端
60‧‧‧位元線導體
62‧‧‧層間導體
64‧‧‧導體
66‧‧‧共同源極線結構
102、112、122、132‧‧‧上選擇閘極
103、104、105、106、WL、558、559、658、659、955‧‧‧字元線
107、117、127、137‧‧‧第一下選擇閘極
108、118、128、138‧‧‧第二下選擇閘極
150、151、152、153、154、155、156、250、251、252、253、254、255、256、350、352、353、354、355、356‧‧‧層間導體
160、161、162、163、164、165、166-x、260、261、262、263、265-x、266-x、360、365、366‧‧‧圖案化導線
552‧‧‧參考導體
569、669‧‧‧電荷儲存元件
651a‧‧‧電晶體之上部分
651b‧‧‧電晶體之下部分
660、661、662、663‧‧‧輔助閘極線
670、671‧‧‧記憶單元
901‧‧‧積體電路
905‧‧‧資料匯流排
910‧‧‧控制器
920‧‧‧區塊
930‧‧‧匯流排
940‧‧‧解碼器
945‧‧‧串列選擇線
950‧‧‧字元線階層解碼器
960‧‧‧記憶體陣列
970‧‧‧列解碼器
975‧‧‧第一資料線
980‧‧‧編程緩衝電路
985‧‧‧第二資料線
990‧‧‧多階層資料緩衝器
991‧‧‧輸入/輸出電路
993‧‧‧資料途徑
BL‧‧‧位元線
CSL‧‧‧共同源極線
GSL、GSL’、GSL1、GSL2、GSL1-1、GSL1-2、GSL1-3、GSL1-4、GSL1-x、GSL1-x、GSL2-x、GSL3-x、GSL1e、 GSL1o、GSL2e、GSL2o‧‧‧接地選擇線
第1A及1B圖分別繪示本文所述之垂直NAND串列之截面圖及電路示意圖。 第2圖繪示例如可藉由第1A圖所示之結構所實現的全環繞式閘極快閃單元。 第3圖是包括複數個垂直通道結構及複數個下選擇線之三維NAND元件區塊的簡化透視圖。 第4圖是本文所述之部分三維NAND元件的電路示意圖。 第5A及第5B圖分別繪示本文所述垂直通道結構區塊之訊號路由之實施例的佈局及截面圖。 第6圖繪示具有如第5B圖之截面的垂直通道結構區塊之訊號路由之替代性實施例的佈局圖。 第7A及第7B圖分別繪示具有大於2個下選擇閘極電晶體之本文所述垂直通道結構區塊之訊號路由之實施例的佈局及截面圖。 第8圖繪示具有如第7B圖之截面的垂直通道結構區塊之訊號路由之替代性實施例的佈局圖。 第9A及9B圖分別繪示具有大於2個下選擇閘極電晶體之本文所述垂直通道結構區塊之訊號路由之實施例的佈局及截面圖。 第10A及10B圖分別繪示具有大於2個下選擇閘極電晶體之本文所述垂直通道結構區塊之訊號路由之實施例的佈局及截面圖。 第11圖繪示具有複數個下選擇閘極之三維記憶體元件中具有偶數及奇數垂直通道膜的垂直通道結構的啟發式截面圖。 第12圖繪示在下階層中具有第一及第二輔助閘極之三維記憶體元件中具有U型垂直通道膜的垂直通道結構的啟發式截面圖。 第13圖是包括具有複數個下選擇閘極的三維NAND記憶體的積體電路的簡化框圖。

Claims (10)

  1. 一種記憶體元件，包括： 　　　　 一垂直通道結構陣列； 　　　　　一上選擇線，用於該垂直通道結構陣列，該上選擇線包括在一上階層中的一導電條帶； 　　　　　複數條字元線，用於該垂直通道結構陣列，該些字元線包括在該上階層之下之複數個中間階層中的複數個導電條帶； 　　　　　一第一下選擇線，用於該垂直通道結構陣列，該第一下選擇線包括在該些中間階層之下之一第一下階層中的一導電條帶； 　　　　　一第二下選擇線，用於該垂直通道結構陣列，該第二下選擇線包括在該第一下階層之下的一第二下階層中的一導電條帶；以及 　　　　　一控制電路，配置用以施加電壓至該上選擇線、該些字元線、該第一下選擇線及該第二下選擇線。
  2. 如申請專利範圍第1項所述之記憶體元件，更包括： 　　　　　一參考導體，位於該垂直通道結構陣列之下，電性接觸於該垂直通道結構陣列中的複數個垂直通道結構；以及 　　　　　複數個位元線，位於該垂直通道結構陣列之上，電性接觸於該些垂直通道結構中對應的垂直通道結構。
  3. 如申請專利範圍第1項所述之記憶體元件，更包括： 　　　　　一或多個圖案化導體層，覆蓋該垂直通道結構陣列；且其中 　　　　　該第一下選擇線包括一通孔中的一層間導體，該第一下選擇線之該層間導體將該第一下選擇線之該導電條帶連接至該一或多個圖案化導體層中的一第一下選擇線導體； 　　　　　該第二下選擇線包括一通孔中的一層間導體，該第二下選擇線之該層間導體將該第二下選擇線之該導電條帶連接至該一或多個圖案化導體層中的一第二下選擇線導體。
  4. 如申請專利範圍第3項所述之記憶體元件，其中該上選擇線包括一通孔中的一層間導體，該上選擇線之該層間導體將該上選擇線之該導電條帶連接至該一或多個圖案化導體層中的一上選擇線導體。
  5. 如申請專利範圍第1項所述之記憶體元件，更包括： 　　　　　一第三下選擇線，用於該垂直通道結構陣列，該第三下選擇線包括在該第二下階層之下之一第三下階層中的一導電條帶，其中該控制電路是配置用以施加電壓至該第三下選擇線； 　　　　　一或多個圖案化導體層，覆蓋該垂直通道結構陣列；且其中 　　　　　該第一下選擇線包括一通孔中的一層間導體，該第一下選擇線之該層間導體將該第一下選擇線之該導電條帶連接至該一或多個圖案化導體層中的一第一下選擇線導體； 　　　　　該第二下選擇線包括一通孔中的一層間導體，該第二下選擇線之該層間導體將該第二下選擇線之該導電條帶連接至該一或多個圖案化導體層中的一第二下選擇線導體；以及 　　　　　該第三下選擇線包括一通孔中的一層間導體，該第三下選擇線之該層間導體將該第三下選擇線之該導電條帶連接至該一或多個圖案化導體層中的一第三下選擇線導體。
  6. 如申請專利範圍第1項所述之記憶體元件，更包括： 　　　　　一第二上選擇線，用於該垂直通道結構陣列，該第二上選擇線包括該上階層之上之一第二上階層中的一導電條帶，其中該控制電路是配置用以施加電壓至該第二上選擇線； 　　　　　一或多個圖案化導體層，覆蓋該垂直通道結構陣列，且其中 　　　　　該上選擇線包括一通孔中的一層間導體，該上選擇線之該層間導體將該上選擇線之該導電條帶連接至該一或多個圖案化導體層中的一上選擇線導體； 　　　　　該第二上選擇線包括一通孔中的一層間導體，該第二上選擇線之該層間導體將該第二上選擇線之該導電條帶連接至該一或多個圖案化導體層中的該上選擇線導體。
  7. 一種記憶體元件，包括： 　　　　　一記憶體，該記憶體包括一垂直通道結構區塊，該垂直通道區塊包括複數個次區塊； 　　　　　該些次區塊中的每個次區塊包括： 　　　　　　一上選擇線，用於該次區塊中的垂直通道結構，該上選擇線包括一上階層中的一導電條帶； 　　　　　　 　複數個字元線，用於該次區塊中的垂直通道結構，該些字元線包括該上階層之下之複數個中間階層中的複數個導電條帶； 　　　　　　一第一下選擇線，用於該次區塊中的垂直通道結構，該第一下選擇線包括該些中間階層之下之一第一下階層之中的一導電條帶； 　　　　　　一第二下選擇線，用於該次區塊中的垂直通道結構，該第二下選擇線包括該第一下階層之下之一第二下階層中的一導電條帶；以及 　　　　一控制電路，配置用以施加電壓至該些次區塊中的該些上選擇線、該些字元線、該些第一下選擇線及該些第二下選擇線。
  8. 如申請專利範圍第7項所述之記憶體元件，更包括： 　　　　　一或多個圖案化導體層，覆蓋該垂直通道結構區塊；且其中在該些次區塊中的一第一次區塊及一第二次區塊中 　　　　　　　該第一下選擇線包括一通孔中的一層間導體，該第一下選擇線之該層間導體將該第一下選擇線之該導電條帶連接於該一或多個圖案化導體層中的一第一下選擇線導體； 　　　　　　　該第二下選擇線包括一通孔中的一層間導體，該第二下選擇線之該層間導體將該第二下選擇線之該導電條帶連接於該一或多個圖案化導體層中的一第二下選擇線導體；以及 　　　　　　　又其中該第二下選擇線導體是連接於該第一次區塊及該第二次區塊兩者中的該第二下選擇線之該層間導體。
  9. 如申請專利範圍第7項所述之記憶體元件，更包括覆蓋該垂直通道結構區塊的一或多個圖案化導體層，且其中該些次區塊中的該個次區塊包括 　　　　　一第三下選擇線，用於該次區塊中的垂直通道結構，該第三下選擇線包括該第二下階層之下之一第三下階層中的一導電條帶； 　　其中該控制電路是配置用以施加電壓至該些次區塊中的該第三下選擇線；以及 　　在該些次區塊之一第一次區塊與一第二次區塊中 　　　　　　　該第一下選擇線包括一通孔中的一層間導體，該第一下選擇線之該層間導體將該第一下選擇線之該導電條帶連接至該一或多個圖案化導體層中的一第一下選擇線導體； 　　　　　　　該第二下選擇線包括一通孔中之一層間導體，該第二下選擇線之該層間導體將該第二下選擇線之該導電條帶連接於該一或多個圖案化導體層中的一第二下選擇線導體；以及 　　　　　　　該第三下選擇線包括一通孔中的一層間導體，該第三下選擇線之該層間導體將該第三下選擇線之該導電條帶連接於該一或多個圖案化導體層中的一第三下選擇線導體；以及 　　　　　　　又其中該第三下選擇線導體是連接於該第一次區塊與該第二次區塊兩者中的該第三下選擇線之層間導體。
  10. 如申請專利範圍第7項所述之記憶體元件，更包括一或多個圖案化導體層，該一或多個圖案化導體層覆蓋該垂直通道結構區塊；且其中該些次區塊中的該個次區塊包括 　　　　　　一第二上選擇線，用於該個次區塊中的垂直通道結構，該第二上選擇線包括該上階層之上的一第二上階層中的一導電條帶； 　　　　其中該控制電路是配置以施加電壓至該些次區塊中的該第二上選擇線；以及 　　　　在該些次區塊的該個次區塊中 　　　　　　　該個次區塊之該上選擇線包括一通孔中的一層間導體，該上選擇線之該層間導體將該上選擇線之該導電條帶連接於該一或多個圖案化導電層中的用於次區塊的一上選擇線導體； 　　該第二上選擇線包括一通孔中之一層間導體，該第二上選擇線之該層間導體將該第二上選擇線之該導電條帶連接於該一或多個圖案化導體層中的用於次區塊的該上選擇線導體。
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