KR20240024671A - 비휘발성 메모리 장치 - Google Patents

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KR20240024671A
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박주용
김승연
변대석
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삼성전자주식회사
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Abstract

비휘발성 메모리 장치가 개시된다. 비휘발성 메모리 장치는, 메모리 셀 어레이가 형성되는 셀 영역 및 셀 영역에 인접한 계단 영역을 포함하는 제1 반도체 층, 및 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 로우 디코더를 포함하는 제2 반도체 층을 포함하고, 제1 반도체 층은, 수직 방향으로 적층된 복수의 워드 라인들, 복수의 워드 라인들에 적층된 적어도 하나의 스트링 선택 라인, 및 계단 영역에 배치되고, 적어도 하나의 스트링 선택 라인과 동일한 레이어에 형성된 복수의 제1 패스 트랜지스터들을 포함하고, 계단 영역에서 복수의 워드 라인들은 계단 형상을 가지고, 복수의 제1 패스 트랜지스터들은, 복수의 워드 라인들을 로우 디코더에 연결한다.

Description

비휘발성 메모리 장치{Non-Volatile Memory Device}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 메모리 셀 어레이가 주변 회로의 일부 영역에 오버랩되는 3차원 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 메모리 셀 어레이와 주변 회로가 수직 방향으로 배치되는 3차원 메모리 장치가 개발되었다. 비휘발성 메모리 장치의 고용량화를 위해, 기판 상에 적층되는 워드 라인들의 개수가 증가함에 따라 메모리 셀 어레이가 배치되는 셀 영역의 면적이 감소할 수 있다. 그러나, 셀 영역의 면적 감소에도 불구하고, 메모리 셀 어레이 하부에서 주변 회로가 배치된 주변 회로 영역의 면적은 감소하지 않을 수 있다. 또한, 메모리 장치의 집적도를 향상시키기 위하여, 기판에 대해 수직 방향으로 적층되는 워드 라인들의 개수가 증가함에 따라 워드 라인들에 연결되는 패스 트랜지스터들의 개수가 증가하여 칩 사이즈가 증가하는 문제점이 발생할 수 있다.
본 개시의 기술적 사상은, 메모리 장치의 집적도를 향상시키면서 메모리 장치의 칩 사이즈를 감소시킬 수 있는 비휘발성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 메모리 셀 어레이가 형성되는 셀 영역 및 셀 영역에 인접한 계단 영역을 포함하는 제1 반도체 층, 및 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 로우 디코더를 포함하는 제2 반도체 층을 포함하고, 제1 반도체 층은, 수직 방향으로 적층된 복수의 워드 라인들, 복수의 워드 라인들에 적층된 적어도 하나의 스트링 선택 라인, 및 계단 영역에 배치되고, 적어도 하나의 스트링 선택 라인과 동일한 레이어에 형성된 복수의 제1 패스 트랜지스터들을 포함하고, 계단 영역에서 복수의 워드 라인들은 계단 형상을 가지고, 복수의 제1 패스 트랜지스터들은, 복수의 워드 라인들을 로우 디코더에 연결한다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 복수의 수직 채널 구조체들을 포함하는 메모리 셀 어레이를 포함하는 제1 반도체 층, 및 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 로우 디코더를 포함하는 제2 반도체 층을 포함하고, 제1 반도체 층은, 수직 방향으로 적층된 복수의 워드 라인들, 복수의 워드 라인들에 적층된 적어도 하나의 스트링 선택 라인, 및 적어도 하나의 스트링 선택 라인과 동일한 레이어에 형성된 복수의 패스 트랜지스터들을 포함하고, 복수의 패스 트랜지스터들은, 복수의 워드 라인들을 로우 디코더에 연결할 수 있다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 메모리 셀 어레이를 포함하는 제1 반도체 층, 및 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 로우 디코더를 포함하는 제2 반도체 층을 포함하고, 제1 반도체 층은, 수직 방향으로 적층된 복수의 워드 라인들, 복수의 워드 라인들, 및 제1 반도체 층 및 제2 반도체 층의 접합면 사이에 배치되는 적어도 하나의 스트링 선택 라인, 적어도 하나의 스트링 선택 라인과 동일한 레이어에 형성된 복수의 제1 패스 트랜지스터들을 포함하고, 복수의 제1 패스 트랜지스터들은, 복수의 워드 라인들을 로우 디코더에 연결할 수 있다.
본 개시의 기술적 사상에 따르면, 비휘발성 메모리 장치는 워드 라인들의 계단 영역에 배치된 수직 구조의 패스 트랜지스터들을 포함할 수 있다. 이에 따라, 워드 라인들의 적층 개수가 증가할 경우, 비휘발성 메모리 장치의 집적도를 향상시키면서 동시에 기존에 비해 비휘발성 메모리 장치의 칩 사이즈를 감소시킬 수 있다.
비휘발성 메모리 장치는, 스트링 선택 라인이 형성되는 레이어와 동일한 레이어에 수직 구조의 패스 트랜지스터들이 형성되므로, 패스 트랜지스터들을 형성하는 공정 비용이 감소될 수 있다. 또한, 패스 트랜지스터들과 메모리 셀 어레이의 하부에 배치되는 주변 회로를 전기적으로 연결하는 배선 형성이 용이해지고, 상기 배선의 길이가 짧아지므로 배선 면적이 감소될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치)의 구조를 개략적으로 나타낸 도면이다.
도 3은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이의 등가 회로도이다.
도 4는 본 개시의 실시예에 따른 메모리 블록을 나타내는 사시도이다.
도 5는 본 개시의 예시적 실시 예에 따른 로우 디코더, 패스 트랜지스터 회로 및 메모리 블록을 나타내는 블록도이다.
도 6은 본 개시의 예시적 실시 예에 따른 패스 트랜지스터 회로 및 메모리 블록을 나타내는 회로도이다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치의 구조를 설명하는 도면이다.
도 8은 본 개시의 예시적 실시 예에 따른 로우 디코더, 패스 트랜지스터 회로 및 메모리 블록을 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시 예에 따른 패스 트랜지스터 회로 및 메모리 블록을 나타내는 회로도이다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치의 구조를 설명하는 도면이다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치의 구조를 설명하는 도면이다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치의 구조를 설명하는 도면이다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 장치의 일부 영역의 개략적인 평면도이다.
도 14는 도 13의 A-A’단면 및 B-B’단면의 일부는 도시한 단면도이다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있고, 주변 회로(200)는 패스 트랜지스터 회로(210), 로우 디코더(220), 제어 로직(230), 페이지 버퍼 회로(240), 전압 생성기(250) 및 데이터 입출력 회로(260)를 포함할 수 있다. 도시되지는 않았으나, 주변 회로(200)는 입출력 인터페이스, 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 또는 어드레스 디코더 등을 더 포함할 수 있다. 본 개시의 실시예들에서, 메모리 장치(10)는 비휘발성 메모리 장치일 수 있고, 이하에서, "메모리 장치"는 비휘발성 메모리 장치를 지칭하기로 한다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해 페이지 버퍼 회로(240)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 패스 트랜지스터 회로(210)에 연결될 수 있다. 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(100)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 3 및 도 4에 대한 설명에서 후술하겠다. 그러나, 본 발명은 이에 한정되지 않으며, 예시적인 실시 예에서, 메모리 셀 어레이(100)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
패스 트랜지스터 회로(210)는 블록 선택 신호 라인들(BS), 스트링 선택 라인 구동 신호 라인들(SS), 워드 라인 구동 신호 라인들(SI) 및 접지 선택 라인 구동 신호 라인들(GS)을 통해 로우 디코더(220)에 연결될 수 있다. 스트링 선택 라인 구동 신호 라인들(SS), 워드 라인 구동 신호 라인들(SI) 및 접지 선택 라인 구동 신호 라인들(GS)은 "구동 신호 라인들"이라고 지칭할 수 있다. 패스 트랜지스터 회로(210)는 블록 선택 신호 라인들(BS)을 통해 제공되는 블록 선택 신호들에 따라, 구동 신호 라인들 각각을 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 대응하는 라인에 연결하는 복수의 패스 트랜지스터들을 포함할 수 있다.
로우 디코더(220)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 메모리 블록들 중 하나를 선택하기 위한 블록 선택 신호를 블록 선택 신호 라인들(BS)에 출력할 수 있다. 또한, 로우 디코더(220)는 로우 어드레스(X-ADDR)에 응답하여, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택하기 위한 워드 라인 구동 신호를 워드 라인 구동 신호 라인들(SI)에 출력하고, 스트링 선택 라인들(SSL) 중 하나를 선택하기 위한 스트링 선택 라인 구동 신호를 스트링 선택 라인 구동 신호 라인들(SS)에 출력하고, 접지 선택 라인들(GSL) 중 하나를 선택하기 위한 접지 선택 라인 구동 신호를 접지 선택 라인 구동 신호 라인들(GS)에 출력할 수 있다. 페이지 버퍼 회로(240)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 일부 비트 라인을 선택할 수 있다. 구체적으로, 페이지 버퍼 회로(240)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작한다.
제어 로직(230)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 프로그램하거나, 메모리 셀 어레이(100)로부터 데이터를 독출하거나, 또는 메모리 셀 어레이(100)에 저장된 데이터를 소거하기 위한 각종 제어 신호를 생성할 수 있다. 예를 들어, 제어 로직(230)은 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 로직(230)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
전압 생성기(250)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(100)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(15)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(15)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 접지 선택 라인 전압을 더 생성할 수 있다.
페이지 버퍼 회로(240)는 제어 회로(124)의 제어에 따라 래치들에 저장된 데이터를 데이터 라인(DL)을 통해 데이터 입출력 회로(260)로 덤핑할 수 있다. 데이터 입출력 회로(260)는 메모리 장치(10)의 외부로부터 입출력 라인을 통해서 제공되는 데이터(DATA)를 일시 저장할 수 있다. 데이터 입출력 회로(260)는 메모리 장치(10)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인을 통해서 외부로 출력할 수 있다.
반도체 공정의 발달에 따라, 메모리 셀 어레이(100)에 배치되는 메모리 셀들의 단수가 높아질수록, 즉, 수직 방향으로 적층되는 워드 라인들(WL)의 개수가 증가할수록 워드 라인들(WL)을 구동하기 위한 패스 트랜지스터들의 개수가 증가하게 되고, 이에 따라, 패스 트랜지스터 회로(210)가 차지하는 면적이 증가할 수 있다. 본 개시에 따른, 메모리 장치(10)는 패스 트랜지스터 회로(210)는 워드 라인들(WL)의 계단 영역(예를 들어, 도 2의 SA)에 배치된 복수의 수직 패스 트랜지스터들을 포함할 수 있다. 즉, 패스 트랜지스터 회로(210) 중 적어도 일부가 워드 라인들(WL)의 계단 영역에 배치될 수 있다. 이에 따라, 패스 트랜지스터 회로(210)가 배치되는 면적이 워드 라인들(WL)의 계단 영역과 오버랩되므로, 워드 라인들(WL)의 적층 개수 증가에 따른 패스 트랜지스터들의 개수가 증가하더라도 메모리 장치(10)의 사이즈 증가를 방지할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치(10)의 구조를 개략적으로 나타낸 도면이다.
도 1 및 도 2를 함께 참조하면, 메모리 장치(10)는 제1 반도체 층(300) 및 제2 반도체 층(400)을 포함할 수 있고, 제1 반도체 층(300)은 제2 반도체 층(400)에 대해 수직 방향(예를 들어, Z축 방향)으로 상부에 적층될 수 있다. 즉, 제2 반도체 층(400)은 제1 반도체 층(300)에 대해 수직 방향으로 하부에 배치될 수 있다.
메모리 셀 어레이(100) 및 패스 트랜지스터 회로(210)에 포함된 패스 트랜지스터들 중 적어도 일부는 제1 반도체 층(300)에 형성될 수 있고, 로우 디코더(220), 제어 로직(230), 페이지 버퍼 회로(240), 및 전압 생성기(250)는 제2 반도체 층(400)에 형성될 수 있다. 다만, 본 개시에 따른 메모리 장치(10)는 이에 한정되지 않으며, 로우 디코더(220)를 구성하는 회로들 중 적어도 일부 회로는 메모리 셀 어레이(100)와 함께 상부 반도체 층인 제1 반도체 층(300)에 배치될 수도 있고, 로우 디코더(220)를 구성하는 회로들 중 다른 일부 회로들은 제어 로직(230) 및 페이지 버퍼 회로(240)와 함께 하부 반도체 층인 제2 반도체 층(400)에 배치될 수도 있다.
패스 트랜지스터 회로(210)는 복수의 패스 트랜지스터들을 포함할 수 있다. 예시적인 실시 예에서, 복수의 패스 트랜지스터들 중 적어도 일부인 복수의 제1 패스 트랜지스터들(예를 들어, 도 7의 TR2, TR4, TR6, TRn)은 제1 반도체 층(300)에 배치될 수 있고, 복수의 제1 패스 트랜지스터들 각각은 수직 구조의 수직 트랜지스터일 수 있다. 수직 패스 트랜지스터는 수직 채널을 포함하는 트랜지스터를 지칭할 수 있고, 기판의 주면과 수직 방향(Z축 방향)으로 형성되는 채널을 포함할 수 있다.
예시적인 실시 예에서, 패스 트랜지스터 회로(210)는 제2 반도체 층(400)에 배치되는 제2 패스 트랜지스터(예를 들어, 도 7의 TRs)를 포함할 수 있고, 제2 패스 트랜지스터는 노멀 패스 트랜지스터일 수 있다. 노멀 패스 트랜지스터는 수평 채널을 포함하는 트랜지스터를 지칭할 수 있고, 기판의 주면과 수평 방향(예를 들어, X축 방향 또는 Y축 방향)으로 형성되는 채널을 포함할 수 있다. 다만, 본 발명은 이에 한정되지 않고, 복수의 패스 트랜지스터들이 모두 제1 반도체 층(300)에 형성될 수도 있다.
예시적인 실시 예에서, 제1 반도체 층(300) 및 제2 반도체 층(400) 각각이 형성되고, C2C(Cu to Cu) 웨이퍼 본딩으로 제1 반도체 층(300) 및 제2 반도체 층(400)이 결합됨으로써 메모리 장치(10)가 제조될 수 있다. 예를 들어, 제1 반도체 층(300)의 제1 면에 복수의 본딩 패드들이 형성될 수 있고, 제2 반도체 층(400)의 제1 면에 복수의 본딩 패드들이 형성될 수 있다. 제1 반도체 층(300)의 복수의 본딩 패드들 및 제2 반도체 층(400)의 본딩 패드들이 서로 연결될 수 있다. 제1 반도체 층(300) 및 제2 반도체 층(400) 각각은 별도의 칩으로 구현될 수도 있다.
제1 반도체 층(300)에서 복수의 워드 라인들(WL)은 제1 수평 방향(예를 들어, X축 방향)으로 연장될 수 있고, 복수의 비트 라인들(BL)은 제2 수평 방향(예를 들어, Y축 방향)으로 연장될 수 있다. 복수의 워드 라인들(WL)의 일단들은 계단 형상으로 구현될 수 있고, 본 명세서에서는 제1 반도체 층(300)에서 계단 형상의 복수의 워드 라인들(WL)을 포함하는 영역을 "계단 영역"(Stair Area)(SA)이라고 지칭하기로 한다.
제1 반도체 층(300)은 수직 채널 구조체가 형성되어, 메모리 셀들이 형성되는 영역인 셀 영역(Cell Area)(CA)이 형성될 수 있다. 메모리 셀 어레이(100)는 셀 영역(CA)에 배치될 수 있다. 복수의 제1 패스 트랜지스터들은 제1 반도체 층(300)의 계단 영역(SA)에 배치될 수 있다. 따라서, 메모리 장치(10)는 복수의 제1 패스 트랜지스터들이 배치되는 면적이 워드 라인들(WL)의 계단 영역(SA)과 오버랩되므로, 워드 라인들(WL)의 적층 개수 증가에 따른 패스 트랜지스터들의 개수가 증가하더라도 메모리 장치(10)의 사이즈 증가를 방지할 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 메모리 셀 어레이(100)의 등가 회로도이다. 도 3에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다. 도 1에 예시한 복수의 메모리 블록들(BLK1~BLKz) 각각에는 도 3에 예시한 메모리 셀 어레이(100)를 포함할 수 있다.
도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 스택(MS)을 포함할 수 있다. 메모리 셀 어레이(100)는 복수의 비트 라인들(BL: BL1~BLm, m은 양의 정수), 복수의 워드 라인들(WL: WL1~WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인들(BL: BL1~BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 스택(MS)이 형성될 수 있다.
복수의 메모리 스택(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터들(MC1~MCn)을 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 복수의 비트 라인들(BL: BL1~BLm) 중 대응하는 비트라인과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)들의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1~MCn)들 각각은 복수의 워드 라인들(WL: WL1~WLn) 중 대응하는 워드 라인에 연결될 수 있다.
도 4는 본 개시의 실시예에 따른 메모리 블록(BLK1)을 나타내는 사시도이다. 도 4에서는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중에서 대표적으로 메모리 블록(BLK1)을 보여준다. 메모리 블록(BLK1)은 3차원 구조 또는 수직 구조로 형성되는 메모리 스택(MS)들을 포함한다. 메모리 블록(BLK1)은 복수의 방향들(X, Y, Z)을 따라 연장된 구조물들을 포함한다.
도 4를 참조하면, 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향(Z축 방향)으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 기판(SUB)에 형성될 수 있다.
공통 소스 라인(CSL)들 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(Y축 방향)을 따라 신장되는 복수의 절연 물질(IL)이 수직 방향(Z축 방향)을 따라 순차적으로 제공될 수 있다. 예를 들면, 복수의 절연 물질(IL)은 제1 수평 방향(X 방향)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질(IL)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
공통 소스 라인(CSL)들 사이의 기판(SUB) 상부에, 제2 수평 방향(Y축 방향)을 따라 순차적으로 배치되며 수직 방향(Z축 방향)을 따라 절연 물질(IL)을 관통하는 채널 구조체(CH)가 형성된다. 예시적으로, 채널 구조체(CH)는 절연 물질(IL)을 관통하여 기판(SUB)과 연결될 수 있다. 예시적으로, 각 채널 구조체(CH)는 복수의 물질들로 구성될 수 있다. 채널 구조체(CH)의 표면층(surface layer)(S)은 제1 도전형을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 예시적인 실시 예에서, 채널 구조체(CH)는 수직 채널 구조체(예를 들어, 도 7의 VCS) 또는 필라(pilla)라고 지칭될 수 있다. 한편, 각 채널 구조체(CH)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
절연막(IL), 채널 구조체(CH) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 전하 저장층(CS)의 노출된 표면 상에, 접지 선택 라인(GSL), 스트링 선택 라인(SSL) 및 워드 라인들(WL)과 같은 게이트 스택이 제공된다.
복수의 채널 구조체(CH) 상에는 드레인 컨택들 또는 드레인들(DR)이 각각 제공된다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(X 방향)으로 신장되고 제2 수평 방향(Y 방향)을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1~BL3)이 제공된다.
메모리 블록(BLK1)은 수직 방향(Z축 방향)으로 적층된 메모리 스택들(MS: MS1, MS2)을 포함할 수 있다. 실시예에 따라, 메모리 블록(BLK1)은 3개 이상의 메모리 스택들(MS)을 포함하는 멀티 스택 메모리 블록 구조로 형성할 수 있다. 멀티 스택 메모리 블록 구조는 워드 라인들(WL)에 해당하는 게이트 라인들이 형성된 메모리 스택들(MS)이 적층될 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 로우 디코더(220a), 패스 트랜지스터 회로(210a) 및 메모리 블록(BLKa)을 나타내는 블록도이다. 도 6은 본 개시의 예시적 실시 예에 따른 패스 트랜지스터 회로(210a) 및 메모리 블록(BLKa)을 나타내는 회로도이다.
도 5 및 도 6을 참조하면, 메모리 블록(BLKa)은 도 1의 메모리 블록들(BLK1~BLKz) 중 하나에 대응할 수 있다. 로우 디코더(220a)는 도 1의 로우 디코더(220)의 일 구현 예에 대응할 수 있고, 패스 트랜지스터 회로(210a)는 도 1의 패스 트랜지스터 회로(210)의 일 구현예에 대응할 수 있다. 이에 따라, 도 1 내지 도 4를 참조하여 상술된 내용은 본 실시 예에 적용될 수 있다.
로우 디코더(220a)는 블록 디코더(221) 및 구동 신호 라인 디코더(222a)를 포함할 수 있다. 패스 트랜지스터 회로(210a)는 복수의 패스 트랜지스터들(TRs, TR1~TRn, TRg)을 포함할 수 있고, n은 양의 정수일 수 있다. 패스 트랜지스터 회로(210a)는 메모리 블록들(도 1의 BLK1~BLKz) 마다 제공될 수 있고, 블록 디코더(221) 및 구동 신호 라인 디코더(222a)는 메모리 블록들(도 1의 BLK1~BLKz)에 공통으로 제공될 수 있다.
블록 디코더(221)는 블록 선택 신호 라인(BS)을 통해 패스 트랜지스터 회로(210a)에 연결될 수 있다. 구체적으로, 블록 선택 신호 라인(BS)은 복수의 패스 트랜지스터들(TRs, TR1~TRn, TRg)의 게이트들에 연결될 수 있다. 예를 들어, 블록 선택 신호 라인(BS)을 통해 제공되는 블록 선택 신호가 활성화되면, 복수의 패스 트랜지스터들(TRs, TR1~TRn, TRg)이 턴온되고, 이에 따라, 메모리 블록(BLKa)이 선택될 수 있다.
구동 신호 라인 디코더(222a)는 스트링 선택 라인 구동 신호 라인(SS), 워드 라인 구동 신호 라인들(SI1~SIn), 및 접지 선택 라인 구동 신호 라인(GS)을 통해 패스 트랜지스터 회로(210a)에 연결될 수 있다. 구체적으로, 스트링 선택 라인 구동 신호 라인(SS), 워드 라인 구동 신호 라인들(SI1~SIn), 및 접지 선택 라인 구동 신호 라인(GS)은 복수의 패스 트랜지스터들(TRs, TR1~TRn, TRg)의 소스들에 각각 연결될 수 있다.
메모리 블록(BLKa)은 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 연결되는 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터들(MC1~MCn)을 포함할 수 있다. 복수의 메모리 셀 트랜지스터(MC1~MCn)들 각각은 복수의 워드 라인들(WL1~WLn) 중 대응하는 워드 라인과 연결될 수 있다. 예를 들어, 제1 메모리 셀 트랜지스터(MC1)는 제1 워드 라인(WL1)과 연결되고, 제2 메모리 셀 트랜지스터(MC2)는 제2 워드 라인(WL2)과 연결되고, 제n-1 메모리 셀 트랜지스터(MCn-1)는 제n-1 워드 라인(WLn-1)과 연결되고, 제n 메모리 셀 트랜지스터(MCn)는 제n 워드 라인(WLn)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다.
패스 트랜지스터 회로(210a)는 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn), 및 스트링 선택 라인(SSL)을 통해 메모리 블록(BLKa)에 연결될 수 있다. 패스 트랜지스터들(TR1~TRn)은 복수의 워드 라인들(WL1~WLn)을 대응하는 워드 라인 구동 신호 라인들(SI1~SIn)에 각각 연결할 수 있다. 패스 트랜지스터(TRs)는 스트링 선택 라인(SSL)을 대응하는 스트링 선택 라인 구동 신호 라인(SS)에 연결할 수 있다. 패스 트랜지스터(TRg)는 접지 선택 라인(GSL)을 대응하는 접지 선택 라인 구동 신호 라인(GS)에 연결할 수 있다. 예를 들어, 블록 선택 신호가 활성화되면, 패스 트랜지스터들(TRs, TR1~TRn, TRg)은 스트링 선택 라인 구동 신호 라인(SS), 워드 라인 구동 신호 라인들(SI1~SIn), 및 접지 선택 라인 구동 신호 라인(GS)을 통해 제공되는 구동 신호들을 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1~WLn), 및 접지 선택 라인(GSL)에 각각 제공할 수 있다.
복수의 패스 트랜지스터들(TRs, TR1~TRn, TRg) 중 적어도 일부는 수직 패스 트랜지스터들로 구현될 수 있다. 예를 들어, 패스 트랜지스터들(TR1~TRn, TRg)는 워드 라인들의 계단 영역(예를 들어, 도 2의 SA)에 배치될 수 있다. 예시적인 실시 예에서, 복수의 패스 트랜지스터들(TRs, TR1~TRn, TRg) 중 일부는 노멀 패스 트랜지스터들로 구현될 수 있다. 예를 들어, 패스 트랜지스터(TRs)는 제2 반도체 층(도 2의 400)에 배치될 수 있다. 이에 대해, 도 7을 참조하여 더욱 상세하게 설명하기로 한다.
도 7은 본 개시의 예시적 실시 예에 따른 메모리 장치(10)의 구조를 설명하는 도면이다.
도 7을 참조하면, 메모리 장치(10)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 제1 반도체 층(300)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 제2 반도체 층(400)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bondng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 제1 반도체 층(300)은 셀 영역으로, 제2 반도체 층(400)은 주변 회로 영역으로 지칭될 수도 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈(TBM)과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈(BBM)을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다. 제1 반도체 층(300)의 본딩 메탈(TBM)과 제2 반도체 층(400)의 본딩 메탈(BBM)이 접하는 면을 제1 반도체 층(300) 및 제2 반도체 층(400)의 접합면으로 지칭할 수 있다.
제2 반도체 층(400)은 기판(SUBB), 기판(SUBB)에 형성되는 복수의 회로 소자들(TRB, TRs, TRBS), 복수의 회로 소자들(TRB, TRs, TRBS) 각각과 연결되는 복수의 메탈층들, 예를 들어, 제1 내지 제4 메탈층(LM0, LM1, LM2, LM3)을 포함할 수 있다. 제1 내지 제4 메탈층(LM0, LM1, LM2, LM3)은 비아를 통해 서로 연결될 수 있다.
복수의 회로 소자들(TRB, TRs, TRBS)은 페이지 버퍼 회로(예를 들어, 도 1의 240), 패스 트랜지스터 회로(예를 들어, 도 1의 210), 및 로우 디코더(예를 들어, 도 1의 220)에 포함될 수 있다. 예를 들어, 제2 반도체 층(400)은 비트 라인에 연결되는 트랜지스터(TRB), 스트링 선택 라인(SSL)에 연결되는 패스 트랜지스터(TRs) 및 블록 선택 신호 라인(BS)에 연결되는 트랜지스터(TRBS)를 포함할 수 있다. 도 7에서는 스트링 선택 라인(SSL)과 연결되는 패스 트랜지스터(TRs) 만이 제2 반도체 층(400)에 배치된 것으로 도시되었으나, 본 발명은 이에 한정되지는 않는다. 복수의 워드 라인들(WL1~WLn)과 연결되는 패스 트랜지스터들 중 일부도 제2 반도체 층(400)에 배치될 수도 있다.
예시적인 실시 예에서, 제1 내지 제3 메탈층(LM0~LM2)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제4 메탈층(LM3)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다. 본 명세서에서는 4개의 메탈층들(예를 들어, LM0, LM1, LM2, LM3)이 도시 되고 설명되나, 메탈층의 수는 다양하게 변형이 가능하며, 메탈층 각각의 구성 물질도 다양하게 변형이 가능하다.
제2 반도체 층(400)은 복수의 회로 소자들(TRB, TRs, TRBS) 및 복수의 메탈층들(LM0, LM1, LM2, LM3)을 커버하도록 기판(SUBB) 상에 배치되는 층간 절연층을 더 포함할 수 있다. 층간 절연층은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
제2 반도체 층(400)은 본딩 메탈(BBM)을 포함할 수 있다. 본딩 메탈(BBM)은 제1 반도체 층(300)의 본딩 메탈(TBM)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 본딩 메탈(BBM)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
제1 반도체 층(300)은 복수의 메모리 블록들을 제공할 수 있다. 제1 반도체 층(300)은 기판(SUBT) 및 공통 소스 라인을 포함할 수 있다. 기판(SUBT) 상에는, 기판(SUBT)의 일면에 수직하는 방향을 따라 복수의 워드 라인들(WL1~WLn)이 적층될 수 있다. 복수의 워드 라인들(WL1~WLn)의 하부에는 스트링 선택 라인(SSL)이 배치되고, 복수의 워드 라인들(WL1~WLn)의 상부에는 접지 선택 라인(GSL)이 배치될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에 복수의 워드 라인들(WL1~WLn)이 배치될 수 있다. 즉, 스트링 선택 라인(SSL)은 복수의 워드 라인들(WL1~WLn), 및 제1 반도체 층(300) 및 제2 반도체 층(200)의 접합면 사이에 배치될 수 있다. 또한, 접지 선택 라인(GSL)은 복수의 워드 라인들(WL1~WLn), 및 기판(SUBT) 사이에 배치될 수 있다.
예를 들면, 복수의 워드 라인들(WL1~WLn), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
셀 영역(CA)에서 복수의 수직 채널 구조체들(VCS)은 기판(SUBT)의 일면에 수직 방향으로 연장되어 복수의 워드 라인들(WL1~WLn) 및 접지 선택 라인(GSL)을 관통할 수 있다. 복수의 수직 채널 구조체들(VCS)은 복수의 워드 라인들(WL1~WLn) 및 접지 선택 라인(GSL)을 수직 방향으로 관통하는 채널 홀(CHH) 내부에 형성될 수 있다. 복수의 수직 채널 구조체들(VCS)은 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다.
셀 영역(CA)에서 스트링 선택 라인(SSL)을 관통하는 복수의 스트링 선택 트랜지스터 구조체들(SSLS)이 형성될 수 있다. 복수의 스트링 선택 트랜지스터 구조체들(SSLS)은 스트링 선택 라인(SSL)을 수직 방향으로 관통하는 복수의 스트링 선택 라인 홀들(SSLH) 내부에 형성될 수 있다. 복수의 스트링 선택 트랜지스터 구조체들(SSLS)은 복수의 수직 채널 구조체들(VCS)과 동일한 구성을 포함할 수 있다. 복수의 스트링 선택 트랜지스터 구조체들(SSLS) 및 복수의 수직 채널 구조체들(VCS)은 서로 분리될 수 있고, 복수의 패드들을 통해 서로 전기적으로 연결될 수 있다.
복수의 스트링 선택 트랜지스터 구조체들(SSLS) 및 복수의 수직 채널 구조체들(VCS)의 채널층은 제1 메탈층(M1) 및 제2 메탈층(M2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(M1)에는 비트라인 컨택이 형성될 수 있고, 제2 메탈층(M2)에는 비트라인이 형성될 수 있다. 복수의 스트링 선택 트랜지스터 구조체들(SSLS)은 컨택(CON)을 통해 제1 메탈층(M1)에 전기적으로 연결될 수 있다. 도 7에서는 제1 반도체 층(300)은 2개의 메탈층, 즉, 제1 메탈층(M1) 및 제2 메탈층(M2) 만이 도시되었으나, 본 발명은 이에 한정되지 않으며, 메탈층들의 수는 다양하게 변형이 가능하다.
복수의 수직 채널 구조체들(VCS), 복수의 스트링 선택 트랜지스터 구조체들(SSLS) 및 비트 라인 등이 배치되는 셀 영역(CA)은 비트 라인 본딩 영역으로 지칭될 수도 있다. 비트 라인은 셀 영역(CA)에서 제2 반도체 층(400)의 페이지 버퍼 회로(240)에 포함되는 트랜지스터(TRB)와 전기적으로 연결될 수 있다.
스트링 선택 라인(SSL)에 전압을 인가하기 위하여 비아(SSLV)가 형성될 수 있다. 스트링 선택 라인(SSL)은 제1 반도체 층(300)의 비아(SSLV), 컨택(CON), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400)의 패스 트랜지스터 회로(210)에 포함되는 패스 트랜지스터(TRs)와 전기적으로 연결될 수 있다.
계단 영역(SA)에서 복수의 워드 라인들(WL1~WLn)은 기판(SUBT)의 일면에 평행하고, 비트 라인의 연장 방향과 수직한 방향을 따라 연장될 수 있다. 복수의 워드 라인들(WL1~WLn)은 복수의 셀 컨택 플러그들(CMC)과 연결될 수 있다. 복수의 워드 라인들(WL1~WLn)과 셀 컨택 플러그들(CMC)은, 복수의 워드 라인들(WL1~WLn) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다.
계단 영역(SA)에는 복수의 패스 트랜지스터들(TR2, TR4, TR6, TRn)이 형성될 수 있다. 복수의 패스 트랜지스터들(TR2, TR4, TR6, TRn) 각각에 포함된 수직 채널들(VC)은 게이트(GT)에 공통으로 연결될 수 있다.
스트링 선택 라인(SSL)과 동일한 레이어에 게이트(GT)가 형성될 수 있다. 예시적인 실시 예에서, 게이트(GT)는 스트링 선택 라인(SSL)과 동일한 공정을 통해 형성될 수 있고, 스트링 선택 라인(SSL) 및 게이트(GT)는 복수의 워드 라인들(WL1~WLn)과 동일한 물질로 형성될 수 있다. 예를 들어, 셀 영역(CA) 및 계단 영역(SA)에는 스트링 선택 라인(SSL) 및 게이트(GT)의 형성을 위해 제1 반도체 층(300)의 특정 레이어에 계단 영역(SA)까지 연장되는 몰드(self-aligned mold)가 형성될 수 있고, 이 후, 몰드를 폴리실리콘 또는 금속 등과 같은 도전 물질들로 대체함으로써, 스트링 선택 라인(SSL) 및 게이트(GT)가 형성될 수 있다.
복수의 셀 컨택 플러그들(CMC)은 복수의 패스 트랜지스터들(TR2, TR4, TR6, TRn)와 연결될 수 있다. 복수의 셀 컨택 플러그들(CMC)은 게이트(GT)를 수직방향으로 관통하여 연장하는 복수의 수직 채널들(VC)과 전기적으로 연결될 수 있다. 복수의 수직 채널들(VC)은 게이트(GT)를 관통하는 수직 홀(VCH) 내부에 형성될 수 있다.
복수의 수직 채널들(VC)은 복수의 스트링 선택 트랜지스터 구조체들(SSLS)과 동일한 공정에서 제조될 수 있다. 예시적인 실시 예에서, 복수의 수직 채널들(VC)의 수평 방향으로의 폭 및 복수의 스트링 선택 트랜지스터 구조체들(SSLS)의 수평 방향으로의 폭은 서로 동일할 수 있다. 또는, 예시적인 실시 예에서, 복수의 수직 채널들(VC)의 수평 방향으로의 폭은 복수의 스트링 선택 트랜지스터 구조체들(SSLS)의 수평 방향으로의 폭과 상이할 수 있다. 예를 들어, 복수의 수직 채널들(VC)의 폭은 복수의 스트링 선택 트랜지스터 구조체들(SSLS)의 폭보다 크거나 작을 수 있다.
게이트(GT)에 전압을 인가하기 위하여 비아(GTV)가 형성될 수 있다. 게이트(GT)는 제1 반도체 층(300)의 비아(GTV), 컨택(CON), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400)의 로우 디코더(230)에 포함되는 트랜지스터(TRBS)와 전기적으로 연결될 수 있다.
복수의 패스 트랜지스터들(TR2, TR4, TR6, TRn)은 제1 반도체 층(300) 또는 제2 반도체 층(400)에 배치된 복수의 워드 라인 구동 신호 라인들(SI2, SI4, SI6, SIn)에 연결될 수 있다. 예시적인 실시 예에서, 복수의 워드 라인 구동 신호 라인들(SI2, SI4, SI6, SIn)은 제2 반도체 층(400)의 메탈층(예를 들어, LM2)에 배치될 수 있다. 또한, 예시적인 실시 예에서, 복수의 워드 라인 구동 신호 라인들(SI2, SI4, SI6, SIn)은 복수의 패스 트랜지스터들(TR2, TR4, TR6, TRn)과 수직 방향으로 오버랩되도록 형성될 수 있다. 따라서, 복수의 워드 라인 구동 신호 라인들(SI2, SI4, SI6, SIn)을 형성하는 데에 필요한 배선 면적을 감소시킬 수 있다.
예를 들어, 워드 라인 구동 신호 라인(SI2)은 제1 반도체 층(300)에 포함된 컨택(CON), 메탈층들(M1, M2) 및 본딩 메탈(TBM), 그리고 제2 반도체 층(400)의 본딩 메탈(BBM) 및 메탈층(LM3)을 통해 제1 반도체 층(300)의 패스 트랜지스터(TR2)와 연결될 수 있다. 도 7에는 도시되지 않았으나, 패스 트랜지스터들(TR2, TR4, TR6, TRn)이 아닌 패스 트랜지스터들(예를 들어, 도 5의 TRg, TR1, TR3, TR5, TR7~TRn-1) 중 적어도 일부는 제1 반도체 층(300)의 계단 영역(SA)에 수직 트랜지스터로서 배치될 수 있고, 스트링 선택 라인(SSL)과 동일한 층에 형성되는 게이트(GT)에 공통으로 연결될 수 있다.
예시적인 실시 예에서, 게이트(GT)의 수직 방향의 폭(W2)은 복수의 워드 라인들(WL1~WLn) 각각의 폭(예를 들어, 제1 워드 라인(WL1)의 폭(W1))보다 클 수 있다. 게이트(GT)는 스트링 선택 라인(SSL)과 동일한 공정에서 형성될 수 있고, 따라서, 게이트(GT)의 폭(W2)은 스트링 선택 라인(SSL)의 폭과 동일할 수 있다.
본 개시의 따른 메모리 장치(10)는 워드 라인들(WL1~WLn)의 계단 영역(SA)에 배치된 수직 구조의 패스 트랜지스터들(TR2, TR4, TR6, TRn)을 포함할 수 있다. 이에 따라, 수직 구조의 패스 트랜지스터들(TR2, TR4, TR6, TRn)이 배치되는 면적이 계단 영역(SA)과 오버랩되므로, 메모리 장치(10)의 사이즈를 감소시킬 수 있다. 또한, 메모리 장치(10)는 스트링 선택 라인(SSL)이 형성되는 레이어와 동일한 레이어에 수직 구조의 패스 트랜지스터들(TR2, TR4, TR6, TRn)을 포함하므로, 스트링 선택 라인(SSL)을 제조하고, 스트링 선택 트랜지스터 구조체(SSLS)를 제조하는 공정에서 패스 트랜지스터들(TR2, TR4, TR6, TRn)들을 함께 제조할 수 있어, 패스 트랜지스터들(TR2, TR4, TR6, TRn)을 형성하는 공정 비용이 감소될 수 있다. 또한, 메모리 장치(10)는 제1 반도체 층(30)에서 복수의 워드 라인들(WL1~WLn), 접지 선택 라인(GSL), 및 스트링 선택 라인(SSL) 중 가장 하부에 배치되는 스트링 선택 라인(SSL)이 형성되는 레이어와 동일한 레이어에 형성된 수직 구조의 패스 트랜지스터들(TR2, TR4, TR6, TRn)을 포함하므로, 제2 반도체 층(40)의 회로 소자(예를 들어, TRBS)와 패스 트랜지스터들(TR2, TR4, TR6, TRn)를 전기적으로 연결하는 배선 형성이 용이해지고, 상기 배선의 길이가 짧아지므로 배선 면적이 감소될 수 있다.
예시적인 실시 예에서, 로우 디코더(230)를 형성하는 트랜지스터(TRBS)의 동작 전압은, 페이지 버퍼 회로(240)를 형성하는 트랜지스터(TRB)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼 회로(240)를 형성하는 트랜지스터(TRB)의 동작 전압은 로우 디코더(230)를 형성하는 트랜지스터(TRBS)의 동작 전압보다 클 수 있다.
기판(SUBT)의 상부에는 제1 입출력 패드(BAM)가 배치될 수 있다. 예를 들어, 제1 입출력 패드(BAM)는 컨택 플러그(BWV)를 통해 기판(SUBT)에 파워를 공급할 수 있다. 컨택 플러그(BWV)는 기판(SUBT)의 일면을 덮는 상부 절연막을 관통하도록 형성될 수 있다. 기판(SUBT)의 상부에는 컨택 플러그(BWV) 이외에도 바이패스 비아(BVIA)가 배치될 수 있다.
도 7에서 도시되지 않았으나, 기판(SUBB)의 하부에는 기판(SUBB)의 하면을 덮는 하부 절연막이 형성될 수 있으며, 하부 절연막 상에 제2 입출력 패드가 형성될 수도 있다. 예시적인 실시예에 따라, 제1 입출력 패드와 제2 입출력 패드는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(10)는 기판(SUBB)의 상부에 배치되는 제1 입출력 패드(BAM)만을 포함하거나, 또는 기판(SUBT)의 하부에 배치되는 제2 입출력 패드만을 포함할 수 있다. 또는, 메모리 장치(10)가 제1 입출력 패드(BAM)와 제2 입출력 패드를 모두 포함할 수도 있다.
도 8은 본 개시의 예시적 실시 예에 따른 로우 디코더(220a'), 패스 트랜지스터 회로(210a') 및 메모리 블록(BLKa')을 나타내는 블록도이다. 도 9는 본 개시의 예시적 실시 예에 따른 패스 트랜지스터 회로(210a') 및 메모리 블록(BLKa')을 나타내는 회로도이다.
도 8 및 도 9를 참조하면, 메모리 블록(BLKa')은 도 1의 메모리 블록들(BLK1~BLKz) 중 하나에 대응할 수 있다. 로우 디코더(220a')는 도 1의 로우 디코더(220)의 일 구현 예에 대응할 수 있고, 패스 트랜지스터 회로(210a')는 도 1의 패스 트랜지스터 회로(210)의 일 구현예에 대응할 수 있다.
로우 디코더(220a')는 블록 디코더(221) 및 구동 신호 라인 디코더(222a')를 포함할 수 있다. 패스 트랜지스터 회로(210a')는 복수의 패스 트랜지스터들(TRsu, TRsd, TR1~TRn, TRgu, TRgd)을 포함할 수 있고, n은 양의 정수일 수 있다. 패스 트랜지스터 회로(210a')는 메모리 블록들(도 1의 BLK1~BLKz) 마다 제공될 수 있고, 블록 디코더(221) 및 구동 신호 라인 디코더(222a')는 메모리 블록들(도 1의 BLK1~BLKz)에 공통으로 제공될 수 있다.
블록 디코더(221)는 블록 선택 신호 라인(BS)을 통해 패스 트랜지스터 회로(210a')에 연결될 수 있다. 구체적으로, 블록 선택 신호 라인(BS)은 복수의 패스 트랜지스터들(TRsu, TRsd, TR1~TRn, TRgu, TRgd)의 게이트들에 연결될 수 있다. 예를 들어, 블록 선택 신호 라인(BS)을 통해 제공되는 블록 선택 신호가 활성화되면, 복수의 패스 트랜지스터들(TRsu, TRsd, TR1~TRn, TRgu, TRgd)이 턴온되고, 이에 따라, 메모리 블록(BLKa')이 선택될 수 있다.
구동 신호 라인 디코더(222a')는 제1 스트링 선택 라인 구동 신호 라인(SSu), 제2 스트링 선택 라인 구동 신호 라인(SSd), 워드 라인 구동 신호 라인들(SI1~SIn), 제1 접지 선택 라인 구동 신호 라인(GSu), 및 제2 접지 선택 라인 구동 신호 라인(GSd)을 통해 패스 트랜지스터 회로(210a')에 연결될 수 있다. 구체적으로, 제1 스트링 선택 라인 구동 신호 라인(SSu), 제2 스트링 선택 라인 구동 신호 라인(SSd), 워드 라인 구동 신호 라인들(SI1~SIn), 제1 접지 선택 라인 구동 신호 라인(GSu), 및 제2 접지 선택 라인 구동 신호 라인(GSd)은 복수의 패스 트랜지스터들(TRsu, TRsd, TR1~TRn, TRgu, TRgd)의 소스들에 각각 연결될 수 있다.
메모리 블록(BLKa')은 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 연결되는 제1 스트링 선택 트랜지스터(SSTu), 제2 스트링 선택 트랜지스터(SSTd), 제1 접지 선택 트랜지스터(GSTu), 제2 접지 선택 트랜지스터(GSTd), 및 복수의 메모리 셀 트랜지스터들(MC1~MCn)을 포함할 수 있다. 제1 스트링 선택 트랜지스터(SSTu)는 제1 스트링 선택 라인(SSLu)과 연결될 수 있고, 제2 스트링 선택 트랜지스터(SSTd)는 제2 스트링 선택 라인(SSLd)과 연결될 수 있고, 제1 접지 선택 트랜지스터(GSTu)는 제1 접지 선택 라인(GSLu)과 연결될 수 있고, 제2 접지 선택 트랜지스터(GSTd)는 제2 접지 선택 라인(GSLd)과 연결될 수 있다. 다만, 도 9 및 도 10에서와 달리 메모리 블록(BLKa')은 제1 접지 선택 라인(GSLu) 및 제2 접지 선택 라인(GSLd) 중 하나의 접지 선택 라인을 포함할 수도 있다.
패스 트랜지스터 회로(210a')는 제1 접지 선택 라인(GSLu), 제2 접지 선택 라인(GSLd), 복수의 워드 라인들(WL1~WLn), 제1 스트링 선택 라인(SSLu), 및 제2 스트링 선택 라인(SSLd)을 통해 메모리 블록(BLKa')에 연결될 수 있다. 패스 트랜지스터들(TR1~TRn)은 복수의 워드 라인들(WL1~WLn)을 대응하는 워드 라인 구동 신호 라인들(SI1~SIn)에 각각 연결할 수 있다. 패스 트랜지스터(TRsu)는 제1 스트링 선택 라인(SSLu)을 대응하는 제1 스트링 선택 라인 구동 신호 라인(SSu)에 연결할 수 있고, 패스 트랜지스터(TRsd)는 제2 스트링 선택 라인(SSLd)을 대응하는 제2 스트링 선택 라인 구동 신호 라인(SSd)에 연결할 수 있다. 패스 트랜지스터(TRgu)는 제1 접지 선택 라인(GSLu)을 대응하는 제1 접지 선택 라인 구동 신호 라인(GSu)에 연결할 수 있고, 패스 트랜지스터(TRgd)는 제2 접지 선택 라인(GSLd)을 대응하는 제2 접지 선택 라인 구동 신호 라인(GSd)에 연결할 수 있다.
복수의 패스 트랜지스터들(TRsu, TRsd, TR1~TRn, TRgu, TRgd) 중 적어도 일부는 수직 패스 트랜지스터들로 구현될 수 있다. 예를 들어, 패스 트랜지스터들(TR1~TRn, TRgu, TRgd)는 워드 라인들의 계단 영역(예를 들어, 도 2의 SA)에 배치될 수 있다. 예시적인 실시 예에서, 복수의 패스 트랜지스터들(TRsu, TRsd, TR1~TRn, TRgu, TRgd) 중 일부는 노멀 패스 트랜지스터들로 구현될 수 있다. 예를 들어, 패스 트랜지스터들(TRsu, TRsd)은 제2 반도체 층(도 2의 400)에 배치될 수 있다. 이에 대해, 도 10을 참조하여 더욱 상세하게 설명하기로 한다.
도 10은 본 개시의 예시적 실시 예에 따른 메모리 장치(10a)의 구조를 설명하는 도면이다. 도 10에서는 도 7에서와 동일한 부호에 대해 도 7에 대한 설명과 중복되는 설명을 생략하겠다.
도 10을 참조하면, 메모리 장치(10a)는 제1 반도체 층(300a) 및 제1 반도체 층(300a)의 하부에 배치되는 제2 반도체 층(400a)을 포함할 수 있다. 제1 반도체 층(300a) 및 제2 반도체 층(400a)은 C2C 구조일 수 있고, 제1 반도체 층(300a)은 셀 영역으로, 제2 반도체 층(400a)은 주변 회로 영역으로 지칭될 수도 있다.
제2 반도체 층(400a)은 기판(SUBB)에 형성되는 복수의 회로 소자들(TRB, TRsu, TRsd, TRBS)을 포함할 수 있다. 복수의 회로 소자들(TRB, TRsu, TRsd, TRBS)은 페이지 버퍼 회로(예를 들어, 도 1의 240), 패스 트랜지스터 회로(예를 들어, 도 1의 210), 및 로우 디코더(예를 들어, 도 1의 220)에 포함될 수 있다. 예를 들어, 제2 반도체 층(400a)은 비트 라인에 연결되는 트랜지스터(TRB), 제1 스트링 선택 라인(SSLu)에 연결되는 패스 트랜지스터(TRsu), 제2 스트링 선택 라인(SSLd)에 연결되는 패스 트랜지스터(TRsd) 및 블록 선택 신호 라인(BS)에 연결되는 트랜지스터(TRBS)를 포함할 수 있다.
제1 반도체 층(300a)은 기판(SUBT)의 일면으로부터 수직하는 방향을 따라 적층되는 복수의 워드 라인들(WL1~WLn)을 포함할 수 있다. 복수의 워드 라인들(WL1~WLn)의 하부에는 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd)이 배치되고, 복수의 워드 라인들(WL1~WLn)의 상부에는 접지 선택 라인(GSL)이 배치될 수 있다. 즉, 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd)은, 복수의 워드 라인들(WL1~WLn), 및 제1 반도체 층(300a) 및 제2 반도체 층(400a)의 접합면 사이에 배치될 수 있다.
도 10에 도시된 바와 달리 접지 선택 라인(GSL)은 적층되는 복수의 접지 선택 라인들로 형성될 수 있다. 예를 들어, 도 8의 제1 접지 선택 라인(GSLu) 및 제2 접지 선택 라인(GSLd)이 복수의 워드 라인들(WL1~WLn), 및 기판(SUBT) 사이에 배치될 수 있다.
셀 영역(CA)에서 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd)을 관통하는 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)이 형성될 수 있다. 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)은 스트링 선택 라인(SSL)을 수직 방향으로 관통하는 복수의 스트링 선택 라인 홀들(SSLHa) 내부에 형성될 수 있다. 복수의 스트링 선택 트랜지스터 구조체들(SSLSa) 및 복수의 수직 채널 구조체들(VCS)은 서로 별도의 공정을 통해 형성될 수 있고, 물리적으로 분리될 수 있고, 복수의 패드들을 통해 서로 전기적으로 연결될 수 있다.
제1 스트링 선택 라인(SSLu)에 전압을 인가하기 위하여 제1 비아(SSLVu)가 형성될 수 있다. 제1 스트링 선택 라인(SSLu)은 제1 반도체 층(300a)의 제1 비아(SSLVu), 컨택(CON), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400a)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400a)의 패스 트랜지스터 회로(210)에 포함되는 패스 트랜지스터(TRsu)와 전기적으로 연결될 수 있다.
제2 스트링 선택 라인(SSLd)에 전압을 인가하기 위하여 제2 비아(SSLVd)가 형성될 수 있다. 제2 스트링 선택 라인(SSLd)은 제1 반도체 층(300a)의 제2 비아(SSLVd), 컨택(CON), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400a)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400a)의 패스 트랜지스터 회로(210)에 포함되는 패스 트랜지스터(TRsd)와 전기적으로 연결될 수 있다.
계단 영역(SA)에는 복수의 패스 트랜지스터들(TR2u, TR2d, TR4u, TR4d, TR6u, TR6d, TRnu, TRnd)이 형성될 수 있다. 복수의 패스 트랜지스터들(TR2u, TR4u, TR6u, TRnu) 각각에 포함된 수직 채널들(VCa)은 제1 게이트(GTu)에 공통으로 연결될 수 있고, 복수의 패스 트랜지스터들(TR2d, TR4d, TR6d, TRnd) 각각에 포함된 수직 채널들(VCa)은 제2 게이트(GTd)에 공통으로 연결될 수 있다. 동일한 수직 채널에 형성된 패스 트랜지스터들은 동일한 워드 라인에 연결될 수 있다. 예시적인 실시 예에서, 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd)과 동일한 레이어에 제1 게이트(GTu) 및 제2 게이트(GTd)가 형성될 수 있다.
예시적인 실시 예에서, 제1 게이트(GTu) 및 제2 게이트(GTd) 각각의 수직 방향의 폭은 복수의 워드 라인들(WL1~WLn) 각각의 폭보다 클 수 있다. 제1 게이트(GTu) 및 제2 게이트(GTd) 각각은 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd)과 동일한 공정에서 형성될 수 있고, 따라서, 제1 게이트(GTu) 및 제2 게이트(GTd) 각각의 폭은 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd) 각각의 폭과 동일할 수 있다.
복수의 셀 컨택 플러그들(CMC)은 복수의 패스 트랜지스터들(TR2u, TR2d, TR4u, TR4d, TR6u, TR6d, TRnu, TRnd)와 연결될 수 있다. 복수의 셀 컨택 플러그들(CMC)은, 제1 게이트(GTu) 및 제2 게이트(GTd)를 수직방향으로 관통하여 연장하는 복수의 수직 채널들(VCa)과 전기적으로 연결될 수 있다. 복수의 수직 채널들(VCa)은 제1 게이트(GTu) 및 제2 게이트(GTd)를 관통하는 수직 홀(VCHa) 내부에 형성될 수 있다.
예시적인 실시 예에서, 복수의 수직 채널들(VCa)의 수평 방향으로의 폭 및 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)의 수평 방향으로의 폭은 서로 동일할 수 있다. 또는, 예시적인 실시 예에서, 복수의 수직 채널들(VCa)의 수평 방향으로의 폭은 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)의 수평 방향으로의 폭과 상이할 수 있다. 예를 들어, 복수의 수직 채널들(VCa)의 폭은 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)의 폭보다 크거나 작을 수 있다.
제1 게이트(GTu)에 전압을 인가하기 위하여 제1 비아(GTVu)가 형성될 수 있다. 제1 게이트(GTu)는 제1 반도체 층(300a)의 제1 비아(GTVu), 제1 컨택(CONu), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400a)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400a)의 로우 디코더(230)에 포함되는 트랜지스터(TRBS)와 전기적으로 연결될 수 있다.
제2 게이트(GTd)에 전압을 인가하기 위하여 제2 비아(GTVd)가 형성될 수 있다. 제2 게이트(GTd)는 제1 반도체 층(300a)의 제2 비아(GTVd), 제2 컨택(CONu), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400a)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400a)의 로우 디코더(230)에 포함되는 트랜지스터(TRBS)와 전기적으로 연결될 수 있다.
제1 게이트(GTu) 및 제2 게이트(GTd)는 연결 라인(CL)을 통해 전기적으로 연결될 수 있다. 예를 들어, 연결 라인(CL)은 제1 반도체 층(300a)의 메탈층(M1)에 형성될 수 있으나, 본 발명은 이에 한정되지 않는다. 연결 라인(CL)은 제1 반도체 층(300a)의 다른 메탈층(예를 들어, 제2 메탈층(M2))에 형성될 수도 있으며, 또는, 제2 반도체 층(400a)의 복수의 메탈층들(LM0, LM1, LM2, LM3)에 형성될 수도 있다.
복수의 패스 트랜지스터들(TR2u, TR2d, TR4u, TR4d, TR6u, TR6d, TRnu, TRnd)은 제1 반도체 층(300a) 또는 제2 반도체 층(400a)에 배치된 복수의 워드 라인 구동 신호 라인들(SI2, SI4, SI6, SIn)에 연결될 수 있다. 예를 들어, 복수의 워드 라인 구동 신호 라인들(SI2, SI4, SI6, SIn)은 제2 반도체 층(400a)에 배치될 수 있고, 복수의 패스 트랜지스터들(TR2u, TR2d, TR4u, TR4d, TR6u, TR6d, TRnu, TRnd)과 수직 방향으로 오버랩되도록 배치될 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치(10a')의 구조를 설명하는 도면이다. 도 11에서는 도 7 및 도 10에서와 동일한 부호에 대해 도 7 및 도 10에 대한 설명과 중복되는 설명을 생략하겠다.
도 11을 참조하면, 메모리 장치(10a')는 제1 반도체 층(300a') 및 제1 반도체 층(300a')의 하부에 배치되는 제2 반도체 층(400a)을 포함할 수 있다.
제1 반도체 층(300a')의 계단 영역(SA)에는 복수의 패스 트랜지스터들(TR2', TR4', TR6', TRn')이 형성될 수 있다. 복수의 패스 트랜지스터들(TR2', TR4', TR6', TRn') 각각에 포함된 복수의 수직 채널들(VC')은 게이트(GT')에 공통으로 연결될 수 있다. 복수의 수직 채널들(VC')은 제1 게이트(GT')를 관통하는 수직 홀(VCH') 내부에 형성될 수 있다. 복수의 패스 트랜지스터들(TR2', TR4', TR6', TRn')은 복수의 워드 라인 구동 신호 라인들(SI2, SI4, SI6, SIn)에 연결될 수 있다.
예시적인 실시 예에서, 게이트(GT')는 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd) 중 하나와 동일한 레이어에 형성될 수 있다. 예를 들어, 게이트(GT')는, 제1 스트링 선택 라인(SSLu) 및 제2 스트링 선택 라인(SSLd) 중 제2 반도체 층(400a)과 가깝게 배치되는 제1 스트링 선택 라인(SSLu)과 동일한 레이어에 형성될 수 있고, 게이트(GT')의 수직 방향의 폭은 제1 스트링 선택 라인(SSLu)의 수직 방향의 폭과 동일할 수 있다.
예시적인 실시 예에서, 복수의 수직 채널들(VC')의 수평 방향으로의 폭 및 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)의 수평 방향으로의 폭은 서로 동일할 수 있다. 또는, 예시적인 실시 예에서, 복수의 수직 채널들(VC')의 수평 방향으로의 폭은 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)의 수평 방향으로의 폭과 상이할 수 있다. 예를 들어, 복수의 수직 채널들(VC')의 폭은 복수의 스트링 선택 트랜지스터 구조체들(SSLSa)의 폭보다 크거나 작을 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치(10b)의 구조를 설명하는 도면이다. 도 12에서는 도 7 및 도 10에서와 동일한 부호에 대해 도 7 및 도 10에 대한 설명과 중복되는 설명을 생략하겠다.
도 12를 참조하면, 메모리 장치(10b)는 제1 반도체 층(300b) 및 제1 반도체 층(300b)의 하부에 배치되는 제2 반도체 층(400b)을 포함할 수 있다.
제2 반도체 층(400b)은 기판(SUBB)에 형성되는 복수의 회로 소자들(TRB, TRsu, TRsd, TRBS1, TRBS2)을 포함할 수 있다. 예를 들어, 제2 반도체 층(400b)은 제1 블록 선택 신호 라인(BS1)에 연결되는 제1 트랜지스터(TRBS1), 및 제2 블록 선택 신호 라인(BS2)에 연결되는 제2 트랜지스터(TRBS2)를 포함할 수 있고, 트랜지스터들(TRBS1, TRBS2)은 로우 디코더(예를 들어, 도 1의 220)에 포함될 수 있다.
제1 게이트(GTu)에 전압을 인가하기 위하여 제1 비아(GTVu)가 형성될 수 있다. 제1 게이트(GTu)는 제1 반도체 층(300b)의 제1 비아(GTVu), 제1 컨택(CONu), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400b)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400b)에 형성되는 제1 트랜지스터(TRBS1)와 전기적으로 연결될 수 있다.
제2 게이트(GTd)에 전압을 인가하기 위하여 제2 비아(GTVd)가 형성될 수 있다. 제2 게이트(GTd)는 제1 반도체 층(300b)의 제2 비아(GTVd), 제2 컨택(CONu), 복수의 메탈층들(M1, M2) 및 본딩 메탈(TBM)을 통해, 그리고, 제2 반도체 층(400b)의 본딩 메탈(BBM) 및 복수의 메탈층들(LM0~LM3)을 통해 제2 반도체 층(400b)에 형성되는 제2 트랜지스터(TRBS2)와 전기적으로 연결될 수 있다.
제1 게이트(GTu)는 제1 트랜지스터(TRBS1) 및 제1 블록 선택 신호 라인(BS)에 연결되고, 제2 게이트(GTd)는 제2 트랜지스터(TRBS2) 및 제2 블록 선택 신호 라인(BS2)과 연결될 수 있다. 제1 게이트(GTu)에 연결되는 패스 트랜지스터들(TR2u, TR4u, TR6u, TRnu)과 제2 게이트(GTd)에 연결되는 패스 트랜지스터들(TR2d, TR4d, TR6d, TRnd)은 개별적으로 제어될 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 장치의 일부 영역의 개략적인 평면도이다. 도 14는 도 13의 A-A'단면 및 B-B'단면의 일부는 도시한 단면도이다. 도 13은 셀 영역(CA) 및 계단 영역(SA)을 포함하는 제1 반도체 층(300, 300a, 300a', 300b)의 평면도이다.
도 13 및 도 14를 참조하면, 셀 영역(CA) 및 계단 영역(SA)에는 제1 수평 방향(X축 방향)으로 길게 연장되는 복수의 워드 라인 컷 영역(WLC)이 배치될 수 있다. 워드 라인 컷 영역(WLC)은 제2 수평 방향(Y 방향)으로 서로 이격되도록 배치될 수 있고, 복수의 메모리 셀 블록들(예를 들어, 도 1의 BLK1~BLKz) 각각은 복수의 워드 라인 컷 영역(WLC) 각각의 사이에 하나씩 배치될 수 있다.
셀 영역(CA) 및 셀 영역(CA)과 계단 영역(SA)의 경계에는 스트링 선택 라인 컷 영역(SSLC)이 배치될 수 있다. 스트링 선택 라인 컷 영역(SSLC)에 의해 하나의 메모리 블록 내에서 SSL0 플레인, SSL1 플레인 및 SSL2 플레인이 서로 분리될 수 있다. 워드 라인 컷 영역(WLC) 및 스트링 선택 라인 컷 영역(SSLC)은 절연 물질을 포함할 수 있고, 예를 들어, 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 워드 라인 컷 영역(WLC) 및 스트링 선택 라인 컷 영역(SSLC)의 적어도 일부는 에어갭(air gap)으로 채워질 수도 있다.
셀 영역(CA) 및 계단 영역(SA)은 채널 홀들(CHH)이 배치될 수 있다. 셀 영역(CA)에 배치된 채널 홀들(CHH)에는 수직 채널 구조체들(예를 들어, 도 7의 VCS)이 형성될 수 있고, 메모리 셀들이 형성될 수 있다. 반면, 계단 영역(SA)의 채널 홀들(CHH)은 더미 홀로서, 메모리 셀들을 포함하지 않으나, 메모리 장치의 구조적 안정성을 위해 형성될 수 있다.
셀 영역(CA)의 채널 홀들(CHH) 상에는 복수의 스트링 선택 라인 홀들(SSLH)이 배치될 수 있다. 복수의 스트링 선택 라인 홀들(SSLH)에는 복수의 스트링 선택 트랜지스터 구조체들(예를 들어, 도 7의 SSLS)이 형성될 수 있고, 대응하는 스트링 선택 라인(SSL0, SSL1, SSL2 중 하나)이 둘러싸도록 형성될 수 있다.
복수의 채널 홀들(CHH) 및 복수의 스트링 선택 라인 홀들(SSLH)은 서로 별도의 공정을 통해 형성될 수 있다. 경우에 따라 복수의 채널 홀들(CHH) 및 복수의 스트링 선택 라인 홀들(SSLH)은 정확하게 얼라인되지 않을 수도 있다. 복수의 채널 홀들(CHH)에 형성되는 채널 구조체들 및 복수의 스트링 선택 라인 홀들(SSLH)에 형성되는 스트링 선택 트랜지스터 구조체들은 적어도 하나의 패드, 예를 들어, 제1 패드(PAD11) 및 제2 패드(PAD12)를 통해 서로 전기적으로 연결될 수 있다.
계단 영역(SA)에는 패스 트랜지스터들이 형성되는 복수의 수직 홀들(VCH)이 형성될 수 있다. 예시적인 실시 예에서, 복수의 수직 홀들(VCH)은 복수의 스트링 선택 라인 홀들(SSLH)과 동일한 공정을 통해 제조될 수 있다. 예를 들어, 복수의 수직 홀들(VCH) 및 복수의 스트링 선택 라인 홀들(SSLH)은 기판의 수평 방향으로의 단면이 서로 동일할 수 있다. 다만, 예시적인 실시 예에서, 복수의 수직 홀들(VCH) 및 복수의 스트링 선택 라인 홀들(SSLH)은 기판의 수평 방향으로의 단면이 서로 상이할 수도 있다.
복수의 수직 홀들(VCH) 내부에는 수직 채널들(예를 들어, 도 7의 VC)이 형성될 수 있고, 대응하는 게이트(예를 들어, 도 7의 GT)가 둘러싸도록 형성될 수 있다. 계단 영역(SA)에는 패스 트랜지스터들과 전기적으로 연결되는 복수의 셀 컨택 플러그들(CMC)이 형성될 수 있다. 복수의 수직 홀(VCH)에 형성되는 수직 구조 및 복수의 셀 컨택 플러그들(CMC)은 적어도 하나의 패드, 예를 들어, 제1 패드(PAD21) 및 제2 패드(PAD22)를 통해 서로 전기적으로 연결될 수 있다. 예시적인 실시 예에서, 복수의 수직 홀들(VCH)들 사이의 제1 피치(pitch, P1)는 복수의 셀 컨택 플러그들(CMC) 사이의 제2 피치(P2)와 동일할 수 있다.
예시적인 실시 예에서, 스트링 선택 라인과 워드 라인(WL) 사이에는 GIDL(Gate Induced Drain Leakage) 게이트 라인들(GIDL1, GIDL2) 및 더미 워드 라인(DMY1)이 배치될 수 있고, 채널 홀들(CHH) 각각은 워드 라인(WL), GIDL 게이트 라인들(GIDL1, GIDL2) 및 더미 워드 라인(DMY1)을 관통하도록 형성될 수 있다. 다만, 도 14에 도시된 GIDL 게이트 라인들(GIDL1, GIDL2) 및 더미 워드 라인(DMY1)은 일 예시이며, 본 발명은 이에 한정되지는 않는다. GIDL 게이트 라인의 수 및 더미 워드 라인의 수는 다양하게 변형이 가능하고, GIDL 게이트 라인 및 더미 워드 라인의 배치도 다양하게 변형 가능하다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템(1000)을 나타내는 블록도이다.
도 15를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1230), 버퍼 메모리(1240) 및 메모리 장치들(1221, 1222, 122n)을 포함할 수 있다. 메모리 장치들(1221, 1222, 122n)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 14를 참조하여 상술된 실시 예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 셀 어레이가 형성되는 셀 영역 및 상기 셀 영역에 인접한 계단 영역을 포함하는 제1 반도체 층; 및
    상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 로우 디코더를 포함하는 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은,
    상기 수직 방향으로 적층된 복수의 워드 라인들;
    상기 복수의 워드 라인들에 적층된 적어도 하나의 스트링 선택 라인; 및
    상기 계단 영역에 배치되고, 상기 적어도 하나의 스트링 선택 라인과 동일한 레이어에 형성된 복수의 제1 패스 트랜지스터들을 포함하고,
    상기 계단 영역에서 상기 복수의 워드 라인들은 계단 형상을 가지고,
    상기 복수의 제1 패스 트랜지스터들은, 상기 복수의 워드 라인들을 상기 로우 디코더에 연결하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 적어도 하나의 스트링 선택 라인은 상기 복수의 워드 라인들, 및 상기 제1 반도체 층 및 상기 제2 반도체 층의 접합면 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 제1 패스 트랜지스터들의 각각은, 블록 선택 신호가 인가되는 게이트 및 상기 수직 방향으로 연장되는 수직 채널을 포함하고,
    상기 게이트는 상기 적어도 하나의 스트링 선택 라인과 동일 레벨에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 반도체 층은 상기 적어도 하나의 스트링 선택 라인을 상기 로우 디코더에 연결하는 제2 패스 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 스트링 선택 라인은 차례로 적층되는 제1 스트링 선택 라인 및 제2 스트링 선택 라인을 포함하고,
    상기 계단 영역은,
    상기 제1 스트링 선택 라인과 동일한 레이어에 형성되는 제1 게이트;
    상기 제2 스트링 선택 라인과 동일한 레이어에 형성되는 제2 게이트; 및
    상기 제1 게이트 및 상기 제2 게이트를 관통하여 상기 수직 방향으로 연장되는 수직 채널을 포함하고,
    상기 복수의 제1 패스 트랜지스터들은, 상기 제1 게이트, 상기 제2 게이트 및 상기 수직 채널에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 셀 영역은,
    상기 복수의 워드 라인들을 관통하는 복수의 수직 채널 구조체들;
    상기 적어도 하나의 스트링 선택 라인을 관통하는 복수의 스트링 선택 트랜지스터 구조체들; 및
    상기 복수의 수직 채널 구조체들 및 상기 복수의 스트링 선택 트랜지스터 구조체들을 서로 연결하는 복수의 패드들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 복수의 수직 채널 구조체들을 포함하는 메모리 셀 어레이를 포함하는 제1 반도체 층; 및
    상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 로우 디코더를 포함하는 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은,
    상기 수직 방향으로 적층된 복수의 워드 라인들;
    상기 복수의 워드 라인들에 적층된 적어도 하나의 스트링 선택 라인; 및
    상기 적어도 하나의 스트링 선택 라인과 동일한 레이어에 형성된 복수의 패스 트랜지스터들을 포함하고,
    상기 복수의 패스 트랜지스터들은, 상기 복수의 워드 라인들을 상기 로우 디코더에 연결하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 복수의 패스 트랜지스터들의 각각은, 블록 선택 신호가 인가되는 게이트 및 상기 수직 방향으로 연장되는 수직 채널을 포함하고,
    상기 게이트는 상기 적어도 하나의 스트링 선택 라인과 동일 레벨에 배치되고,
    상기 제1 반도체 층은 상기 복수의 패스 트랜지스터들을 상기 복수의 워드 라인들과 연결하는 복수의 셀 컨택 플러그들을 더 포함하고,
    상기 복수의 패스 트랜지스터들의 수직 채널들 사이의 피치는 상기 복수의 셀 컨택 플러그들 사이의 피치와 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 반도체 층은, 상기 적어도 하나의 스트링 선택 라인을 관통하는 복수의 스트링 선택 트랜지스터 구조체들; 및
    상기 복수의 수직 채널 구조체들 및 상기 복수의 스트링 선택 트랜지스터 구조체들을 서로 연결하는 복수의 패드들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 메모리 셀 어레이를 포함하는 제1 반도체 층; 및
    상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 로우 디코더를 포함하는 제2 반도체 층을 포함하고,
    상기 제1 반도체 층은,
    상기 수직 방향으로 적층된 복수의 워드 라인들;
    상기 복수의 워드 라인들, 및 상기 제1 반도체 층 및 상기 제2 반도체 층의 접합면 사이에 배치되는 적어도 하나의 스트링 선택 라인;
    상기 적어도 하나의 스트링 선택 라인과 동일한 레이어에 형성된 복수의 제1 패스 트랜지스터들을 포함하고,
    상기 복수의 제1 패스 트랜지스터들은, 상기 복수의 워드 라인들을 상기 로우 디코더에 연결하는 것을 특징으로 하는 비휘발성 메모리 장치.
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