TWI779693B - 半導體裝置與形成其之方法 - Google Patents

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翁茂元
劉光文
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Abstract

半導體裝置包含三維記憶胞陣列與配置以將三維記憶胞陣列分為複數個部分的複數條共同源極線。複數個部分中的每一部分是介於兩條相鄰的共同源極線之間且包含複數個導電層和複數個垂直通道，多個絕緣層使複數個導電層彼此分離，複數個垂直通道配置為正交地通過複數個導電層與絕緣層，複數個垂直通道中的每一者包含記憶胞串列。一或更多的部分中的每一部分之頂部包含配置以將該部分分為數個獨立單元的至少兩個串列選擇線切口，且藉由數條串列選擇線中的對應串列選擇線可選擇每一獨立單元。

Description

半導體裝置與形成其之方法
本揭露係有關於半導體裝置及形成其之方法，特別有關於具有數個串列選擇線切口之半導體裝置及形成其之方法。
記憶裝置，例如高密度反及閘(NAND)快閃記憶裝置，可具有各種結構以增加晶片上的記憶胞與線的密度。例如，三維(three-dimensional；3D)NAND結構由於其可於相似的佔地面積(footprint)內堆疊更多層以增加陣列密度而備受關注。隨著堆疊的層愈多，元件之間的間距(pitch)增加、水平方向的元件數量亦隨之降低，可能會限制三維結構之擴充性(scalability)。
本揭露描述用於具有數個串列選擇線(string select line；SSL)切口的記憶裝置之方法、系統與技術，其可提升記憶裝置之效率(efficiency)。具有數個串列選擇線切口的記憶裝置例如是具有介於兩 條相鄰的共同源極線(common source lines；CSLs)之間的兩個或更多個串列選擇線切口的記憶裝置。
實現於本揭露之技術可在兩條相鄰的共同源極線之間形成兩個或更多個串列選擇線切口，其可藉由降低共同源極線之數量來獲得更多的晶片面積以包含更多的垂直通道(串列)。串列選擇線切口可確保被每一串列選擇線切口分開的相鄰單元(例如，相鄰區塊或子區塊)是獨立的且彼此隔離(isolated)，從而可被獨立地選擇或操作。於本揭露之技術可在形成字元線之後或閘極取代之後形成串列選擇線切口，其可解決在字元線形成之前或閘極被取代之前形成串列選擇線切口而導致的開放字元線之問題(例如由於字元線中殘留絕緣材料)。
實現於本揭露之技術可應用於各種記憶體類型，例如單層單元(single-level cell；SLC)裝置、多層單元(multi-level cell；MLC)裝置(例如2層單元裝置)、三層單元(triple-level cell；TLC)裝置或四層單元(quad-level cell；QLC)裝置。本揭露之技術可應用於各維度之記憶系統，例如三維記憶系統。本揭露之技術可應於各種類型的非揮發性記憶系統，例如光罩式唯讀記憶體(Mask Read-Only Memory)、可編程唯讀記憶體(Programmable Read-Only Memory)、可抹除可編程唯讀記憶體(Erasable Programmable Read-Only Memory)、電子式可抹除可編程唯讀記憶體(Electrically Erasable Programmable Read-Only Memory)、以及快閃記憶體(Flash Memory)。快閃記憶體可包含NAND快閃記憶體、NOR快閃記憶體等等。另外地或替代地，本揭露之技術可應用於各種類型的裝置與系統，例如安全數位卡 (secure digital cards；SD cards)、嵌入式多媒體卡(embedded multimedia cards；eMMC)或固態硬碟(solid-state drives；SSDs)、嵌入式系統(embedded systems)、媒體播放器(media players)、行動裝置(mobile devices)等等。
一或更多的所揭實施方式之細節係闡述於附圖與以下敘述中。透過以下敘述、附圖與申請專利範圍，本揭露之其他特徵、方面與益處將變得顯而易見。
100:系統
110:裝置
112:裝置控制器
113:處理器
114:內部記憶體
116:記憶體
118:區塊
120:主機
140:區塊
141,157,262,314,514:記憶胞
142,152:記憶胞頁
143:串列選擇電晶體
144,154:記憶胞串列
145:接地選擇電晶體
146,156:串列選擇線
148,158,216:接地選擇線
149,159:共同源極線
150:記憶體區塊
200:記憶裝置
202:基板
203:共同導電層
204-1,204-2,342,546:共同源極線
205,319,519:部分
206,312,364,512:垂直通道
207:導電通孔
208:位元線
210,210-1,210-2,210-m,352,516:串列選擇線切口
212-1,212-2,212-3,212-(m+1),329,548:串列選擇線
214,214-0,214-n:字元線
218,316,336,521,542:絕緣層
230-1,230-2,230-3,230-(m+1),348,518:單元
250,260,265,270,280,290:圖
252:位元線接墊
253,313b,513b:多晶矽
254:ONO堆疊
256:底絕緣層
300,305,310,315,320,325,330,335,340,345,350:結構
302,502:氧化物層
304,504:氮化矽層
306,506:孔洞
311,511:位元線接墊
313a,513a:氧化物/氮化矽/氧化物
318,522:源極線溝槽
326,532:導電層
346,360:開口
362:絕緣材料
400:方法
402,404,406,408:步驟
500,505,510,515,520,525,530,535,540,545:結構
526:氮化矽殘留物
A-A’,B-B’,C-C’,D-D’:剖面線
X,Y,Z:方向
第1A圖係繪示包含記憶裝置之系統之示例；第1B圖係繪示包含記憶體區塊之記憶體之示例；第1C圖係繪示二維(two-dimensional；2D)記憶體之示例性區塊；第1D圖係繪示三維記憶體之示例性區塊；第2A-2B圖係繪示具有數個串列選擇線切口之示例性三維記憶裝置；第3A-3N圖係繪示在三維記憶結構中的相鄰共同源極線之間形成數個串列選擇線切口之方法；第4圖係繪示形成具有一或更多個串列選擇線切口之三維記憶裝置的方法的流程圖；及 第5A-5K圖係繪示在三維記憶結構中的相鄰共同源極線之間形成數個串列選擇線切口之另一方法。
各圖式中相似的元件符號與名稱代表相似元件。應理解的是，圖式中示出的各種示例性實施方式僅用以舉例說明本發明，且不一定按比例繪製。
第1A圖係繪示用於抹除及/或編程資料的系統100之示例。系統100包含裝置110與主機120。裝置110包含裝置控制器112與記憶體116。裝置控制器112包含處理器113與內部記憶體114。在一些實施方式中，裝置110包含耦接至(coupled to)裝置控制器112之複數個記憶體116。
在一些實施方式中，裝置110係為儲存裝置。例如，裝置110可以是嵌入式多媒體卡、安全數位卡、固態硬碟或其他合適的儲存器。在一些實施方式中，裝置110係為智慧型手錶(smart watch)、數位相機或媒體播放器。在一些實施方式中，裝置110係為耦接至主機120的客戶端裝置(client device)。例如，裝置110係為數位相機或媒體播放器中的安全數位卡，數位相機或媒體播放器係為主機120。
裝置控制器112係為通用微處理器(general-purpose microprocessor)或特定用途微控制器(application-specific microcontroller)。在一些實施方式中，裝置控制器112係為裝置110之記憶體控制器。以下內容描述的各種技術是基於裝置控制器112作 為記憶體控制器之實施方式。然而，以下內容描述的技術亦可應用於裝置控制器112作為不同於記憶體控制器之另一種控制器之實施方式。
處理器113配置以執行指令與處理資料。指令包含韌體指令及/或其他程式指令，韌體指令及/或其他程式指令在輔助記憶體(secondary memory)中分別儲存為韌體碼(firmware code)及/或其他程式碼。資料包含對應於韌體及/或處理器執行之其他程式的程式資料、以及其他合適的資料。在一些實施方式中，處理器113係為通用微處理器或特定用途微控制器。處理器113亦可稱為中央處理器(central processing unit；CPU)。
處理器113從內部記憶體114存取指令與資料。在一些實施方式中，內部記憶體係為靜態隨機存取記憶體(Static Random Access Memory；SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory；DRAM)。例如，在一些實施方式中，當裝置110係為嵌入式多媒體卡、安全數位卡或智慧型手錶時，內部記憶體114係為靜態隨機存取記憶體。在一些實施方式中，當裝置110係為數位相機或媒體播放器時，內部記憶體114係為動態隨機存取記憶體。
在一些實施方式中，內部記憶體係為包含於裝置控制器112中的快取記憶體(cache memory)，如第1A圖所示。內部記憶體114儲存對應於處理器113執行的指令之指令碼、及/或在運行期間處理器113請求的資料。
裝置控制器112將指令碼及/或資料從記憶體116轉移至內部記憶體114。記憶體116可以是半導體裝置。在一些實施方式中，記憶體116係為非揮發性記憶體，配置以長期儲存指令及/或資料，例如NAND快閃記憶裝置或一些合適的非揮發性記憶裝置。在記憶體116是NAND快閃記憶體的實施方式中，裝置110係為快閃記憶裝置，例如快閃記憶卡，且裝置控制器112係為NAND快閃控制器。例如，在一些實施方式中，當裝置110係為嵌入式多媒體卡或安全數位卡時，記憶體116係為NAND快閃記憶體；在一些實施方式中，當裝置110係為數位相機時，記憶體116係為安全數位卡；且在一些實施方式中，當裝置110係為媒體播放器時，記憶體116係為硬碟。
第1B圖係繪示包含複數個區塊118之記憶體116之示例性配置。記憶體116可以是二維記憶體或三維記憶體。區塊118可以是二維區塊或三維區塊。
第1C圖係繪示當記憶體116係為二維記憶體時，二維記憶體區塊140之示例性配置。區塊140可以是區塊118。區塊140包含多個記憶胞141，多個記憶胞141串聯耦接至列(column)位元線BL0、BL1、…、BLn-1和BLn以形成許多記憶胞串列(cell strings)144，多個記憶胞141耦接至行(row)字元線WL0、WL1、…、WLn-1和WLn以形成許多記憶胞頁(cell pages)142。
區塊中的每一記憶胞包含具有閘極、汲極、源極與定義於汲極和源極之間的通道之電晶體結構。每一記憶胞位於字元線和位元線之交點，閘極連接至字元線，汲極連接至位元線，源極連接至源 極線並因此連接至共同接地(common ground)。在一些示例中，快閃記憶胞之閘極具有雙閘極結構(dual-gate structure)，包含控制閘極與浮動閘極，其中浮動閘極掛在於兩個氧化物層之間以捕捉編程記憶胞之電子。
記憶胞串列144可包含全部串聯連接的許多記憶胞141、串列選擇電晶體(string select transistor；SST)143、以及接地選擇電晶體(ground select transistor；GST)145。串列選擇電晶體143連接至串列選擇線(string select line；SSL)146。不同串列中的串列選擇電晶體之閘極亦連接至相同的串列選擇線。多個記憶胞141之多個閘極分別連接至字元線WL0、WL1、…、WLn-1、WLn。多個記憶胞串列144或多個記憶胞141透過接地選擇電晶體145連接至共同源極線(common source line；CSL)149。共同源極線149可接地。接地選擇電晶體145之閘極連接至接地選擇線(ground select line；GSL)148。不同串列中的接地選擇電晶體之閘極亦連接至相同的接地選擇線。
記憶胞頁142可包含許多記憶胞141。記憶胞頁142中的多個記憶胞141之多個閘極串聯耦接至個別的字元線(WL)。當輸入電壓施加於字元線時，輸入電壓亦施加於記憶胞頁142中的多個記憶胞141之多個閘極。為了在讀取操作中讀取區塊140中的特定記憶胞頁142，較低的電壓施加於對應特定記憶胞頁142之字元線。同時，較高的電壓施加於區塊140中的多個其他記憶胞頁。
裝置110可包含快閃記憶體轉換層(Flash Translation Layer；FTL)以管理讀取、編程與抹除操作。快閃記憶體轉換層可儲存 於裝置控制器112中，例如於內部記憶體114中。快閃記憶體轉換層使用邏輯至實體(logical-to-physical；L2P)位址映射表，L2P位址映射表儲存從邏輯區塊中的邏輯頁到實體區塊中的實體頁之映射。
第1D圖係繪示當記憶體116係為三維記憶體時的示例性三維記憶體區塊150。記憶體區塊150可以是區塊118。三維記憶體區塊150可以是二維記憶體區塊140之堆疊。記憶胞157配置於三個維度，例如於XYZ坐標系統，記憶胞157耦接至許多字元線以形成許多記憶胞頁152，記憶胞157耦接至許多位元線以形成許多記憶胞串列154。記憶胞頁152可以是一層，例如在XY平面上，位於相同層上的多個記憶胞157可耦接至一字元線且具有相同電壓。記憶胞串列154包含沿著Z方向垂直地串聯連接的許多記憶胞157，其中一記憶胞可配置為耦接至串列選擇線156的串列選擇電晶體，一記憶胞可配置為耦接至接地選擇線158的接地選擇電晶體。記憶胞157之記憶胞串列154透過接地選擇電晶體連接至共同源極線159。共同源極線159可以是形成於三維記憶體之基板上的導電層(或數條導電線)。共同源極線159可耦接接地。
三維記憶體區塊可定義於兩條相鄰的共同源極線之間(例如沿著Z方向)。如同以下將更詳細討論的，可藉由先在半導體結構中形成多個源極線溝槽(source line trenches；SLTs)(或開口)，接著在多個源極線溝槽中沉積導電材料(例如金屬材料)以形成共同源極線。相鄰的共同源極線可導電地耦接至形成於基板上的共同導電層(例如共同源極線159)。共同導電層可由多晶矽、磊晶(epitaxial；Epi)或金 屬中的任一者製成。在一些情況下，相鄰的共同源極線與共同導電層(例如共同源極線159)一起被視為共同源極線。
為了在相同晶片面積中增加三維記憶體之密度，可使記憶胞尺寸更小，且從而可增加許多記憶胞，例如沿著X方向及/或沿著Y方向。在一些情況下，亦可在記憶胞陣列中形成更多共同源極線以得到更多獨立區塊。然而，因為每一共同源極線具有寬的寬度，例如160奈米(nanometer；nm)，共同源極線可能佔據較大的晶片面積，而可能使晶片中的記憶胞數量減少。在一些情況下，在兩條相鄰的共同源極線之間，可形成一或更多的串列選擇線切口，而不是使用一或更多的共同源極線，以將介於兩條相鄰的共同源極線之間的部分(例如一區塊)分為數個單元(例如多個區塊或子區塊)。更多的串列選擇線切口產生更多的單元。例如，m個串列選擇線切口可獲得(m+1)個單元，其中m係為整數。因為每一串列選擇線切口具有比共同源極線更小的寬度(例如小於80奈米)，相較於使用共同源極線，使用串列選擇線切口可省下更多空間給更多記憶胞。此外，串列選擇線切口之深度小於通過整個半導體結構的共同源極線之深度，所以亦可簡化製造步驟。從而，期望能有效率地在相鄰共同源極線之間製造串列選擇線切口，以使藉由串列選擇線切口分開的多個單元可被獨立地選擇或控制以供儲存使用。
在一些實施方式中，如同以下將更詳細討論的，第5A-5K圖係繪示在閘極取代或形成字元線之前，在相鄰共同源極線之 間形成串列選擇線切口之方法，由於字元線中殘留絕緣材料，此方法會導致開放字元線之問題(例如第5K圖所示)。
在一些實施方式中，如同以下將更詳細討論的，第2A-2B圖與第3A-3N圖係繪示在閘極取代或形成字元線之後，在相鄰共同源極線之間形成串列選擇線切口之另一方法，此方法可解決開放字元線之問題以得到可被獨立地選擇或控制的數個單元(例如第2A圖所示)。
第2A圖係繪示示例性三維記憶裝置200之剖面圖。可使用以下第3A-3N圖或第4圖所示之方法形成記憶裝置200。記憶裝置200可實現為第1A-1B圖之記憶體116。
記憶裝置200可形成於基板202上。基板202可包含可有裝置、電路、磊晶層或半導體形成於其上之任意的下層材料或多種材料。基板202可包含在半導體裝置下方或甚至成為半導體裝置之基底層的多個層。基板可包含矽(silicon)、摻雜矽(doped silicon)、鍺(germanium)、矽鍺(silicon germanium)、半導體化合物或其他半導體材料中的一者或其任意組合。
共同導電層203形成於基板202上。共同導電層203可以是第1D圖之共同源極線159。共同導電層203可耦接接地。記憶裝置200包含許多垂直通道(vertical channels；VCs)206形成於兩條相鄰的共同源極線204-1和204-2之間(統稱為多條共同源極線204且個別稱為共同源極線204)。兩條相鄰的共同源極線204定義出記憶裝置200之部分205。部分205可以是區塊。每一垂直通道206包含記憶胞串 列，例如第1C圖之記憶胞串列144或第1D圖之記憶胞串列154，且通過對應導電通孔(via)207耦接至對應位元線208。垂直通道206與共同源極線204導電地耦接至基板202上的共同導電層203。在一些實施方式中，共同導電層203包含許多導電線，許多導電線導電地耦接至垂直通道206和共同源極線204且被隔離材料隔離。
通過交替的數對導電層和絕緣層218之垂直通道206可由介電材料製成，例如氧化矽(silicon oxide)(或簡稱為氧化物或OX)。導電層可由導電材料製成，例如金屬，例如鎢(Tungsten；W)。導電層可形成一或更多的串列選擇線、一或更多的字元線、以及一或更多的接地選擇線216，一或更多的串列選擇線例如是串列選擇線212-1、串列選擇線212-2、…、串列選擇線212-m(統稱為多條串列選擇線212且個別稱為串列選擇線212)，一或更多的字元線例如是字元線214-0、…、字元線214-n(統稱為多條字元線214且個別稱為字元線214)，其中m和n係為整數。垂直通道206之外表面作為記憶胞之閘極，記憶胞之閘極導電地耦接至導電層，例如串列選擇線212、字元線214與接地選擇線216。
記憶裝置200可包含一或更多的串列選擇線切口，例如串列選擇線切口210-1、串列選擇線切口210-2、…、串列選擇線切口210-m(統稱為多個串列選擇線切口210且個別稱為串列選擇線切口210)。一或更多的串列選擇線切口210被填入隔離材料，例如氧化物，其可將記憶裝置200中介於兩條相鄰的共同源極線204之間的部分205分為數個獨立單元230-1、230-2、…、230-(m+1)(統稱為多個單 元230且個別稱為單元230)。每一單元230可以是可被獨立地控制或選擇的新區塊或子區塊。串列選擇線切口210之寬度小於共同源極線204之寬度。
如第2A圖所示，串列選擇線切口210位於部分205之頂部。串列選擇線切口210之深度小於垂直通道206之深度。串列選擇線切口210沿著Z方向延伸通過數個導電層且停止於絕緣層218。在一些實施方式中，串列選擇線切口210延伸通過的導電層之數量係為m+1，其可等於單元230之數量相同，或比串列選擇線切口之數量多1。也就是說，串列選擇線212可和一或更多的串列選擇線切口210相關聯。數個導電層中的每一者被視為串列選擇線212，其可配置以選擇多個單元230中的對應單元230。例如，如第2A圖所示，在讀取或編程操作中，選擇串列選擇線212-2(且不選擇其他串列選擇線，例如串列選擇線212-1或串列選擇線212-(m+1))使位元線208得以選擇單元230-2中的垂直通道206。來自位元線208之電壓傳送至被選擇的垂直通道206與基板202上的共同導電層203，且然後傳送至共同源極線204-1，共同源極線204-1可耦接至記憶裝置200之周邊。
第2B圖係繪示當具有兩個串列選擇線切口(m=2)時，記憶裝置200之剖面側視圖250(在YZ平面上)與記憶裝置200之四個剖面俯視圖260、270、280、290(在XY平面上)。為求簡化，第2B圖未示出記憶裝置200之一些元件，例如基板202與共同導電層203。
如第2B圖之圖250所示，每一垂直通道206包含位於垂直通道206頂部的位元線接墊(bit line pad；BLP)252。垂直通道206可被填入例如氧化物/氮化矽/氧化物(ONO)堆疊254與多晶矽253。在一些實施例中，垂直通道206被填入絕緣體/捕捉材料或捕捉材料/絕緣體組合之任意一者。在一些實施例中，垂直通道206僅被填入多晶矽或被填入多晶矽/絕緣體組合。位元線接墊252係為導電的，且配置為耦接導電通孔207，導電通孔207耦接至位元線208。位元線接墊252亦配置以密封垂直通道206，以在如第3D-3N圖所示之製程期間使垂直通道206之內部和外部環境分離。
如第2B圖所示，在兩條相鄰的共同源極線204之間，兩個串列選擇線切口210將部分205之頂部分為三個單元230-1、230-2、230-3。藉由對應的串列選擇線212-1、212-2、212-3可獨立地選擇每一單元230-1、230-2、230-3。每一串列選擇線切口210延伸通過三個導電層(例如三條串列選擇線212)且停止於底絕緣層256(氧化物)。導電層可由金屬製成，例如鎢。
圖260示出沿著包含底絕緣層256上的串列選擇線切口210與導電層(或由鎢製成的串列選擇線212)之平面的剖面俯視圖。圖270示出沿著包含底絕緣層256上的串列選擇線切口210與絕緣層(例如氧化物層)之平面的剖面俯視圖。圖280示出沿著包含底絕緣層256下的導電層(或由鎢製成的字元線214)而不包含串列選擇線切口210之平面的剖面俯視圖。圖290示出沿著包含底絕緣層256下的絕緣層(例 如氧化物層)而不包含串列選擇線切口210之平面的剖面俯視圖。平面上的垂直通道藉由絕緣材料，例如氧化物，而彼此絕緣。
如圖280所示，在不包含串列選擇線切口210的情況下，字元線214可使平面上的全部記憶胞262導電地連接在一起，例如在相同電壓下。然而，介於兩條相鄰的共同源極線204之間的沿著一方向上的記憶胞262的數量(例如沿著圖280中的Y方向上的14個記憶胞)可大於沿著相同方向上的區塊之記憶胞的數量(例如4個記憶胞)。從而，此有益於形成一或更多的串列選擇線切口以將記憶胞分為可被獨立地控制或選擇的不同單元(例如區塊或子區塊)。在一些示例中，區塊之記憶胞數量為4。若介於兩條相鄰的共同源極線204之間的記憶胞之數量大於4但不大於9，可形成一個串列選擇線切口以將記憶胞分為2單元，其中一個記憶胞係為偽(dummy)記憶胞。若介於兩條相鄰的共同源極線204之間的記憶胞之數量大於9但不大於14，可形成兩個串列選擇線切口以將記憶胞分為3單元，其中兩個記憶胞係為偽記憶胞。
如圖260所示，介於兩條相鄰的共同源極線204之間的記憶胞262之數量係為14，且兩個串列選擇線切口210將記憶胞分為三個單元230-1、230-2、230-3。應注意的是，每一單元230中，在對應的串列選擇線212上的記憶胞262是導電地耦接在一起。藉由對應的串列選擇線212可選擇或控制每一單元230。
兩個串列選擇線切口210可佔據兩排記憶胞，例如沿著X方向，這兩排記憶胞變成偽記憶胞排(dummy lines of memory cells)。 如放大圖265所示(亦如以下第3M-3N圖更詳細繪示)，每一串列選擇線切口210可位於沿著垂直方向(例如Z方向)的垂直通道206之記憶胞262之頂部。絕緣材料，例如氧化物，填充被串列選擇線切口210覆蓋的垂直通道206之頂部，此絕緣材料和填充串列選擇線切口210的絕緣材料相同。串列選擇線切口210之寬度(例如沿著Y方向)可小於垂直通道206之尺寸(例如直徑)，以使每一串列選擇線切口210覆蓋範圍少於一排垂直通道206，這排垂直通道206變成偽垂直通道排(dummy line of VCs)。在一些示例中，串列選擇線切口210之寬度介於約50奈米至約80奈米，且垂直通道206之直徑約為125奈米至135奈米。
第3A-3N圖係繪示在半導體裝置中的相鄰共同源極線之間形成數個串列選擇線切口之方法，半導體裝置例如是三維記憶結構。方法可用於形成第2A-2B圖之三維記憶裝置200。為求簡化，圖中未示出半導體裝置之基板。第3A-3K圖中的每一者包含下圖(a)和上圖(b)，其中上圖(b)是沿著下圖(a)中的剖面線B-B’繪示之剖面圖，且下圖(a)是沿著上圖(b)中的剖面線A-A’繪示之俯視圖。
第3A圖係繪示形成於基板上的結構300。結構300包含交替的複數對絕緣層，一對絕緣層包含兩相異的絕緣層，例如氧化物層302/氮化矽層304。結構300之頂層與底層皆為氧化物層302。可在某些溫度下於真空腔室中藉由有機金屬化學氣相沉積法(Metal-Organic Chemical Vapor Deposition；MOCVD)、分子束磊晶法(molecular beam epitaxy；MBE)、原子層沉積法(atomic layer deposition；ALD)、物理氣相沉積法(physical vapor deposition；PVD)、化學氣相沉積法(Chemical Vapor Deposition；CVD)或任意其他合適的沉積方法以在基板上沉積交替的複數對絕緣層(氧化物層302和氮化矽層304)。
第3B圖係繪示形成通過結構300，例如通過數個氧化物層302和氮化矽層304，之複數個垂直孔洞(或開口)306之後的結構305。孔洞306可形成為矩陣(matrix)或陣列(array)。可沿著垂直方向，例如Z方向，進行各向異性蝕刻(anisotropic etching)以形成孔洞306，例如可使用反應性離子蝕刻(reactive ion etching；RIE)或電漿蝕刻(plasma etching)。
第3C圖係繪示填充孔洞306以形成垂直通道312之後的結構310。可以絕緣體/捕捉材料或捕捉材料/絕緣體組合之任意一者填充孔洞306，或僅以多晶矽填充孔洞306，或以多晶矽/絕緣體組合填充孔洞306。垂直通道312可以是第2A-2B圖之垂直通道206。在一些示例中，垂直通道312包含數層氧化物/氮化矽/氧化物(ONO)313a。ONO 313a可形成於孔洞306之內表面上，且多晶矽313b可填充於孔洞306之中央。每一垂直通道312中的填充材料(例如ONO 313a與多晶矽313b)可形成沿著垂直方向的記憶胞314之串列，垂直方向例如是Z方向。位元線接墊311可形成於垂直通道312的頂部以密封垂直通道312，以在下列製程步驟期間使垂直通道312之內部和外部環境分離。位元線接墊311可以是第2B圖之位元線接墊252。位元線接墊 311係為導電的，且可通過導電通孔(例如第2A圖之導電通孔207)耦接至位元線(例如第2A圖之位元線208)。
如第3D圖所示，絕緣層316，例如氧化物，形成於垂直通道312之頂部，其可配置以在後續製程步驟中保護位元線接墊311且使位元線接墊311保持導電。接著，源極線溝槽318形成於結構315中，例如藉由沿著垂直方向(例如Z方向)進行各向異性蝕刻以形成源極線溝槽318。源極線溝槽318亦沿著X方向延伸。源極線溝槽318具有沿著Y方向的寬度，例如160奈米。源極線溝槽318將複數個垂直通道312分為數個部分319。兩個相鄰的源極線溝槽318定義出對應的部分319。如第3D圖所示，沿著Y方向，部分319可包含14個記憶胞314。
第3E圖係繪示從結構315中移除一類型的絕緣層(例如氮化矽層304)之後的結構320。氮化矽層304之氮化矽絕緣材料可被選擇性蝕刻移除，例如使用蝕刻溶液(例如H3PO4)進行溼式蝕刻，且保留其他類型的絕緣層(氧化物層302)與垂直通道312。蝕刻溶液經由源極線溝槽318流向氮化矽層304，如箭頭線所示。因為部分319中沒有隔離物，例如所有氮化矽絕緣材料可被完全移除。
第3F圖係繪示在沉積(例如使用化學氣相沉積法)導電材料(例如金屬鎢)以填充多個絕緣層(氧化物層302)之間遺留的空間之後的結構325。導電材料形成絕緣層(氧化物層302)之間的導電層326。導電材料可形成記憶胞314之閘極。導電層326可形成連接記憶胞314 之閘極的字元線。此步驟亦可視為閘極取代，例如以導電層326取代絕緣層(氮化矽層304)。
導電材料亦可形成於源極線溝槽318之內表面，其可使源極線溝槽318之寬度變小。為了使導電層326(或字元線)和將要形成於源極線溝槽318中的共同源極線絕緣，如第3G圖所示，圍繞著源極線溝槽318的導電材料(例如鎢)被蝕刻，例如藉由溼式蝕刻。蝕刻溶液可通過源極線溝槽318流向導電材料，如箭頭線所示。在形成的結構330中，絕緣層316內的間隔可比絕緣層316下方的間隔更窄。
在圍繞著源極線溝槽318的導電材料被蝕刻移除後，絕緣材料，例如氧化物，被沉積於源極線溝槽318周圍。如第3H圖之結構335所示，薄絕緣層336使源極線溝槽318和導電層326分開。在一些情況下，若有太多絕緣材料沉積於源極線溝槽318中，可移除額外的絕緣材料，例如藉由蝕刻來移除，以使源極線溝槽318可具有合適的寬度且同時和導電層326隔離。
第3I圖係繪示沉積(例如使用化學氣相沉積法)導電材料於源極線溝槽318中以在源極線溝槽318中形成共同源極線342之後的結構340。導電材料可為多晶矽、磊晶或金屬(例如鎢)。在一些情況下，結構340之表面被平滑處理或研磨處理，例如使用化學機械研磨(chemical mechanical polishing；CMP)或平坦化處理。共同源極線342可為第2A-2B圖之共同源極線204。絕緣層336使共同源極線342隔離於導電層326(或字元線)。在兩條相鄰的共同源極線342之間， 部分319包含許多記憶胞314，其可被一或更多的串列選擇線切口分為數個單元。
第3J圖係繪示在兩條相鄰的共同源極線342之間的部分319之頂部形成用於串列選擇線切口之兩個開口346之後的結構345，例如藉由蝕刻處理來形成開口346。可使用基於CF4氣體之蝕刻來實現蝕刻處理。兩個開口346將部分319分為三個單元348。單元348可以是第2A-2B圖之單元230。每一單元348可以是新的區塊或子區塊。每一單元348沿著Y方向可包含4個記憶胞。頂部可包含被絕緣層(氧化物層302)分開的三條字元線326。開口346延伸通過三條字元線326，但不超過三條字元線326下方的氧化物層302(底絕緣層)。三條字元線326變為三條對應串列選擇線329。每一串列選擇線329可配置以選擇對應單元348。
第3K圖係繪示在開口346中沉積(例如使用化學氣相沉積法)絕緣材料(例如氧化物)以形成串列選擇線切口352之後的結構350。在一些情況下，結構350之表面被平滑處理或研磨處理，例如使用化學機械研磨。串列選擇線切口352可以是第2A-2B圖之串列選擇線切口210。結構350可以第2B圖之圖250、260、270、280、290表示。串列選擇線切口352之寬度小於共同源極線342之寬度，串列選擇線切口352之寬度例如小於100奈米，共同源極線342之寬度例如是160奈米。每一串列選擇線切口352使兩個相鄰的單元348分開。每一單元348可被對應的串列選擇線329選擇。
為了更好的描述結構340、345、350，第3L-3N圖為沿著剖面線CC’和DD’繪示之剖面圖，其中沿著剖面線CC’之平面跨越被串列選擇線切口352覆蓋的垂直通道312，且沿著剖面線DD’之平面未跨越垂直通道312但跨越被串列選擇線切口352覆蓋的垂直通道312之間的區域。第3L-3N圖中的每一者包含三張圖：圖(a)是沿著剖面線AA’繪示的剖面圖、圖(b)是沿著剖面線DD’繪示的剖面圖、以及圖(c)是沿著剖面線CC’繪示的剖面圖。
第3L圖、第3M圖、第3N圖之圖(a)和圖(b)分別相似於第3I圖、第3J圖、第3K圖之下圖(a)和上圖(b)。如第3L圖、第3M圖、第3N圖之圖(c)所示，不包含垂直通道312的頂部被蝕刻以形成開口346(開口346接著被填入絕緣材料362以形成部分的串列選擇線切口352)同時垂直通道312的頂部被蝕刻以形成開口360(開口360接著被填入絕緣材料362以形成串列選擇線切口352的其他部分)。垂直通道312之頂部包含位元線接墊311、ONO 313a與多晶矽313b。不包含垂直通道312之頂部包含數層導電層326(字元線，例如可由鎢製成)與氧化物層302。可使用非選擇性蝕刻，例如基於CF4氣體之蝕刻，以同時移除不同材料(氧化物、氮化物、鎢、多晶矽)。具有開口360之垂直通道312被填入絕緣材料362(例如氧化物)而成為垂直通道364，如第3N圖之圖(c)所示。相較於此，沒有垂直通道312的開口346被填入絕緣材料362(例如氧化物)而成為串列選擇線切口352。因此，如第2B圖之圖265所示，串列選擇線切口352可跨越其頂部具有 絕緣材料之一或更多的垂直通道364。串列選擇線切口352係為連續的層(或壁)，例如於ZX平面上。
在一些實施方式中，由於串列選擇線切口352形成於部分319內，可在形成源極線溝槽318與字元線326之後(如第3F圖所示)、且在形成共同源極線342之前，形成串列選擇線切口352。
第4圖係為形成具有一或更多的串列選擇線開口之半導體裝置之方法400的流程圖。方法400可相似於第3A-3N圖所示之方法。半導體裝置可以是第1A-1B圖之記憶體116、第2A-2B圖之記憶裝置200、或第3K圖和第3N圖之結構350。
半導體裝置可形成於基板上，例如第2A圖之基板202。交替的複數對第一層和第二層可先形成於基板上，如第3A圖所示。第一層係為電性絕緣的，例如第3A圖之氧化物層302。第二層亦可為電性絕緣的，例如第3A圖之氮化矽層304。
在步驟402中，形成複數個垂直通道通過基板上的交替的複數對第一層和第二層。垂直通道可以是第3C圖之垂直通道312。可依據第3B圖和第3C圖形成複數個垂直通道。第一步，垂直地蝕刻(例如使用反應性離子蝕刻或電漿蝕刻)通過交替的複數對第一層和第二層以形成複數個孔洞(例如孔洞306)。第二步，數個電晶體層(例如第3C圖之ONO 313a與多晶矽313b)可形成於孔洞中以形成記憶胞串列(例如第1D圖之記憶胞串列154)。舉例而言，氧化物/氮化矽/氧化物堆疊(例如第3C圖之ONO 313a)可先形成於孔洞的內表面上，接著以多晶矽(例如第3C圖之多晶矽313b)填充孔洞。第三步，位元線接墊 (例如第3C圖之位元線接墊311)可形成於孔洞中的記憶胞串列之頂部，以形成垂直通道。
在步驟404中，形成複數個源極線溝槽以將複數個垂直通道分為複數個部分。複數個部分中的每一部分係介於兩個相鄰的源極線溝槽之間。源極線溝槽可以是第3D圖之源極線溝槽318。部分可以是第3D圖之部分319。
在步驟406中，複數個部分中的每一部分中，以導電材料取代相鄰的第一層之間的第二層以形成介於相鄰的第一層之間的導電層。第二層(例如氮化矽)可被選擇性蝕刻(例如使用蝕刻溶液H3PO4之溼式蝕刻)。蝕刻溶液可通過源極線溝槽流向第二層以蝕刻第二層，從而形成介於相鄰的第一層之間的空隙，如第3E圖所示。接著，沉積導電材料(例如金屬鎢)以填充介於相鄰的第一層之間的空隙，以形成導電層，如第3F圖所示。導電層可形成字元線，例如第3F圖之字元線326。
在步驟408中，在每一部分的頂部形成一或更多的串列選擇線切口。一或更多的串列選擇線切口(例如第2A-2B圖之串列選擇線切口210或第3K圖和第3N圖之串列選擇線切口352)配置以將部分(例如第3I圖之部分319)分為數個獨立的單元(例如第2A-2B圖之單元230或第3K圖和第3N圖之單元348)。
可依據第3J圖、第3M圖、第3K圖和第3N圖形成一或更多的串列選擇線切口。第一步，蝕刻部分的頂部以形成對應於一或更多的串列選擇線切口之一或更多的開口，如第3J圖所示。在一些 情況下，對應於一或更多的串列選擇線切口之一或更多的垂直通道之頂部亦被蝕刻，如第3M圖所示。一或更多的垂直通道之頂部對應於部分的頂部。位於垂直通道之頂部、以及頂部中不具有垂直通道的部分的不同材料(例如氧化物、氮化矽、鎢、多晶矽)被一起蝕刻移除(例如使用CF4氣體蝕刻)。第二步，在一或更多的開口中填充絕緣材料(例如氧化物)，以形成一或更多的串列選擇線切口，如第3K圖所示。因此，絕緣材料亦填充於一或更多的垂直通道之頂部，如第3N圖之圖(c)所示。
位於頂部的每一串列選擇線切口可延伸至部分的頂部之深度，但不超過底部的第一層(例如第2B圖之底絕緣層256(氧化物))。串列選擇線切口正交地通過底部的第一層上的多個導電層中的一或更多的導電層。一或更多的導電層中的每一者形成數個串列選擇線之個別串列選擇線(例如第2A-2B圖之串列選擇線212)，且配置以選擇數個獨立單元中的對應單元。數個串列選擇線之數量等於數個獨立單元之數量。
如第2B圖之圖260所示，串列選擇線切口形成以將底部的第一層上的一或更多的導電層中的記憶胞分為數個獨立單元。如第2B圖之圖280所示，底部的第一層下方的導電層(例如字元線)中的記憶胞導電地連接，而沒有被串列選擇線切口分開。如第2B圖之圖265所示，每一串列選擇線切口沿著一方向連續地延伸，而不會被部分中的沿著該方向之一或更多的垂直通道分開。在部分中，串列選擇線切口之絕緣材料沿著該方向佔據一或更多的垂直通道之頂部。
方法400可更包含在複數個源極線溝槽中形成複數個共同源極線。例如，可依據第3G-3I圖形成共同源極線。第一步，在形成導電層之後，圍繞著複數個源極線溝槽之導電材料被蝕刻移除，如第3G圖所示。第二步，在複數個源極線溝槽之內部區域中沉積絕緣材料，如第3H圖所示。第三步，在源極線溝槽中沉積導電材料以形成複數條共同源極線，且絕緣材料(例如第3I圖之絕緣層336(氧化物層))被配置以使共同源極線隔離於導電層。
在一些實施方式中，如第3G-3N圖所示，共同源極線是形成於一或更多的串列選擇線切口形成之前。在形成複數條共同源極線之後，在介於兩條對應的相鄰共同源極線之間的每一部分之頂部中形成一或更多的串列選擇線切口，且每一串列選擇線切口係配置以分離部分中的兩個相鄰獨立單元。在一些實施方式中，共同源極線是形成於一或更多的串列選擇線切口形成(步驟408)之後。
為了比較第3A-3N圖所述之方法和第4圖之方法400，第5A-5K圖係繪示在三維記憶結構形成介於相鄰共同源極線之間的數個串列選擇線切口之另一方法。方法是在形成字元線之前且在形成共同源極線之前形成串列選擇線切口，此方法會導致多個問題，包含開放字元線與無法操作的單元。
為求簡化，圖中未示出用於半導體裝置之基板。第5A-5K圖中的每一者包含下圖(a)和上圖(b)，其中上圖(b)是沿著下圖(a)中的剖面線B-B’繪示之剖面圖，且下圖(a)是沿著上圖(b)中的剖面線A-A’繪示之俯視圖。
第5A圖係繪示結構500形成於基板上。結構500可以是第3A圖之結構300。結構500包含交替的複數對絕緣層，一對絕緣層包含兩相異的絕緣層，例如氧化物層502/氮化矽層504。結構500之頂層與底層皆為氧化物層502。
和第3D-3N圖之方法不同的是，此處之方法是在形成結構500之後、但在形成字元線和共同源極線之前形成一或更多的串列選擇線切口。例如，第5B圖係繪示在兩個串列選擇線切口516形成於結構500之部分519之頂部上之後的結構505。可先蝕刻(例如反應性離子蝕刻)頂部以形成兩個開口，接著在開口中填充絕緣材料(例如氧化物)，以形成串列選擇線切口516。串列選擇線切口516相似於第3K圖之串列選擇線切口352。串列選擇線切口516將部分519分為三個單元518。在部分519之頂部中的每一串列選擇線切口516延伸通過三個氮化矽層504，且不超過底部的氧化物層502。
第5C圖係繪示在形成通過結構505的複數個垂直孔洞(或開口)506之後的結構510。孔洞506可以是第3B圖的孔洞306。可沿著垂直方向(例如Z方向)進行各向異性蝕刻以形成孔洞306，例如可使用反應性離子蝕刻或電漿蝕刻。和第3B圖之結構305不同的是，結構510包含串列選擇線切口516。由於串列選擇線切口516形成於孔洞506之前，孔洞506可形成於串列選擇線切口516上。
第5D圖係繪示在填充孔洞506以形成垂直通道512之後的結構515。垂直通道512可以是第3C圖的垂直通道312。在一些示例中，垂直通道512包含數層氧化物/氮化矽/氧化物(ONO)513a(例 如第3C圖的ONO 313a)與多晶矽513b(例如第3C圖的多晶矽313b)。每一垂直通道512中的填充材料(例如ONO 513a與多晶矽513b)可沿著垂直方向(例如Z方向)形成記憶胞514之串列。位元線接墊511(例如第3C圖的位元線接墊311)可形成於垂直通道512的頂部。和第3C圖的結構310不同的是，結構515包含串列選擇線切口516。由於串列選擇線切口516之形成早於孔洞506與垂直通道512之形成，如圖519所示，串列選擇線切口516不會跨越垂直通道512，此和第3K圖或第3N圖所示之跨越垂直通道312的串列選擇線切口352不同，第3K圖或第3N圖之串列選擇線切口352是在形成字元線326之後或在閘極取代之後才形成。
如第5E圖所示，絕緣層521(例如氧化物)形成於垂直通道512之頂部，其可配置以在後續製程步驟中保護位元線接墊511且使位元線接墊511保持導電。接著，源極線溝槽522形成於結構520中，例如沿著垂直方向(例如Z方向)進行各向異性蝕刻以形成源極線溝槽522。源極線溝槽522將複數個垂直通道512分為數個部分519。兩個相鄰的源極線溝槽522定義出對應的一個部分519，一個部分519被分為三個單元518。
第5F圖係繪示從結構520中移除一類型的絕緣層(例如氮化矽層504)之後的結構525。氮化矽層504之氮化矽絕緣材料可被選擇性蝕刻移除，例如使用蝕刻溶液(例如H3PO4)之溼式蝕刻。蝕刻溶液透過源極線溝槽522流向氮化矽層504，如箭頭線所示。
然而，由於串列選擇線切口516(例如由不同於氮化矽層504之氧化物材料製成)始中央的單元518隔離於相鄰的上下單元518，中央的單元518不會被蝕刻溶液蝕刻，且從而有絕緣材料(例如氮化矽殘留物526)殘留於串列選擇線切口516中。因此，結構525和第3E圖之結構320不同，第3E圖中的絕緣材料氮化矽被完全移除。
第5G圖係繪示在沉積(例如使用化學氣相沉積法)導電材料(例如金屬鎢)以填充留在多個絕緣層(氧化物層502)之間的空間以後的結構530。導電材料形成絕緣層(氧化物層502)之間的導電層532。導電材料可形成記憶胞514之閘極。導電層532可形成連接記憶胞514之閘極的字元線。此步驟亦可稱為閘極取代，例如以導電層532取代絕緣層(氮化矽層504)。然而，如第5G圖所示，由於氮化矽殘留物526留在中央的單元518中，導電材料不能取代氮化矽殘留物526，會使得中央的單元518中的多個記憶胞514相互隔離且不能被串列選擇線一起選擇。
第5H-5K圖係繪示在源極線溝槽522中形成共同源極線546，相似於第3G-3I圖所述。為了使導電層(或字元線)532絕緣於將要形成於源極線溝槽522中的共同源極線546，如第5H圖所示，圍繞著源極線溝槽522之導電材料(例如鎢)被蝕刻(例如藉由溼式蝕刻)。在形成的結構535中，絕緣層521(氧化物)內的間隔可比絕緣層521(氧化物)下方的間隔更窄。
在圍繞著源極線溝槽522之導電材料被蝕刻移除後，絕緣材料(例如氧化物)沉積於源極線溝槽522周圍。如第5I圖之結構540 所示，薄絕緣層542使源極線溝槽522和導電層532分開。第5J圖和第5K圖係繪示在源極線溝槽522中沉積(例如化學氣相沉積法)導電材料以在源極線溝槽522中形成共同源極線546之後的結構545。第5J圖係繪示橫跨垂直通道512之剖面圖，且第5K圖係繪示橫跨氧化物材料之剖面圖，其中氮化矽殘留物526仍填充中央的單元518。串列選擇線切口516延伸通過三個導電層，這三個導電層變為頂部的串列選擇線548。然而，由於中央的單元518不導電，中央的單元518不能被對應的串列選擇線548選擇，此和第3K圖中的中央單元348不同。因此，相較於第5K圖的三維結構545，第3K圖的三維結構350可具有較好的性能(performance)。
所揭示的示例與其他示例可實現為一或更多的電腦程式產品，例如，編碼於電腦可讀取媒體的電腦程式指令之一或更多的模組，電腦可讀取媒體可藉由資料處理設備來執行或可控制資料處理設備之運作。電腦可讀取媒體可為機器可讀儲存裝置、機器可讀儲存基板、記憶裝置或其中的一或更多者之組合。用詞「資料處理設備」包含用以處理資料的所有設備、裝置與機器，例如包含可編程處理器、電腦、或數個處理器或電腦。除了硬體之外，設備還可包含創造所討論的程式之執行環境的編碼，例如構成處理器韌體、協定疊(protocol stack)、資料庫管理系統、作業系統或其中的一或更多者之組合的編碼。
系統可包含用以處理資料的所有設備、裝置與機器，例如包含可編程處理器、電腦、或數個處理器或電腦。除了硬體之外， 系統還可包含創造所討論的程式之執行環境的編碼，例如構成處理器韌體、協定疊、資料庫管理系統、作業系統或其中的一或更多者之組合的編碼。
可以任意形式的程式語言(包含編譯語言或直譯語言)寫入電腦程式(亦被稱為程式、軟體、應用軟體、描述檔或編碼)，且其可部署為任意形式，包含獨立程式或模組、組件、次常式(subroutine)或其他適合用於運算環境之單元。電腦程式不一定對應於檔案系統中的一檔案。程式可儲存於保存其他程式或資料(例如，儲存於標記式語言文件中的一或更多的描述檔)的檔案的一部分、可儲存於專用於所討論的程式之單一檔案、或可儲存於數個協調檔案(coordinated files)(例如儲存一或更多的模組、副程式或部分編碼的檔案)。電腦程式可部署以執行於一電腦上或位於一站點或分布於數個站點且以通訊網路互連的數台電腦上。
本文中描述的方法與邏輯流程(logic flows)可藉由一或更多的可編程處理器來執行，一或更多的可編程處理器執行一或更多的電腦程式以進行所述之功能。亦可藉由特殊用途邏輯電路(例如現場可程式化邏輯閘陣列(field programmable gate array；FPGA)或特定應用積體電路(application specific integrated circuit；ASIC)來執行所述方法與邏輯流程，且設備亦可實現為特殊用途邏輯電路。
適合用以執行電腦程式之處理器包含，舉例而言，通用處理器與特殊用途微處理器、以及任意類型的數位電腦之任意一或更多個處理器。一般而言，處理器將會從唯讀記憶體或隨機存取記憶體 或兩者皆有接收指令與資料。電腦之必要元件可包含用以執行指令的處理器、以及用以儲存指令與資料的一或更多的記憶裝置。一般而言，電腦亦可包含用以儲存資料的一或更多的大容量儲存裝置，或者，電腦可操作性地耦接至用以儲存資料的一或更多的大容量儲存裝置以接收資料或傳送資料或兩者皆有，大容量儲存裝置例如是磁碟、磁光碟或光碟。然而，電腦不必然具有這些裝置。適合用於儲存電腦程式指令與資料之電腦可讀取媒體可包含所有形式的非揮發性記憶體、媒體與記憶裝置、磁碟，例如包含半導體記憶裝置(例如可抹除可編程唯讀記憶體(EPROM)、電子式可抹除可編程唯讀記憶體(EEPROM)及快閃記憶裝置)。處理器與記憶體可輔以特殊用途邏輯電路，或者可併入特殊用途邏輯電路。
雖然本文描述了許多特定示例，但這些示例不應被用來限制本發明所要主張的範圍或可以被主張的範圍，而應被認為是對特定實施例的特定特徵的描述。在本文中，描述於不同實施例的特徵亦可結合實現於單一實施例中。相反地，描述於單一實施例中的各種特徵亦可分開實現於數個實施例中，或者以合適的次組合實現於數個實施例中。此外，雖然上文將多個特徵描述為在某些組合下起作用，即使最初主張如此，但是在一些情況下，來自所要求保護的組合中的一或多個特徵可從該組合中刪除，並且所要求保護的組合可能指向次組合或次組合的變形。相似地，雖然在圖式中以特定的順序描述多個操作，但這不應被理解為必須要以所示出的特定順序或依序執行這些操 作才能實現所要的結果，也不應被理解為必須要執行所有示出的操作才能實現所要的結果。
僅揭露一些示例與實施方式。基於所揭示之內容，本領域中具有通常知識者當可對所述示例與實施方式進行變化、修飾和強化，亦可有其他實施方式。
200:記憶裝置
202:基板
203:共同導電層
204-1,204-2:共同源極線
205:部分
206:垂直通道
207:導電通孔
208:位元線
210-1,210-2,210-m:串列選擇線切口
212-1,212-2,212-(m+1):串列選擇線
214-0,214-n:字元線
216:接地選擇線
218:絕緣層
230-1,230-2,230-(m+1):單元

Claims (10)

  1. 一種半導體裝置，包含：一三維(3D)記憶胞陣列；以及複數條共同源極線(common source lines；CSLs)，裝配以將該三維記憶胞陣列分為複數個部分，該複數個部分中的每一者係介於兩條相鄰共同源極線之間，該複數個部分中的每一者包含：複數個導電層，多個絕緣層使該複數個導電層彼此分離；及複數個垂直通道，配置為正交地通過該複數個導電層與該些絕緣層，該複數個垂直通道中的每一者包含一記憶胞串列，其中該複數個部分之一或更多的部分中的每一該部分的一頂部包含配置以將該部分分為數個獨立單元的至少兩個串列選擇線(string select line；SSL)切口，且其中藉由數條串列選擇線之一對應串列選擇線可選擇該數個獨立單元中的每一者。
  2. 如請求項1所述之半導體裝置，其中對該一或更多的部分中的每一該部分而言，該至少兩個串列選擇線切口中的每一該串列選擇線切口被填入一絕緣材料且裝配以使該部分之兩個相鄰的獨立單元分開，其中該串列選擇線切口之該絕緣材料佔據該複數個垂直通道之至少一垂直通道之一頂部。
  3. 如請求項1所述之半導體裝置，其中對該一或更多的部分中的每一該部分而言，該至少兩個串列選擇線中的每一 該串列選擇線切口沿著一方向連續地延伸，且未被該部分中沿著該方向的一或更多的該垂直通道所分離。
  4. 如請求項1所述之半導體裝置，其中對該一或更多的部分中的每一該部分而言，該至少兩個串列選擇線中的每一該串列選擇線切口延伸至該部分之該頂部的一深度但不超過一底絕緣層，該串列選擇線切口配置為正交地通過該底絕緣層上的一或更多的導電層，其中該底絕緣層下的一導電層中的多個記憶胞導電地連接且不被該些串列選擇線切口分開。
  5. 如請求項1所述之半導體裝置，更包含在一基板上的一共同導電層，其中該複數條共同源極線與該複數個垂直通道導電地耦接至該基板上的該共同導電層。
  6. 一種半導體裝置，包含：一三維記憶胞陣列；以及複數條共同源極線，配置以將該三維記憶胞陣列分為複數個部分，該複數個部分中的每一者介於兩條相鄰的共同源極線之間，且該複數個部分中的每一者包含：複數個導電層，多個絕緣層使該複數個導電層彼此分離；及複數個垂直通道，配置為正交地通過該複數個導電層與該些絕緣層，該複數個垂直通道中的每一者包含一記憶胞串列， 其中該複數個部分之一或更多的部分中的每一者之一頂部包含一或更多的串列選擇線切口，該一或更多的串列選擇線切口配置以將該部分分為數個獨立單元，其中，該一或更多的串列選擇線切口中的每一串列選擇線切口被填入一絕緣材料且配置以使該部分之兩相鄰單元分開，該串列選擇線切口之該絕緣材料佔據該複數個垂直通道之至少一垂直通道之一頂部。
  7. 一種形成半導體裝置之方法，包含：形成複數個垂直通道，該複數個垂直通道通過一基板上的交替的複數個第一層和複數個第二層，該複數個第一層係為電性絕緣的；形成複數個源極線溝槽，以將該複數個垂直通道分為複數個部分，該複數個部分中的每一者介於兩個相鄰源極線溝槽之間；在該複數個部分中的每一者中，以一導電材料取代多個相鄰的第一層之間的多個第二層，以在該些相鄰的第一層之間形成多個導電層；以及在該複數個部分中的一或更多的部分中的每一者之一頂部形成一或更多的串列選擇線切口，該一或更多的串列選擇線切口配置以將該部分分為數個獨立單元。
  8. 如請求項7所述之方法，更包含：在該複數個源極線溝槽中形成複數條共同源極線， 其中在該一或更多的部分中的每一者之該頂部形成該一或更多的串列選擇線切口之步驟包含：在形成該複數條共同源極線之後，在多條相鄰的對應共同源極線之間形成該一或更多的串列選擇線切口，該一或更多的串列選擇線切口中的每一者配置以將該部分分為兩個相鄰獨立單元。
  9. 如請求項7所述之方法，其中在該一或更多的部分中的每一者之該頂部形成該一或更多的串列選擇線切口之步驟包含：蝕刻該部分之該頂部以形成對應於該一或更多的串列選擇線切口之一或更多的開口；以及將一絕緣材料填入該一或更多的開口以形成該一或更多的串列選擇線切口。
  10. 如請求項7所述之方法，其中對該一或更多的部分中的每一者而言，該一或更多的串列選擇線切口中的每一者延伸至該部分之該頂部的一深度但不超過該頂部中的一底部第一層，其中該串列選擇線切口配置為正交地通過該底部第一層上的該些導電層中的一或更多的導電層，其中該一或更多的導電層中的每一者形成數條串列選擇線之一個別串列選擇線且配置以選擇該數個獨立單元之一對應單元。
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