KR20220033781A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 제1 방향으로 교대로 적층된 층간 절연막들 및 워드라인들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하고, 상기 제1 방향을 향하여 가늘어지는 채널기둥들; 상기 채널기둥들을 감싸고, 상기 게이트 적층체에 중첩되도록 연장된 소스 셀렉트 라인들; 및 상기 소스 셀렉트 라인들 사이에서 상기 게이트 적층체에 중첩되고, 상기 제1 방향에 상반된 방향을 향하여 가늘어지는 소스 분리 절연막을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함할 수 있다. 메모리 셀들은 복수의 셀 메모리 스트링들을 구성할 수 있다. 메모리 셀 스트링들은 워드라인들 및 셀렉트 라인들에 연결될 수 있다. 셀렉트 라인들은 소스 셀렉트 라인들 및 드레인 셀렉트 라인들을 포함할 수 있다.
본 발명의 실시 예는 소스 셀렉트 라인들을 서로 분리하는 소스 분리 절연막의 정렬마진을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 방향으로 교대로 적층된 층간 절연막들 및 워드라인들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하고, 상기 제1 방향을 향하여 가늘어지는 채널기둥들; 상기 채널기둥들을 감싸고, 상기 게이트 적층체에 중첩되도록 연장된 소스 셀렉트 라인들; 및 상기 소스 셀렉트 라인들 사이에서 상기 게이트 적층체에 중첩되고, 상기 제1 방향에 상반된 방향을 향하여 가늘어지는 소스 분리 절연막을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 방향을 향하는 제1 단부에 가까워질수록 가늘어지는 채널기둥들, 및 상기 채널기둥들을 감싸고 상기 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들 포함하는 예비구조를 형성하는 단계; 상기 도전패턴들 중 상기 채널기둥들의 상기 제1 단부에 인접한 적어도 한층의 제1 도전패턴을 관통하고, 상기 제1 방향에 상반된 방향을 향하여 가늘어지는 트렌치를 형성하는 단계; 및 상기 트렌치를 채우는 소스 분리 절연막을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 채널기둥들 사이에 배치된 소스 분리 절연막이 채널기둥들과 역방향으로 가늘어지므로, 채널기둥들 사이에서 소스 분리 절연막의 정렬마진을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 블록을 나타내는 회로도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 게이트 적층체들, 채널기둥들, 및 비트라인들에 대한 레이아웃을 나타낸다.
도 3a는 도 2에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면을 나타내고, 도 3b는 도 3a에 도시된 R1영역을 확대한 단면을 나타낸다.
도 4a는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면을 나타내고, 도 4b는 도 4a에 도시된 R2영역을 확대한 단면을 나타낸다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소스 셀렉트 라인들을 확대한 단면을 나타낸다.
도 6a는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면을 나타내고, 도 6b는 도 6a에 도시된 R3영역을 확대한 단면을 나타낸다.
도 7a 내지 도 7h는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8a 내지 도 8d는 도 7h에 도시된 공정 이후, 이어지는 공정들을 나타내는 확대 단면도들이다.
도 9a 내지 도 9c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 10a 내지 도 10c는 도 9c에 도시된 공정 이후, 이어지는 공정들을 나타내는 확대 단면도들이다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 확대 단면도들이다.
도 12a 내지 도 12d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 13a 및 도 13b는 도 12d에 도시된 공정 이후, 이어지는 공정들을 나타내는 확대 단면도들이다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 블록(BLK)을 나타내는 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 각각의 메모리 블록(BLK)은 공통소스막(CSL) 및 비트라인들(BL)에 접속된 복수의 메모리 셀 스트링들(MS1, MS2, MS3)을 포함할 수 있다.
메모리 셀 스트링들(MS1, MS2, MS3) 각각은 직렬로 연결된 복수의 메모리 셀들(MC), 적어도 하나의 소스 셀렉트 트랜지스터(SST), 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS1, MS2, MS3) 각각은 복수의 메모리 셀들(MC)과 공통소스막(CSL) 사이에 연결된 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS1, MS2, MS3) 각각은 복수의 메모리 셀들(MC)과 공통소스막(CSL) 사이에 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SST)을 포함할 수 있다. 일 실시 예로서, 메모리 셀 스트링들(MS1, MS2, MS3) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 연결된 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 다른 실시 예로서, 메모리 셀 스트링들(MS1, MS2, MS3) 각각은 복수의 메모리 셀들(MC)과 비트라인(BL) 사이에 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DST)을 포함할 수 있다.
복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스막(CSL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 비트라인(BL)에 접속될 수 있다.
동일레벨에 배치된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 서로 분리된 소스 셀렉트 라인들(SSL1, SSL2, SSL3)에 연결될 수 있다. 동일레벨에 배치된 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 서로 분리된 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC)의 게이트들은 복수의 워드라인들(WL)에 연결될 수 있다. 워드라인들(WL)은 서로 다른 레벨에 배치되고, 동일레벨에 배치된 메모리 셀들(MC)의 게이트들은 단일의 워드라인(WL)에 연결될 수 있다.
이하, 메모리 블록(BLK)이 동일레벨에서 서로 분리된 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2), 및 제3 소스 셀렉트 라인(SSL3)을 포함하고, 동일레벨에서 서로 분리된 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 및 제3 드레인 셀렉트 라인(DSL3)을 포함하는 실시 예 위주로 본 발명을 설명한다. 본 발명의 실시 예는 이에 제한되지 않고, 메모리 블록(BLK)은 동일레벨에서 서로 분리된 2개의 소스 셀렉트 라인들을 포함하거나, 동일레벨에서 서로 분리된 4개 이상의 소스 셀렉트 라인들을 포함할 수 있다. 이와 유사하게, 메모리 블록(BLK)은 동일레벨에서 서로 분리된 2개의 드레인 셀렉트 라인들을 포함하거나, 동일레벨에서 서로 분리된 4개 이상의 드레인 셀렉트 라인들을 포함할 수 있다.
워드라인들(WL) 각각에 복수의 메모리 셀 스트링들(MS1, MS2, MS3)이 접속될 수 있다. 복수의 메모리 셀 스트링들(MS1, MS2, MS3)은 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2), 및 제3 소스 셀렉트 라인(SSL3)에 의해 개별적으로 선택 가능한 제1 그룹, 제2 그룹, 및 제3 그룹을 포함할 수 있다. 제1 그룹은 제1 메모리 셀 스트링들(MS1)을 포함할 수 있고, 제2 그룹은 제2 메모리 셀 스트링들(MS2)을 포함할 수 있고, 제3 그룹은 제3 메모리 셀 스트링들(MS3)을 포함할 수 있다.
제1 메모리 셀 스트링들(MS1)은 제1 드레인 셀렉트 라인들(DSL1)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)은 제2 드레인 셀렉트 라인들(DSL2)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 제3 메모리 셀 스트링들(MS3)은 제3 드레인 셀렉트 라인들(DSL3)에 접속된 드레인 셀렉트 트랜지스터들(DST)을 경유하여 비트라인들(BL)에 각각 접속될 수 있다. 단일의 비트라인(BL)에 제1 메모리 셀 스트링들(MS1) 중 하나, 제2 메모리 셀 스트링들(MS2) 중 하나, 및 제3 메모리 셀 스트링들(MS3) 중 하나가 접속될 수 있다.
제1 메모리 셀 스트링들(MS1)은 제1 소스 셀렉트 라인(SSL1)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있다. 제2 메모리 셀 스트링들(MS2)은 제2 소스 셀렉트 라인(SSL2)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있고, 제3 메모리 셀 스트링들(MS3)은 제3 소스 셀렉트 라인(SSL3)에 연결된 소스 셀렉트 트랜지스터들(SST)의 제어에 의해 공통소스막(CSL)에 접속될 수 있다. 이에 따라, 복수의 메모리 셀 스트링들(MS1, MS2, MS3)은 독출동작(read operation) 또는 검증동작(verify operation) 시 소스 셀렉트 라인들(SSL1, SSL2, SSL3) 별로 동시에 개별적으로 선택가능한 그룹들로 분리될 수 있다. 일 실시 예로서, 독출동작 또는 검증동작 시, 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2), 및 제3 소스 셀렉트 라인(SSL3) 중 하나를 선택함으로써, 제1 메모리 셀 스트링들(MS1)의 제1 그룹, 제2 메모리 셀 스트링들(MS2)의 제2 그룹, 및 제3 메모리 셀 스트링들(MS3)의 제3 그룹 중 어느 하나의 그룹을 공통소스막(CSL)에 접속시킬 수 있다. 이에 따라, 본 발명 실시 예는 독출동작 또는 검증동작 시, 제1 메모리 셀 스트링들(MS1), 제2 메모리 셀 스트링(MS2) 및 제3 메모리 셀 스트링들(MS3)을 공통소스막(CSL)에 동시에 접속시키는 경우보다, 채널저항을 줄일 수 있다. 따라서, 본 발명의 실시 예는 독출교란(read disturb)을 줄일 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 게이트 적층체들(G1, G2, G3), 채널기둥들(CH), 및 비트라인들(BL)에 대한 레이아웃을 나타낸다.
도 2를 참조하면, 게이트 적층체들(G1, G2, G3)은 게이트 분리 절연막(SG)에 의해 서로 분리될 수 있다. 게이트 적층체들(G1, G2, G3)은 제1 방향(D1)으로 연장된 채널기둥들(CH)을 감쌀 수 있다.
채널기둥들(CH)은 채널기둥들(CH)의 연장방향에 교차하는 평면에서 제2 방향(D2)으로 배열된 복수의 행들과, 제3 방향(D3)으로 배열된 복수의 열들에 배치될 수 있다. 일 실시 예로서, 게이트 적층체들(G1, G2, G3) 각각을 관통하는 복수의 채널기둥들(CH)은 제2 방향(D2)으로 서로 이격되어 배열된 제1 채널기둥(CH1), 제2 채널기둥(CH2), 및 제3 채널기둥(CH3)을 포함할 수 있다.
게이트 적층체들(G1, G2, G3) 각각은 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)을 포함할 수 있다.
일 실시 예로서, 게이트 적층체들(G1, G2, G3) 각각은 제1 채널기둥(CH1)을 감싸는 제1 드레인 셀렉트 라인(DSL1), 제2 채널기둥(CH2)을 감싸는 제2 드레인 셀렉트 라인(DSL2), 및 제3 채널기둥(CH3)을 감싸는 제3 드레인 셀렉트 라인(DSL3)을 포함할 수 있다. 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 및 제3 드레인 셀렉트 라인(DSL3)은 드레인 분리 절연막(SD)에 의해 제2 방향(D2)으로 서로 이격될 수 있다. 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 제3 드레인 셀렉트 라인(DSL3), 및 드레인 분리 절연막(SD)은 제3 방향(D3)으로 연장될 수 있다. 드레인 분리 절연막(SD)의 형태는 웨이브형, 직선형등 다양할 수 있다.
워드라인들(WL)은 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)에 중첩될 수 있다. 워드라인들(WL) 각각은 제1 채널기둥(CH1), 제2 채널기둥(CH2) 및 제3 채널기둥(CH3)을 감싸도록 제2 방향(D2)으로 연장될 수 있다. 워드라인들(WL) 각각은 드레인 분리 절연막(SD)에 중첩될 수 있다.
워드라인들(WL) 각각은 더미채널기둥들(DCH)에 의해 관통될 수 있다. 더미채널기둥들(DCH)은 드레인 분리 절연막(SD)에 중첩될 수 있다. 더미채널기둥들(DCH)은 드레인 분리 절연막(SD)의 연장방향으로 일렬로 배열될 수 있다. 도면에 도시되진 않았으나, 더미채널기둥들(DCH)은 생략될 수 있다.
비트라인들(BL)은 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)에 교차되는 방향으로 연장될 수 있다. 일 실시 예로서, 비트라인들(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트라인들(BL)은 콘택 플러그들(CT)을 경유하여 채널기둥들(CH)에 접속될 수 있다. 비트라인들(BL) 각각은 서로 다른 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)에 의해 제어가능한 채널기둥들에 공통으로 접속될 수 있다. 일 실시 예로서, 비트라인들(BL) 각각은 제1 드레인 셀렉트 라인(DSL1)에 의해 제어가능한 제1 채널기둥(CH1), 제2 드레인 셀렉트 라인(DSL2)에 의해 제어가능한 제2 채널기둥(CH2), 및 제3 드레인 셀렉트 라인(DSL3)에 의해 제어가능한 제3 채널기둥(CH3)에 공통으로 접속될 수 있다.
도 3a는 도 2에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면을 나타내고, 도 3b는 도 3a에 도시된 R1영역을 확대한 단면을 나타낸다.
도 2에 도시된 선 A-A'는 제1 채널기둥(CH1)과 제2 채널기둥(CH2) 사이의 더미채널기둥(DCH)에 중첩되나, 제2 채널기둥(CH2)과 제3 채널기둥(CH3) 사이의 더미채널기둥(DCH)에 비중첩된다.
도 3a를 참조하면, 반도체 메모리 장치는 비트라인(BL)에 중첩된 공통소스막(CSL)을 포함할 수 있다. 게이트 적층체들(G1, G2)은 공통소스막(CSL)과 비트라인(BL) 사이에 배치될 수 있다. 반도체 메모리 장치는 주변회로구조(50)를 포함할 수 있다. 비트라인(BL)은 게이트 적층체들(G1, G2)과 주변회로구조(50) 사이에 배치될 수 있다. 반도체 메모리 장치는 게이트 적층체들(G1, G2) 각각에 중첩된 소스 셀렉트 라인들(SSL1, SSL2, SSL3)을 포함할 수 있다. 소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 게이트 적층체들(G1, G2) 각각과 공통소스막(CSL) 사이에 배치될 수 있다.
채널기둥들(CH)은 게이트 적층체들(G1, G2) 및 소스 셀렉트 라인들(SSL1, SSL2, SSL3)을 관통하도록 제1 방향(D1)으로 연장될 수 있다. 채널기둥들(CH)은 공통소스막(CSL) 내부로 연장될 수 있다. 채널기둥들(CH) 각각은 채널막(CL), 코어절연막(CO) 및 캡핑패턴(CAP)을 포함할 수 있다. 코어절연막(CO) 및 캡핑 패턴(CAP)은 채널기둥(CH)의 중심영역에 배치될 수 있다. 코어절연막(CO)은 캡핑패턴(CAP)에 중첩될 수 있다. 캡핑패턴(CAP)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑패턴(CAP)은 n타입 불순물을 포함하는 도프트 실리콘을 포함할 수 있다. 채널막(CL)은 캡핑패턴(CAP)의 측벽 및 코어절연막(CO)의 측벽을 감쌀 수 있다. 채널막(CL)은 공통소스막(CSL)을 향하는 코어절연막(CO)의 표면 상으로 연장될 수 있다. 채널막(CL)은 메모리 셀 스트링의 채널영역을 구성할 수 있다. 채널막(CL)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(CL)은 실리콘을 포함할 수 있다.
공통소스막(CSL)은 제1 방향(D1)으로 적층된 도프트 반도체막(181) 및 금속막(185)을 포함할 수 있다. 공통소스막(CSL)은 제1 금속 배리어막(183)을 더 포함할 수 있다. 도프트 반도체막(181)은 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(181)은 n형 불순물이 도핑된 도프트 실리콘을 포함할 수 있다. 공통소스막(CSL)은 제1 절연막(11)에 의해 소스 셀렉트 라인들(SSL1, SSL2, SSL3)로부터 절연될 수 있다. 제1 절연막(11)은 소스 셀렉트 라인들(SSL1, SSL2, SSL3) 각각과 공통소스막(CSL) 사이로 연장될 수 있다.
채널기둥들(CH)은 공통소스막(CSL)의 도프트 반도체막(181) 내부로 연장될 수 있다. 채널기둥(CH)의 채널막(CL)은 공통소스막(CSL)의 도프트 반도체막(181)에 접촉될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 소스 분리 절연막(SS)에 의해 서로 분리될 수 있다. 다시 말해, 소스 분리 절연막(SS)은 소스 셀렉트 라인들(SSL1, SSL2, SSL3) 사이에 배치될 수 있다. 소스 분리 절연막(SS)은 드레인 분리 절연막(SD)에 중첩될 수 있다. 소스 분리 절연막(SS)은 드레인 분리 절연막(SD)에 나란하게 연장될 수 있다. 일 실시 예로서, 소스 분리 절연막(SS)은 제3 방향(D3)으로 연장될 수 있다. 소스 분리 절연막(SS)은 제1 절연막(11)을 관통하도록 제1 방향(D1)으로 연장될 수 있다.
소스 분리 절연막(SS)은 채널기둥들(CH) 각각의 테이퍼 형상에 대한 역상의 테이퍼 형상을 가질 수 있다. 채널기둥들(CH) 각각은 제1 방향(D1)을 향하여 가늘어지는 테이퍼 형상을 가질 수 있다. 이에 따라, 게이트 적층체(G1) 보다 제1 방향(D1)을 향해 돌출된 채널기둥들(CH)의 돌출부들 사이의 이격거리는 게이트 적층체(G1) 내부에 배치된 채널기둥들(CH)의 일부들 사이의 이격거리보다 크게 정의될 수 있다. 따라서, 본 발명의 실시 예에 따르면, 채널기둥들(CH)의 돌출부들 사이에 소스 분리 절연막(SS)을 정렬하는데 필요한 여유 공간이 증가될 수 있다.
소스 분리 절연막(SS)은 제1 방향(D1)에 상반된 방향을 향하여 가늘어지는 테이퍼 형상을 가질 수 있다. 이에 따라, 공통소스막(CSL)을 향하는 소스 분리 절연막(SS)의 상단의 폭이 게이트 적층체(G1)를 향하는 소자 분리 절연막(SS)의 하단의 폭에 비해 넓게 형성될 수 있다.
채널기둥들(CH)은 제1 방향(D1)을 향하여 가늘어지는 테이퍼 형상을 가지므로, 채널기둥들(CH) 사이의 공간은 공통소스막(CSL)에 가까워질수록 넓어질 수 있다. 이에 따라, 소자 분리 절연막(SS)의 상단이 배치되는 채널기둥들(CH) 사이의 공간은 소자 분리 절연막(SS)의 하단이 배치되는 채널기둥들(CH) 사이의 공간보다 넓게 정의될 수 있다. 결과적으로, 상대적으로 폭이 넓은 소자 분리 절연막(SS)의 상단을 정렬하는데 필요한 여유 공간은 채널기둥들(CH) 사이에서 증가될 수 있다. 따라서, 본 발명의 실시 예에 따르면, 소스 분리 절연막(SS)의 정렬마진이 향상될 수 있다.
게이트 적층체들(G1, G2) 각각은 제1 방향(D1)으로 교대로 적층된 층간 절연막들(21) 및 도전패턴들(23)을 포함할 수 있다. 게이트 적층체들(G1, G2)각각은 메모리패턴(ML)을 사이에 두고 채널구조(CH)를 감쌀 수 있다. 메모리패턴(ML)은 채널구조(CH)의 측벽을 따라 연장될 수 있다. 메모리패턴(ML)은 소스 셀렉트 라인들(SSL1, SSL2, SSL3) 각각과 채널구조(CH) 사이로 연장될 수 있다.
도전패턴들(23)은 서로 동일한 도전물을 포함할 수 있다. 도전패턴들(23) 각각은 제1 블로킹 절연막(25)을 사이에 두고 채널구조(CH)를 감쌀 수 있다. 제1 블로킹 절연막(25)은 도전패턴들(23) 각각과 메모리패턴(ML) 사이에 배치될 수 있다. 제1 블로킹 절연막(25)은 도전패턴들(23) 각각과 층간 절연막(21) 사이로 연장될 수 있다.
도전패턴들(23)은 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)로서 이용될 수 있다. 도전패턴들(23) 중 비트라인(BL)에 인접한 적어도 한층은 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)로서 이용되고, 나머지는 워드라인들(WL)로서 이용될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)은 비트라인(BL)에 인접한 제1 레벨의 도전패턴들(23A) 및 제2 레벨의 도전패턴들(23B)로 구성된 2중층의 제1 내지 제3 드레인 셀렉트 라인들(DSL1 내지 DSL3)을 포함할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)은 드레인 분리 절연막(SD)에 의해 동일레벨에서 서로 이격될 수 있다. 드레인 분리 절연막(SD)은 제1 방향(D1)을 향하여 가늘어지는 테이퍼 형상을 가질 수 있다.
소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 워드라인들(WL)을 사이에 두고 드레인 셀렉트 라인들(DSL1, DSL2, DSL3)에 중첩될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 및 제3 드레인 셀렉트 라인(DSL3)에 각각 나란하게 연장된 제1 소스 셀렉트 라인(SSL1), 제2 소스 셀렉트 라인(SSL2), 및 제3 소스 셀렉트 라인(SSL3)을 포함할 수 있다. 제1 소스 셀렉트 라인(SSL1)은 제1 채널기둥(CH1)을 감싸고, 제2 소스 셀렉트 라인(SSL2)은 제2 채널기둥(CH2)을 감싸고, 제3 소스 셀렉트 라인(SSL3)은 제3 채널기둥(CH3)을 감쌀 수 있다.
워드라인들(WL)은 더미채널기둥(DCH)에 의해 관통될 수 있다. 더미채널기둥(DCH)은 소스 분리 절연막(SS)과 드레인 분리 절연막(SD) 사이에 배치될 수 있다. 더미채널기둥(DCH)의 측벽은 더미메모리패턴(DML)으로 둘러싸일 수 있다. 더미채널기둥(DCH)은 더미코어절연막(DCO) 및 더미채널막(DCL)을 포함할 수 있다. 더미코어절연막(DCO)은 더미채널기둥(DCH)의 중심영역에 배치되고, 더미채널막(DCL)은 더미코어절연막(DCO)과 더미메모리패턴(DML) 사이에 배치될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2, SSL3)의 도전물은 다양할 수 있다. 반도체 메모리 장치의 제조공정은 다양한 식각물질들을 이용하여 수행되는 다수의 식각 공정들을 포함할 수 있다. 소스 셀렉트 라인들(SSL1, SSL2, SSL3)은 식각물질들 중 일부에 대해 식각 저항성을 갖는 물질을 포함할 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL1, SSL2, SSL3) 각각은 실리콘을 포함할 수 있다.
콘택 플러그(CT)는 비트라인(BL)과 채널기둥(CH) 사이에 배치된 적어도 하나의 절연막을 관통할 수 있다. 일 실시 예로서, 게이트 적층체들(G1, G2) 각각과 비트라인(BL) 사이에 제2 절연막(133) 및 제3 절연막(165)이 배치될 수 있다. 콘택 플러그(CT)는 캡핑패턴(CAP)에 접촉되고, 제2 절연막(133) 및 제3 절연막(165)을 관통하도록 비트라인(BL)을 향해 연장될 수 있다.
반도체 메모리 장치는 제1 절연구조(171), 제1 인터커넥션구조(173) 및 제1 본딩금속패턴(175)을 포함할 수 있다.
제1 절연구조(171)는 주변회로구조(50)와 비트라인(BL) 사이에 배치될 수 있다. 제1 절연구조(171)는 2중층 이상의 절연막들을 포함할 수 있다. 제1 인터커넥션구조(173) 및 제1 본딩금속패턴(175)은 제1 절연구조(171) 내부에 매립될 수 있다. 제1 인터커넥션구조(173)는 다양한 형태의 도전패턴들을 포함할 수 있다. 제1 인터커넥션구조(173)는 비트라인(BL)과 제1 본딩금속패턴(175) 사이에 배치될 수 있다. 비트라인(BL)은 제1 인터커넥션구조(173)를 경유하여 제1 본딩금속패턴(175)에 전기적으로 연결될 수 있다. 제1 본딩금속패턴(175)은 주변회로구조(50)에 마주할 수 있다.
주변회로구조(50)는 트랜지스터들(TR)을 포함하는 기판(101), 제2 절연구조(121), 제2 인터커넥션 구조(123), 및 제2 본딩금속패턴(175)을 포함할 수 있다.
트랜지스터들(TR)은 소자 분리막들(isolation layers; 103)에 의해 구획된 기판(101)의 활성영역들에 배치될 수 있다. 트랜지스터들(TR) 각각은 활성영역 상에 배치된 게이트 절연막(113), 게이트 절연막(113) 상에 배치된 게이트 전극(115), 게이트 전극(115) 양측의 활성영역 내부에 형성된 접합영역들(junctions; 111A, 111B)을 포함할 수 있다. 트랜지스터들(TR) 중 일부는 비트라인(BL)의 프리차지 동작 및 디스차지 동작을 제어하는 페이지 버퍼 회로(PB)를 구성할 수 있다. 페이지 버퍼 회로(PB)는 제2 인터커넥션 구조(123) 및 제1 인터커넥션 구조(173)를 경유하여 비트라인(BL)에 접속될 수 있다.
제2 절연구조(121)는 제1 절연구조(171)와 기판(101) 사이에 배치될 수 있다. 제2 절연구조(121)는 2중층 이상의 절연막들을 포함할 수 있다. 제2 절연구조(121)는 제1 절연구조(173)에 본딩될 수 있다. 제2 인터커넥션 구조(123) 및 제2 본딩금속패턴(125)은 제2 절연구조(121) 내부에 매립될 수 있다. 제2 인터커넥션 구조(123)는 다양한 형태의 도전패턴들을 포함할 수 있다. 제2 인터커넥션구조(123)는 트랜지스터들(TR)과 제2 본딩금속패턴(125) 사이에 배치될 수 있다. 페이지 버퍼 회로(PB)의 트랜지스터(TR)는 제2 인터커넥션구조(123)를 경유하여 제2 본딩금속패턴(125)에 전기적으로 연결될 수 있다. 제2 본딩금속패턴(125)은 제1 본딩금속패턴(175)에 마주하고, 제1 본딩금속패턴(175)에 본딩될 수 있다.
도 3b를 참조하면, 도전패턴(23)은 금속막(MT) 및 제2 금속 배리어막(BM)을 포함할 수 있다.
채널기둥(CH)은 메모리패턴(ML)보다 공통소스막의 도프트 반도체막(181)을 향해 돌출될 수 있다. 채널기둥(CH)의 채널막(CL)은 도프트 반도체막(181)과 코어절연막(CO) 사이로 연장될 수 있다.
메모리패턴(ML)은 소스 셀렉트 라인(SSL2 또는 SSL3)과 채널기둥(CH) 사이에 배치될 수 있다. 메모리패턴(ML)은 층간 절연막(21), 도전패턴(23), 및 제1 절연막(11) 각각과 채널기둥(CH) 사이로 연장될 수 있다. 메모리패턴(ML)은 터널 절연막(TI), 터널 절연막(TI)의 외벽을 따라 연장된 데이터 저장막(DL), 및 데이터 저장막(DL)의 외벽을 따라 연장된 제2 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막(DL)은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 제2 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
제1 블로킹 절연막(25)은 제2 블로킹 절연막(BI)보다 유전율이 높은 물질막을 포함할 수 있다. 일 실시 예로서, 제1 블로킹 절연막(25)은 알루미늄 산화막을 포함할 수 있다. 제1 블로킹 절연막(25) 및 제2 블로킹 절연막(BI) 중 하나는 생략될 수 있다.
소스 분리 절연막(SS)은 층간 절연막(21)에 대면하는 바닥면과 도프트 반도체막(181)에 대면하는 상부면을 포함할 수 있다. 본 발명의 실시 예에 따른 테이퍼 형상에 의해, 소스 분리 절연막(SS)의 바닥면 폭(W11)은 소스 분리 절연막(SS)의 상부면 폭(W12)보다 좁을 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면을 나타내고, 도 4b는 도 4a에 도시된 R2영역을 확대한 단면을 나타낸다.
도 4a를 참조하면, 반도체 메모리 장치는 도 2 및 도 3a에 도시된 비트라인(BL), 공통소스막(CSL), 게이트 적층체들(G1, G2), 드레인 분리 절연막(SD) 및 콘택 플러그(CT)와 동일한 구조의 비트라인(BL'), 공통소스막(CSL'), 게이트 적층체들(G1', G2'), 드레인 분리 절연막(SD') 및 콘택 플러그(CT')를 포함할 수 있다. 게이트 적층체들(G1', G2') 각각은 도 3a를 참조하여 설명한 바와 같이 채널구조(CH') 및 더미채널구조(DCH')에 의해 관통될 수 있다. 채널구조(CH')의 측벽은 메모리패턴(ML')으로 둘러싸일 수 있고, 더미채널구조(DCH')의 측벽은 더미메모리패턴(DML')으로 둘러싸일 수 있다.
또한, 반도체 메모리 장치는 도 3a에 도시된 주변회로구조(50), 제1 인터커넥션 구조(173) 및 제1 본딩금속패턴(175)과 동일한 구조의 주변회로구조(50'), 제1 인터커넥션 구조(173') 및 제1 본딩금속패턴(175')을 포함할 수 있다. 이에 더해, 반도체 메모리 장치는 게이트 적층체들(G1', G2')과 공통소스막(CSL') 사이에 배치된 소스 셀렉트 라인들(SSL1', SSL2', SSL3')을 포함할 수 있다.
소스 셀렉트 라인들(SSL1', SSL2', SSL3') 각각은 채널기둥들(CH')의 연장방향인 제1 방향(D1)에 교차하는 평면에서, 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 소스 셀렉트 라인들(SSL1', SSL2', SSL3')은 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 소스 셀렉트 라인들(SSL1', SSL2', SSL3')은 제1 절연막(11')에 의해 공통소스막(CSL')으로부터 절연될 수 있다.
소스 셀렉트 라인들(SSL1', SSL2', SSL3')은 제1 및 제2 소스 분리 절연막들(SS1', SS2')에 의해 서로 분리될 수 있다. 제1 및 제2 소스 분리 절연막들(SS1', SS2') 각각은 소스 셀렉트 라인들(SSL1', SSL2', SSL3') 사이에 배치된 제1 부분과 제1 절연막(11')을 관통하는 제2 부분을 포함할 수 있다. 제1 및 제2 소스 분리 절연막들(SS1', SS2') 각각의 제1 부분은 테이퍼 형상으로 형성될 수 있다. 제1 및 제2 소스 분리 절연막들(SS1', SS2') 각각의 테이퍼 형상은 도 3a를 참조하여 설명한 바와 같이 채널기둥(CH')의 테이퍼 형상에 대한 역상일 수 있다. 따라서, 도 3a를 참조하여 설명한 바와 같이, 본 발명의 실시 예는 제1 및 제2 소스 분리 절연막들(SS1', SS2')의 정렬마진을 향상시킬 수 있다.
제1 소스 분리 절연막(SS1')은 게이트 적층체(G1')에 중첩될 수 있다. 제1 소스 분리 절연막(SS1')은 드레인 분리 절연막(SD')에 나란하게 연장될 수 있다. 일 실시 예로서, 제1 소스 분리 절연막(SS1')은 드레인 분리 절연막(SD')과 같이 제3 방향(D3)으로 연장될 수 있다.
제2 소스 분리 절연막(SS2')은 게이트 분리 절연막(SG')에 중첩될 수 있다. 제2 소스 분리 절연막(SS2')은 게이트 분리 절연막(SG')에 나란하게 연장될 수 있다. 일 실시 예로서, 제2 소스 분리 절연막(SS2')은 게이트 분리 절연막(SG')과 같이 제3 방향(D3)으로 연장될 수 있다.
소스 셀렉트 라인들(SSL1', SSL2', SSL3')은 게이트 적층체(G1')의 드레인 셀렉트 라인들(DSL1', DSL2', DSL3')에 중첩될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL1', SSL2', SSL3') 각각은 실리콘막(13') 및 금속 실리사이드막(15')을 포함할 수 있다. 실리콘막(13')은 도 3a를 참조하여 설명한 바와 같이, 반도체 메모리 장치의 제조공정 동안, 식각 정지막 역할을 할 수 있다. 금속 실리사이드막(15')은 제1 및 제2 소스 분리 절연막들(SS1', SS2') 각각과 실리콘막(13') 사이에 배치될 수 있다. 금속 실리사이드막(15')은 실리콘막(13')에 접촉될 수 있다. 금속 실리사이드막(15')은 소스 셀렉트 라인들(SSL1', SSL2', SSL3')의 저항을 낮출 수 있다.
제2 절연막(133') 및 제3 절연막(165')은 도 3a에 도시된 제2 절연막(133) 및 제3 절연막(165)과 동일한 구조로 형성될 수 있다.
도 4b를 참조하면, 채널기둥(CH')은 도 3b에 도시된 채널기둥(CH)과 같이 메모리패턴(ML')보다 공통소스막의 도프트 반도체막(181')을 향해 돌출될 수 있다. 채널기둥(CH')의 채널막(CL') 및 코어절연막(CO')은 도프트 반도체막(181') 내부로 연장될 수 있다.
메모리패턴(ML')은 도 3b에 도시된 메모리패턴(ML)과 같이, 터널 절연막(TI'), 데이터 저장막(DL'), 및 블로킹 절연막(BI')을 포함할 수 있다.
제1 소스 분리 절연막(SS1')은 게이트 적층체(G1')에 대면하는 바닥면 및 도프트 반도체막(181')에 대면하는 상부면을 포함할 수 있다. 본 발명의 실시 예에 따른 테이퍼 형상에 의해, 제1 소스 분리 절연막(SS1')의 바닥면 폭(W21)은 제1 소스 분리 절연막(SS1')의 상부면 폭(W22')보다 좁을 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 소스 셀렉트 라인들(SSL)을 확대한 단면을 나타낸다.
도 5를 참조하면, 게이트 적층체(G1'), 제1 절연막(11'), 메모리패턴(ML'), 터널 절연막(TI'), 데이터 저장막(DL'), 블로킹 절연막(BI'), 채널기둥(CH'), 코어절연막(CO'), 채널막(CL'), 및 공통소스라인의 도프트 반도체막(181')은 도 4a 및 도 4b를 참조하여 설명한 바와 동일한 구조로 형성될 수 있다.
소스 셀렉트 라인들(SSL)은 게이트 적층체(G1')에 중첩된 소스 분리 절연막(SS1")에 의해 서로 분리될 수 있다. 소스 셀렉트 라인들(SSL) 각각은 실리콘막(13A) 및 측벽 도전패턴(20)을 포함할 수 있다. 실리콘막(13A)은 도 3a를 참조하여 설명한 바와 같이, 반도체 메모리 장치의 제조공정 동안, 식각 정지막 역할을 할 수 있다. 측벽 도전패턴(20)은 소스 분리 절연막(SS1")과 실리콘막(13A) 사이에 배치될 수 있다. 측벽 도전패턴(20)은 실리콘막(13A)에 접촉된 금속 배리어막(17) 및 금속 배리어막(17)과 소스 분리 절연막(SS1") 사이에 배치된 금속막(19)을 포함할 수 있다. 금속막(19)은 소스 셀렉트 라인들(SSL)의 저항을 낮출 수 있다. 금속 배리어막(17)은 금속막(19)과 제1 절연막(11') 사이로 연장될 수 있다. 금속 배리어막(17)은 금속막(19)과 게이트 적층체(G1') 사이로 연장될 수 있다.
도 6a는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면을 나타내고, 도 6b는 도 6a에 도시된 R3영역을 확대한 단면을 나타낸다.
도 6a를 참조하면, 반도체 메모리 장치는 도 2 및 도 3a에 도시된 비트라인(BL), 공통소스막(CSL), 게이트 적층체들(G1, G2), 드레인 분리 절연막(SD) 및 콘택 플러그(CT)와 동일한 구조의 비트라인(BL"), 공통소스막(CSL"), 게이트 적층체들(G1", G2"), 드레인 분리 절연막(SD") 및 콘택 플러그(CT")를 포함할 수 있다. 게이트 적층체들(G1", G2") 각각은 도 3a를 참조하여 설명한 바와 같이 채널구조(CH") 및 더미채널구조(DCH")에 의해 관통될 수 있다. 채널구조(CH")의 측벽은 메모리패턴(ML")으로 둘러싸일 수 있고, 더미채널구조(DCH")의 측벽은 더미메모리패턴(DML")으로 둘러싸일 수 있다.
또한, 반도체 메모리 장치는 도 3a에 도시된 주변회로구조(50), 제1 인터커넥션 구조(173) 및 제1 본딩금속패턴(175)와 동일한 구조의 주변회로구조(50"), 제1 인터커넥션 구조(173") 및 제1 본딩금속패턴(175")를 포함할 수 있다. 이에 더해, 반도체 메모리 장치는 게이트 적층체들(G1", G2")과 공통소스막(CSL") 사이에 배치된 소스 셀렉트 라인들(SSL1", SSL2", SSL3")을 포함할 수 있다.
소스 셀렉트 라인들(SSL1", SSL2", SSL3") 각각은 채널기둥(CH")의 연장방향인 제1 방향(D1)에 교차하는 평면에서, 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 소스 셀렉트 라인들(SSL1", SSL2", SSL3")은 게이트 적층체(G1")의 워드라인들(WL")과 동일한 도전물을 포함할 수 있다. 소스 셀렉트 라인들(SSL1", SSL2", SSL3")은 드레인 셀렉트 라인들(DSL1", DSL2", DSL3")에 중첩될 수 있다. 소스 셀렉트 라인들(SSL1", SSL2", SSL3")은 제1 방향(D1)으로 서로 이격된 2중층 이상에 배치될 수 있다.
일 실시 예로서, 소스 셀렉트 라인들(SSL1", SSL2", SSL3")은 워드라인들(WL")과 제1 절연막(11") 사이에 배치된 셀렉트 적층체(30)로 구성될 수 있다. 셀렉트 적층체(30)는 제1 도전패턴(31A), 층간 절연막(33), 및 제2 도전패턴(31B)을 포함할 수 있다. 제1 도전패턴(31A)은 층간 절연막(33)과 제1 절연막(11") 사이에 배치될 수 있고, 제2 도전패턴(31B)은 층간 절연막(33)과 게이트 적층체(G1") 사이에 배치될 수 있다.
셀렉트 적층체(30)는 소스 분리 절연막(SS") 및 게이트 분리 절연막(SG")에 의해 관통될 수 있다. 제1 도전패턴(31A) 및 제2 도전패턴(31B) 각각은 소스 분리 절연막(SS")에 의해 소스 셀렉트 라인들(SSL1", SSL2", SSL3")로 분리될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSL1", SSL2", SSL3")은 2중층의 제1 소스 셀렉트 라인들(SSL1"), 2중층의 제2 소스 셀렉트 라인들(SSL2") 및 2중층의 제3 소스 셀렉트 라인들(SSL3")을 포함할 수 있다. 2중층의 제1 내지 제3 소스 셀렉트 라인들(SSL1" 내지 SSL3")은 제1 도전패턴(31A) 및 제2 도전패턴(31B)으로 구성될 수 있다.
소스 분리 절연막(SS")은 도 3a를 참조하여 설명한 바와 같이 채널기둥(CH")의 테이퍼 형상에 대한 역상으로 형성될 수 있다. 따라서, 도 3a를 참조하여 설명한 바와 같이, 본 발명의 실시 예는 소스 분리 절연막(SS")의 정렬마진을 향상시킬 수 있다.
소스 분리 절연막(SS")은 게이트 적층체(G1")에 중첩될 수 있다. 소스 분리 절연막(SS")은 드레인 분리 절연막(SD")에 나란하게 연장될 수 있다. 일 실시 예로서, 소스 분리 절연막(SS")은 드레인 분리 절연막(SD")과 같이 제3 방향(D3)으로 연장될 수 있다.
제2 절연막(133") 및 제3 절연막(165")은 도 3a에 도시된 제2 절연막(133) 및 제3 절연막(165)과 동일한 구조로 형성될 수 있다.
도 6b를 참조하면, 셀렉트 적층체(30)의 제1 도전패턴(31A) 및 제2 도전패턴(31B) 각각은 금속막(MT") 및 금속 배리어막(BM")을 포함할 수 있다. 금속 배리어막(BM")은 금속막(MT")과 메모리패턴(ML") 사이에 배치될 수 있다. 금속 배리어막(BM")은 금속막(MT")과 제1 절연막(11") 사이로 연장될 수 있다. 금속 배리어막(BM")은 금속막(MT")과 층간 절연막(33) 사이로 연장될 수 있다. 금속 배리어막(BM")은 금속막(MT")과 게이트 적층체(G1") 사이로 연장될 수 있다.
메모리패턴(ML")은 도 3b에 도시된 메모리패턴(ML)과 같이, 터널 절연막(TI"), 데이터 저장막(DL"), 및 블로킹 절연막(BI")을 포함할 수 있다. 채널기둥(CH")은 도 3b에 도시된 채널기둥(CH)과 같이 메모리패턴(ML")보다 공통소스막의 도프트 반도체막(181")을 향해 돌출될 수 있다. 채널기둥(CH")의 채널막(CL") 및 코어절연막(CO")은 도프트 반도체막(181") 내부로 연장될 수 있다.
소스 분리 절연막(SS")은 게이트 적층체(G1")에 대면하는 바닥면 및 도프트 반도체막(181")에 대면하는 상부면을 포함할 수 있다. 본 발명의 실시 예에 따른 테이퍼 형상에 의해, 소스 분리 절연막(SS")의 바닥면 폭(W31)은 제1 소스 분리 절연막(SS")의 상부면 폭(W32)보다 좁을 수 있다.
도 7a 내지 도 7h는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a를 참조하면, 희생기판(601) 상에 보호막(603)을 형성할 수 있다. 보호막(603)은 희생기판(601)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 희생기판(601)은 실리콘 기판일 수 있으며, 보호막(603)은 실리콘 질화막을 포함할 수 있다.
이어서, 보호막(603) 상에 제1 절연막(605), 및 제1 도전패턴(607)을 적층할 수 있다. 이후, 제1 도전패턴(607) 상에 층간 절연막들(611) 및 희생막들(613)을 교대로 적층할 수 있다.
제1 절연막(605)은 실리콘 산화막을 포함할 수 있다. 제1 도전패턴(607)은 층간 절연막들(611) 및 희생막들(613)에 대한 식각 선택비를 갖는 도전물을 포함할 수 있다. 일 실시 예로서, 제1 도전패턴(607)은 실리콘막을 포함할 수 있고, 층간 절연막들(611)은 실리콘 산화막을 포함할 수 있고, 희생막들(613)은 실리콘 질화막을 포함할 수 있다.
이후, 층간 절연막들(611) 및 희생막들(613)의 적층체 상에 제1 마스크 패턴(615)을 형성할 수 있다. 이어서, 층간 절연막들(611) 및 희생막들(613)을 관통하고, 보호막(603) 내부로 연장된 채널홀들(619)을 형성할 수 있다. 채널홀들(619)을 형성하는 공정을 이용하여, 채널홀들(619) 각각과 동일한 형상의 더미홀(619D)을 형성할 수 있다.
채널홀들(619) 및 더미홀(619D) 각각은 제1 마스크 패턴(615)을 식각 베리어로 이용한 식각공정으로 층간 절연막들(611), 희생막들(613), 제1 도전패턴(607), 및 제1 절연막(605)을 식각함으로써 형성될 수 있다. 채널홀들(619) 및 더미홀(619D)을 형성하기 위한 식각 공정 동안, 보호막(603)의 일부가 식각될 수 있으나, 보호막(603)은 채널홀들(619) 및 더미홀(619D) 각각의 바닥면을 따라 잔류될 수 있다.
채널홀들(619) 및 더미홀(619D)을 형성하기 위한 식각공정은 제1 마스크 패턴(615)에 인접한 층간 절연막(611)으로부터 보호막(603)을 향하여 층간 절연막들(611), 희생막들(613), 제1 도전패턴(607), 및 제1 절연막(605)을 순차적으로 식각함으로써 진행될 수 있다. 이에 따라, 채널홀들(619) 및 더미홀(619D) 각각은 희생기판(601)을 향하는 제1 방향(D1)을 향해 가늘어지는 테이퍼 형상을 가질 수 있다.
이어서, 채널홀들(619) 및 더미홀(619D)의 표면들 상에 각각 메모리막들(621) 및 더미메모리막(621D)을 형성할 수 있다. 메모리막들(621) 및 더미메모리막(621D) 각각은 도 8a에 도시된 제1 블로킹 절연막(621A), 데이터 저장막(621B), 및 터널 절연막(621C)을 포함할 수 있다.
이후, 메모리막들(621)에 의해 개구된 채널홀들(619)의 중심영역들에 채널기둥들(630)을 형성할 수 있다. 채널기둥들(630)을 형성하는 동안, 더미메모리막(621D)에 의해 개구된 더미홀(619D)의 중심영역에 더미채널기둥(630D)을 형성할 수 있다.
채널기둥들(630) 및 더미채널기둥(630D)을 형성하는 단계는 채널홀들(619) 및 더미채널홀(619D) 각각의 표면을 따라 반도체막을 형성하는 단계, 반도체막 상에 충진 절연막을 형성하는 단계, 충진 절연막의 일부를 제거하는 단계, 충진 절연막이 제거된 영역을 도프트 반도체막으로 채우는 단계, 및 제1 마스크 패턴(615)이 노출되도록 도프트 반도체막 및 반도체막을 평탄화하는 단계를 포함할 수 있다. 상술한 일련의 공정에 의해, 충진 절연막은 채널홀들(619) 내부에서 코어절연막들(625)로서 잔류되고, 더미채널홀(619D) 내부에서 더미코어절연막(625D)으로서 잔류될 수 있다. 또한, 반도체막은 채널홀들(619) 내부에서 채널막들(623)로서 잔류되고, 더미채널홀(619D) 내부에서 더미채널막(623D)으로서 잔류될 수 있다. 이에 더하여, 도프트 반도체막은 채널홀들(619) 내부에서 캡핑패턴들(627)로서 잔류될 수 있고, 더미채널홀(619D) 내부에서 더미캡핑패턴(627D)으로서 잔류될 수 있다. 상기 반도체막은 실리콘막을 포함할 수 있고, 상기 도프트 반도체막은 n형 불순물을 포함하는 도프트 실리콘막을 포함할 수 있다.
채널기둥들(630) 각각은 제1 방향(D1)을 향하는 제1 단부(EP1A) 및 제1 단부(EP1A)와 상반된 방향을 향하는 제2 단부(EP2A)를 포함할 수 있다. 채널기둥들(630) 각각은 제1 단부(EP1A)에 가까워질수록 가늘어지는 테이퍼 형상을 가질 수 있다.
채널기둥들(630) 및 더미채널기둥(630D)을 형성한 후, 제1 마스크 패턴(615)을 제거할 수 있다.
도 7b를 참조하면, 채널기둥들(630) 및 더미채널기둥(630D)을 덮는 제2 절연막(635)을 형성할 수 있다. 제2 절연막(635)은 층간 절연막들(611)에 중첩되도록 연장될 수 있다.
이어서, 제2 절연막(635), 층간 절연막들(611) 및 도 7a에 도시된 희생막들(613)을 관통하는 제1 슬릿(637)을 형성할 수 있다. 제1 슬릿(637)을 형성하기 위한 식각공정 시, 제1 도전패턴(607)은 식각 정지막 역할을 할 수 있다.
이후, 제1 슬릿(637)을 통해 희생막들(613)을 선택적으로 제거함으로써, 층간 절연막들(611) 사이에서 수평공간들(639)이 개구될 수 있다.
도 7c를 참조하면, 제1 슬릿(637)을 통해 도 7b에 도시된 수평공간들(639) 내부에 제2 도전패턴들(649)을 각각 형성할 수 있다. 제2 도전패턴들(649)을 형성하기 전, 수평공간들(639) 각각의 표면 상에 제2 블로킹 절연막(641)을 형성할 수 있다.
제2 도전패턴들(649)을 형성하는 단계는 제2 블로킹 절연막(641)에 의해 개구된 수평공간들(639)을 도전물로 채우는 단계, 및 도전물이 제2 도전패턴들(649)로 분리될 수 있도록 제1 슬릿(637) 내부의 도전물을 제거하는 단계를 포함할 수 있다. 제2 도전패턴들(649)의 도전물은 도 8a에 도시된 바와 같이, 금속 배리어막(643) 및 금속막(645)을 포함할 수 있다.
도 7a 내지 도 7c를 참조하여 상술한 공정들을 통해, 예비구조(650)가 정의될 수 있다. 예비구조(650)는 테이퍼 형상을 갖는 채널기둥들(630), 채널기둥들(630)을 감싸는 제1 도전패턴(607), 및 제1 도전패턴(607) 상에 교대로 적층되고 채널기둥들(630)을 감싸는 층간 절연막들(611) 및 제2 도전패턴들(649)을 포함할 수 있다.
이후, 제1 슬릿(637)을 통해 노출된 제1 도전패턴(607)을 식각함으로써 제2 슬릿(651)을 형성할 수 있다. 제2 슬릿(651)은 제1 도전패턴(607)을 관통하고 제1 슬릿(637)에 연결될 수 있다.
도 7d를 참조하면, 도 7c에 도시된 제1 슬릿(637) 및 제2 슬릿(651)을 게이트 분리 절연막(653)으로 채울 수 있다. 이후, 드레인 트렌치(657)를 형성할 수 있다. 드레인 트렌치(657)는 도 7c에 도시된 제2 도전패턴들(649) 중 채널기둥(630)의 제2 단부(EP2A)에 인접한 적어도 한층의 제2 도전패턴을 관통할 수 있다.
드레인 트렌치(657)는 채널기둥들(630) 사이에서 제3 방향(D3)으로 연장될 수 있다. 도 7c에 도시된 제2 도전패턴(649)은 드레인 트렌치(657)에 의해 드레인 셀렉트 라인들(649D)로 분리될 수 있다. 드레인 셀렉트 라인들(649D)은 채널기둥들(630)을 감싸도록 채널기둥들(630)에 교차되는 평면에서 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다.
드레인 트렌치(657)를 형성하기 위한 식각공정 동안, 더미채널기둥(630D)의 일부가 식각될 수 있다. 드레인 트렌치(657)를 형성하기 위한 식각공정은 제2 절연막(635)으로부터 도 7c에 도시된 제2 도전패턴들(649)을 향하여, 제2 절연막(635), 층간 절연막(611), 및 도 7c에 도시된 제2 도전패턴들(649) 중 적어도 하나를 순차적으로 식각함으로써 진행될 수 있다. 이에 따라, 드레인 트렌치(657)는 제1 방향(D1)을 향해 가늘어지는 테이퍼 형상을 가질 수 있다.
도 7c에 도시된 제2 도전패턴들(649) 중 몇몇들은 워드라인들(649W)로서 정의될 수 있다. 워드라인들(649W)은 드레인 트렌치(657)에 의해 관통되지 않고, 드레인 셀렉트 라인(649D)과 제1 도전패턴(607) 사이에 배치될 수 있다.
드레인 트렌치(657)의 일부 영역은 더미채널기둥(630D)에 중첩되고, 다른 일부 영역은 더미채널기둥(630D)에 의해 관통되지 않는 워드라인(649W)의 일부 영역에 중첩될 수 있다. 도면에 도시되진 않았으나, 도 7d에 도시된 더미채널기둥(630D)은 제3 방향(D3)으로 다른 더미채널기둥에 이웃할 수 있다. 드레인 트렌치(657)에 중첩된 워드라인(649W)의 일부 영역은 제3 방향(D3)으로 이웃한 더미채널기둥들 사이에 배치될 수 있다. 이러한 더미채널기둥들과 드레인 트렌치(657)의 배열은 도 2에 도시된 더미채널기둥들(DCH)과 드레인 분리 절연막(SD)의 배열과 동일하다.
도 7e를 참조하면, 도 7d에 도시된 드레인 트렌치(657)는 드레인 분리 절연막(659)으로 채워질 수 있다. 드레인 분리 절연막(659)은 도 7d에 도시된 드레인 트렌치(657)와 동일한 테이퍼 형상을 가질 수 있다.
본 발명의 실시 예에 따르면, 드레인 분리 절연막(659)은 도 7a에 도시된 희생막들(613)을 도 7c에 도시된 제2 도전패턴들(649)로 대체한 이후 형성된다. 이에 따라, 도 7a에 도시된 희생막들(613)을 도 7c에 도시된 제2 도전패턴들(649)로 대체하기 위한 공정 진행 시 드레인 분리 절연막(659)에 식각물질 또는 도전물질의 유입이 차단되는 문제가 발생되지 않는다. 따라서, 본 발명의 실시 예는, 식각 물질 또는 도전물질의 유입을 위한 설계제약 없이 드레인 분리 절연막(659)의 레이아웃을 설계할 수 있으므로, 드레인 분리 절연막(659)에 대한 설계 자유도를 향상시킬 수 있다.
이어서, 제2 절연막(635) 상에 제3 절연막(661)을 형성할 수 있다. 이후, 채널기둥(630)에 중첩된 제2 절연막(635) 및 제3 절연막(661)을 관통하는 콘택 플러그(663)를 형성할 수 있다. 콘택 플러그(663)는 채널기둥(630)의 캡핑패턴(627)에 접촉될 수 있다.
연이어, 채널기둥들(630) 각각의 제2 단부(EP2A)에 마주하는 비트라인(665)을 형성할 수 있다. 비트라인(665)은 제3 절연막(661) 상에 형성되고, 콘택 플러그(663)에 접촉될 수 있다. 비트라인(665)은 드레인 분리 절연막(659)에 교차되는 방향으로 연장될 수 있다. 본 실시예에서, 비트라인(665)은 제2 방향(D2)으로 연장될 수 있다.
비트라인(665)을 형성한 후, 제1 절연구조(667) 내부에 매립된 제1 인터커넥션 구조(668) 및 제1 본딩금속패턴들(669)를 형성할 수 있다. 제1 인터커넥션 구조(668)는 다양한 형태의 도전패턴들을 포함할 수 있다. 제1 본딩금속패턴들(669)은 제1 인터커넥션 구조(668)에 연결될 수 있다. 제1 본딩금속패턴들(669) 중 적어도 하나는 비트라인(665)에 중첩될 뿐 아니라, 제1 인터커넥션 구조(668)를 경유하여 비트라인(665)에 접속될 수 있다.
도 7f를 참조하면, 주변회로구조(670)가 제공될 수 있다. 주변회로구조(670)는 트랜지스터들(675)을 포함하는 기판(671), 기판(671)을 덮는 제2 절연구조(681), 및 제2 절연구조(681) 내부에 매립된 제2 인터커넥션 구조(682) 및 제2 본딩금속패턴(683)을 포함할 수 있다.
기판(671)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판일 수 있다. 트랜지스터들(675)은 소자 분리막들(673)에 의해 구획된 기판(671)의 활성영역에 형성될 수 있다. 트랜지스터들(675) 각각은 도 3a을 참조하여 설명한 트랜지스터(TR)와 동일하게 구성될 수 있다. 트랜지스터들(675) 중 일부는 페이지 버퍼 회로(679)에 포함될 수 있다.
제2 인터커넥션 구조(682)는 다양한 형태의 도전패턴들을 포함할 수 있다. 제2 본딩금속패턴들(683)은 제2 인터커넥션 구조(682)에 연결될 수 있다. 제2 본딩금속패턴들(683) 중 적어도 하나는 페이지 버퍼 회로(679)에 중첩될 뿐아니라, 제2 인터커넥션 구조(682)를 경유하여 페이지 버퍼 회로(679)에 접속될 수 있다.
주변회로구조(670)의 제2 본딩금속패턴들(683)에 제1 본딩금속패턴들(669)이 마주하도록 희생기판(601)을 주변회로구조(670)에 정렬시킬 수 있다. 이후, 제1 본딩금속패턴들(669)과 제2 본딩금속패턴들(683)을 상호 본딩할 수 있다.
도 7g를 참조하면, 도 7f에 도시된 희생기판(601)을 제거할 수 있다. 희생기판(601)을 제거하는 동안, 도 7f에 도시된 보호막(603)은 채널기둥들(630) 및 메모리막(621)을 보호할 수 있다. 이어서, 도 7f에 도시된 보호막(603)을 선택적으로 제거함으로써, 제1 절연막(605)을 노출시킬 수 있다.
메모리막(621)은 제1 절연막(605) 보다 제1 방향(D1)으로 돌출된 채널기둥들(630) 각각의 표면을 덮도록 잔류될 수 있고, 더미메모리막(621D)은 제1 절연막(605) 보다 제1 방향(D1)으로 돌출된 더미채널기둥(630D)의 표면을 덮도록 잔류될 수 있다.
도 7h를 참조하면, 제1 절연막(605) 상에 제2 마스크 패턴(685)을 형성할 수 있다. 이어서, 제2 마스크 패턴(685)을 식각 베리어로 이용한 식각공정을 통해, 도 7g에 도시된 제1 절연막(605) 및 도 7g에 도시된 제1 도전패턴(607)을 관통하는 소스 트렌치(687)를 형성할 수 있다. 이에 따라, 도 7g에 도시된 제1 도전패턴(607)은 소스 트렌치(687)에 의해 소스 셀렉트 라인들(607S)로 분리될 수 있다.
소스 셀렉트 라인들(607S)은 채널기둥들(630)을 감싸도록 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 소스 트렌치(687)는 채널기둥들(630) 사이에서 제3 방향(D3)으로 연장될 수 있다. 소스 트렌치(687)는 워드라인들(649W)을 사이에 두고 드레인 분리 절연막(659)에 중첩될 수 있다. 소스 트렌치(687)는 더미채널기둥(630D)에 중첩될 수 있다. 소스 트렌치(687)를 형성하기 위한 식각공정 동안, 더미메모리막(621D)의 일부 및 더미채널기둥(630D)의 일부가 식각될 수 있다.
소스 트렌치(687)를 형성하기 위한 식각공정은 제1 방향(D1)에 상반된 방향을 향하여 도 7g에 도시된 제1 절연막(605) 및 도 7g에 도시된 제1 도전패턴(607)을 순차로 식각함으로써 진행될 수 있다. 이에 따라, 소스 트렌치(687)는 제1 방향(D1)에 상반된 방향을 향해 가늘어지는 테이퍼 형상을 가질 수 있다.
도 8a 내지 도 8d는 도 7h에 도시된 공정 이후, 이어지는 공정들을 나타내는 확대 단면도들이다. 도 8a 내지 도 8d는 도 7h에 도시된 RA영역을 확대한 단면도들이다.
도 8a를 참조하면, 도 7h에 도시된 제2 마스크 패턴(685)을 제거함으로써 제1 절연막(605) 및 메모리막(621)을 노출시킬 수 있다. 메모리막(621)은 제1 블로킹 절연막(621A), 데이터 저장막(621B), 및 터널 절연막(621C)을 포함할 수 있다. 제1 블로킹 절연막(621A)은 실리콘 산화막을 포함할 수 있고, 데이터 저장막(621B)은 실리콘 질화막을 포함할 수 있고, 터널 절연막(621C)은 실리콘 산화막을 포함할 수 있다. 제2 블로킹 절연막(641)은 제1 블로킹 절연막(621A)보다 유전율이 높은 물질막을 포함할 수 있다. 일 실시 예로서, 제2 블로킹 절연막(641)은 알루미늄 산화막을 포함할 수 있다.
도 8b를 참조하면, 도 8a에 도시된 소스 트렌치(687)를 소스 분리 절연막(693)으로 채울 수 있다. 소스 분리 절연막(693)은 산화막을 포함할 수 있다.
이어서, 데이터 저장막(621B)이 노출되도록 제1 블로킹 절연막(621A)의 일부를 제거할 수 있다. 이 때, 소스 분리 절연막(693)의 일부가 제거될 수 있다. 제1 블로킹 절연막(621A)의 일부와 소스 분리 절연막(693)의 일부는 에치-백 공정을 이용하여 제거될 수 있다.
도 8c를 참조하면, 데이터 저장막(621B)을 선택적으로 식각하는 식각공정과, 터널 절연막(621C)을 선택적으로 식각하는 식각공정을 순차로 수행함으로써, 메모리패턴(621ML)이 정의될 수 있다. 채널기둥(630)의 채널막(623) 및 코어절연막(625)은 메모리패턴(621ML)보다 돌출될 수 있고, 채널기둥(630)의 돌출부에서 채널막(623)의 표면이 노출될 수 있다.
데이터 저장막(621B), 및 터널 절연막(621C)을 식각하는 동안, 소스 분리 절연막(693)의 일부가 식각될 수 있으나, 제1 절연막(605)은 채널기둥(630)을 감싸도록 잔류될 수 있다.
도 8d를 참조하면, 노출된 채널막(623)의 표면에 접촉된 도프트 반도체 패턴(695)을 형성할 수 있다. 도프트 반도체 패턴(695)은 공통소스막을 구성할 수 있다. 도프트 반도체 패턴(695)은 소스 셀렉트 라인들(607S) 및 소스 분리 절연막(693)에 중첩되도록 연장될 수 있다. 도프트 반도체 패턴(695)은 제1 절연막(605)에 의해 소스 셀렉트 라인들(607S)로부터 이격될 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 9a를 참조하면, 도 7a 내지 도 7c를 참조하여 설명한 공정들을 이용하여 희생기판(701) 상에 보호막(703), 제1 절연막(705), 및 예비구조(750)를 형성할 수 있다.
예비구조(750)의 제1 도전패턴(707)은 실리콘을 포함할 수 있다. 예비구조(750)의 층간 절연막들(711) 및 제2 도전패턴들(749)은 제1 도전패턴(707) 상에 교대로 적층될 수 있다. 제2 도전패턴들(749)의 도전물은 도 10a에 도시된 바와 같이, 금속 배리어막(743) 및 금속막(745)을 포함할 수 있다.
예비구조(750)의 채널기둥들(730) 각각은 희생기판(701)을 향하는 제1 방향(D1)을 향해 가늘어지는 테이퍼 형상을 가질 수 있다.
층간 절연막들(711), 제2 도전패턴들(749), 및 제1 도전패턴(707)은 채널기둥들(730)과 유사한 형상의 더미채널기둥(730D)에 의해 관통될 수 있다. 채널기둥들(730)과 더미채널기둥(730D)는 제1 절연막(705)을 관통하고, 보호막(703) 내부로 연장될 수 있다.
채널기둥들(730) 각각은 도 7a를 참조하여 설명한 바와 같이, 코어절연막(725), 캡핑패턴(727), 및 채널막(723)을 포함할 수 있다. 채널기둥들(730) 각각은 제1 방향(D1)을 향하는 제1 단부(EP1B)와 제1 방향(D1)에 상반된 방향을 향하는 제2 단부(EP2B)를 포함할 수 있다. 메모리막(721)은 채널기둥(730)의 제1 단부(EP1B)와 채널기둥(730)의 측벽을 따라 연장될 수 있다. 메모리막(721)은 도 10a에 도시된 바와 같이, 제1 블로킹 절연막(721A), 데이터 저장막(721B), 및 터널 절연막(721C)을 포함할 수 있다.
제2 도전패턴들(749) 각각의 표면을 따라 제2 블로킹 절연막(741)이 형성될 수 있다.
더미채널기둥(730D)은 도 7a를 참조하여 설명한 바와 같이, 더미메모리막(721D)으로 둘러싸일 수 있으며, 더미채널막(723D), 더미코어절연막(725D), 및 더미캡핑패턴(727D)을 포함할 수 있다.
채널기둥들(730) 각각의 제2 단부(EP2B)와 더미채널기둥(730D)은 제2 절연막(735)으로 덮일 수 있다.
예비구조(750)를 구획하는 게이트 분리 절연막(753)은 제1 도전패턴(707)을 관통하지 않고, 제1 도전패턴(707) 상에 배치될 수 있다.
도 9b를 참조하면, 게이트 분리 절연막(753)을 형성한 후, 도 7d 및 도 7e를 참조하여 설명한 공정들을 통해, 제1 방향(D1)을 향하여 가늘어지는 테이퍼 형상을 갖는 드레인 분리 절연막(759)을 형성할 수 있다. 드레인 분리 절연막(759)은 도 9a에 도시된 제2 도전패턴들(749) 중 채널기둥(730)의 제2 단부(EP2B)에 인접한 적어도 한층의 제2 도전패턴을 드레인 셀렉트 라인들(749D)로 분리할 수 있다. 제2 도전패턴들(749) 중 드레인 분리 절연막(759)과 제1 도전패턴(749) 사이의 제2 도전패턴들은 워드라인들(749W)로서 정의될 수 있다.
드레인 분리 절연막(759)의 일부 영역은 더미채널기둥(730D)에 중첩되고, 다른 일부 영역은 더미채널기둥(730D)에 의해 관통되지 않는 워드라인(749W)의 일부 영역에 중첩될 수 있다.
도 9c를 참조하면, 도 7e를 참조하여 설명한 공정들을 통해, 제3 절연막(761), 콘택 플러그(763), 비트라인(765), 제1 인터커넥션 구조(768), 및 제1 본딩금속패턴(769)을 형성할 수 있다. 제1 인터커넥션 구조(768) 및 제1 본딩금속패턴(769)은 도 7e를 참조하여 설명한 바와 같이, 제1 절연구조(767) 내부에 매립될 수 있다.
이어서, 도 7f를 참조하여 설명한 공정들을 통해 주변회로구조(770)의 제2 본딩금속패턴(783)을 제1 본딩금속패턴(769)에 본딩시킬 수 있다. 주변회로구조(770)는 도 7f를 참조하여 설명한 바와 같이, 트랜지스터들(775)을 포함하는 기판(771), 기판(771)을 덮는 제2 절연구조(781), 및 제2 절연구조(781) 내부에 매립된 제2 인터커넥션 구조(782) 및 제2 본딩금속패턴(783)을 포함할 수 있다.
이어서, 도 9b에 도시된 희생기판(701) 및 보호막(703)을 순차로 제거할 수 있다. 이로써, 제1 절연막(705)이 노출될 수 있다.
이후, 제1 절연막(705) 상에 마스크 패턴(785)을 형성할 수 있다. 이어서, 마스크 패턴(785)을 식각 베리어로 이용한 식각공정을 통해, 도 9b에 도시된 제1 절연막(705) 및 제1 도전패턴(707)을 관통하는 소스 트렌치들(787)을 형성할 수 있다. 소스 트렌치들(787)은 도 7h를 참조하여 설명한 바와 같이 제1 방향(D1)에 상반된 방향을 향해 가늘어지는 테이퍼 형상을 가질 수 있다.
도 9b에 도시된 제1 도전패턴(707)은 소스 트렌치들(787)에 의해 예비 셀렉트 라인들(707A)로 분리될 수 있다. 예비 셀렉트 라인들(707A)은 채널기둥들(730)에 교차되는 평면에서 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 소스 트렌치들(787)은 채널기둥들(730) 사이에서 제3 방향(D3)으로 연장될 수 있다. 소스 트렌치들(787)은 더미채널기둥(730D), 드레인 분리 절연막(759) 및 게이트 분리 절연막(753)에 중첩될 수 있다.
도 10a 내지 도 10c는 도 9c에 도시된 공정 이후, 이어지는 공정들을 나타내는 확대 단면도들이다. 도 10a 내지 도 10c는 도 9c에 도시된 RB영역을 확대한 단면도들이다.
도 10a를 참조하면, 도 9c에 도시된 마스크 패턴(785)을 제거함으로써 제1 절연막(705) 및 메모리막(721)을 노출시킬 수 있다. 이어서, 소스 트렌치(787)를 통해 노출된 예비 셀렉트 라인(707A)의 측벽 상에 금속막(789)을 형성할 수 있다. 금속막(789)은 소스 트렌치(787)의 표면을 따라 연장될 수 있다. 금속막(789)은 제1 절연막(705)의 표면 및 메모리막(721)의 표면을 따라 연장될 수 있다.
금속막(789)은 450℃이하의 온도에서 수행되는 실리사이드 공정을 통해 예비 셀렉트 라인(707A)과 반응하여 금속 실리사이드막을 제공할 수 있는 도전물을 포함할 수 있다. 일 실시 예로서, 금속막(789)은 니켈을 포함할 수 있다.
도 10b를 참조하면, 450℃이하의 온도에서 실리사이드 공정을 수행함으로써, 도 10a에 도시된 예비 셀렉트 라인(707A)의 일부를 금속 실리사이드막으로 변환시킬 수 있다. 이후, 실리콘막과 반응하지 않고 잔류된 금속막을 제거할 수 있다. 도 10a에 도시된 예비 셀렉트 라인(707A)의 일부 영역은 금속 실리사이드막으로 변환되지 않고, 실리콘막으로서 잔류할 수 있다. 잔류된 실리콘막은 제1 셀렉트 패턴(707B)을 구성할 수 있다. 또한, 금속 실리사이드막은 제1 셀렉트 패턴(707B)의 측벽을 따라 연장된 제2 셀렉트 패턴(791)을 구성할 수 있다.
상술한 공정에 의해 제1 셀렉트 패턴(707B) 및 제2 셀렉트 패턴(791)을 포함하는 소스 셀렉트 라인(790SSL)이 정의될 수 있다. 금속 실리사이드막으로 구성된 제2 셀렉트 패턴(791)은 실리콘막으로 구성된 제1 셀렉트 패턴(707B)의 저항을 보상함으로써, 소스 셀렉트 라인(790SSL)의 저항을 낮출 수 있다.
450℃를 넘는 고온공정에서는, 도 9c에 도시된 제1 본딩금속패턴(769) 및 제2 본딩금속패턴(783)에 결함이 발생될 수 있다. 본 발명의 실시 예에 따른 실리사이드 공정은 450℃이하의 저온에서 수행되므로, 본 발명의 실시 예에 따르면, 도 9c에 도시된 제1 본딩금속패턴(769) 및 제2 본딩금속패턴(783)에서 고온으로 인한 결함 발생을 줄일 수 있다.
도 10c를 참조하면, 도 8b를 참조하여 설명한 공정을 이용하여, 도 10b에 도시된 소스 트렌치(787)를 소스 분리 절연막(793)으로 채울 수 있다.
이어서, 도 8b 및 도 8c를 참조하여 설명한 제1 블로킹 절연막(721A)의 식각공정, 데이터 저장막(721B)의 식각공정, 및 터널 절연막(721C)의 식각공정을 순차로 수행함으로써, 메모리패턴(721ML)이 정의될 수 있다. 채널기둥(730)의 채널막(723) 및 코어절연막(725)은 메모리패턴(721ML)보다 돌출될 수 있고, 채널기둥(730)의 돌출부에서 채널막(723)의 표면이 노출될 수 있다.
이후, 노출된 채널막(723)의 표면에 접촉된 도프트 반도체 패턴(795)을 형성할 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 확대 단면도들이다.
도 11a 내지 도 11d에 도시된 공정들을 수행하기 전, 도 9a 내지 도 9c를 참조하여 설명한 공정들이 선행될 수 있다. 이에 따라, 소스 트렌치(787')에 의해 분리되는 예비 셀렉트 라인들(707')이 형성될 수 있다.
예비 셀렉트 라인들(707S')은 도전패턴(749') 및 층간 절연막(711')의 적층체에 중첩될 수 있다. 도전패턴(749'), 층간 절연막(711'), 및 예비 셀렉트 라인들(707S')은 채널기둥들(730')을 감쌀 수 있다. 채널기둥들(730')은 제1 방향(D1)을 향해 가늘어지는 테이퍼 형상을 가질 수 있다. 채널기둥들(730')은 코어절연막(725') 및 채널막(723')을 포함할 수 있다. 채널기둥들(730') 각각의 측벽은 메모리막(721')으로 둘러싸일 수 있다.
메모리막(721')은 제1 방향(D1)을 향하는 채널기둥들(730') 각각의 제1 단부(EP1C)를 덮도록 연장될 수 있다. 메모리막(721')은 제1 블로킹 절연막(721A'), 데이터 저장막(721B') 및 터널 절연막(721C')을 포함할 수 있다.
예비 셀렉트 라인들(707S')은 도전패턴(749')보다 채널기둥(730')의 제1 단부(EP1C) 가깝게 배치될 수 있다. 예비 셀렉트 라인들(707S') 각각은 실리콘막으로 구성될 수 있다.
도전패턴(749')은 금속 배리어막(743') 및 금속막(745')을 포함할 수 있다. 도전패턴(749')과 메모리막(721') 사이에 제2 블로킹 절연막(741')이 배치될 수 있다. 제2 블로킹 절연막(741')은 도전패턴(749')과 층간 절연막(711') 사이로 연장될 수 있다.
소스 트렌치(787')는 제1 절연막(705')을 관통하도록 연장될 수 있다. 소스 트렌치(787')를 통해, 예비 셀렉트 라인들(707S') 각각의 일부를 식각할 수 있다. 이로써, 제1 절연막(705')과 층간 절연막(711') 사이에 홈(788': groove)이 정의될 수 있다.
마스크 패턴(785')은 소스 트렌치(787')를 형성하기 위한 식각공정 동안 식각 베리어 역할을 할 수 있다. 마스크 패턴(785')은 홈(788')을 형성하기 위한 식각공정 동안, 메모리막(721') 및 채널기둥(730')을 보호할 수 있다.
도 11b를 참조하면, 도 11a에 도시된 홈(788')을 도전막(789')으로 채울 수 있다. 도전막(789')은 450℃ 이하의 공정에서 증착이 가능한 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 도전막(789')은 물리적 증착(PVD: Physical Vapor Deposition) 방식 또는 원자층증착(Atomic Later Deposition) 방식에 의해 증착되는 다양한 도전물을 포함할 수 있다. 도전막(789')은 금속막(789B) 및, 금속막(789B)과 예비 셀렉트 라인(707S') 사이의 금속 배리어막(789A)을 포함할 수 있다. 금속 배리어막(789A)은 예비 셀렉트 라인(707S')의 측벽에 접촉될 수 있다. 금속막(789B) 및 금속 배리어막(789A)은 실리콘막으로 구성된 예비 셀렉트 라인(707S')의 저항을 보상할 수 있다.
실리콘막의 저항을 보상하기 위한 도전막(789')은 450℃이하의 저온에서 형성되므로, 본 발명의 실시 예에 따르면, 도 9c에 도시된 제1 본딩금속패턴(769) 및 제2 본딩금속패턴(783)에서 고온으로 인한 결함 발생을 줄일 수 있다.
도 11c를 참조하면 에치-백 등의 식각공정으로 소스 트렌치(787') 내부의 금속막(789B) 및 금속 배리어막(789A)을 제거할 수 있다. 이로써, 측벽 도전패턴(789P) 및 예비 셀렉트 라인(707S')을 포함하는 소스 셀렉트 라인(790SSL')이 정의될 수 있다. 측벽 도전패턴(789P)은 예비 셀렉트 라인(707S')의 측벽 상에 잔류될 수 있다.
도 11d를 참조하면, 도 8b를 참조하여 설명한 공정을 이용하여, 도 11c에 도시된 소스 트렌치(787')를 소스 분리 절연막(793')으로 채울 수 있다.
이어서, 도 8b 및 도 8c를 참조하여 설명한 제1 블로킹 절연막(721A')의 식각공정, 데이터 저장막(721B')의 식각공정, 및 터널 절연막(721C')의 식각공정을 순차로 수행함으로써, 메모리패턴(721ML')이 정의될 수 있다. 또한, 채널기둥(730')의 채널막(723') 및 코어절연막(725')은 메모리패턴(721ML')보다 돌출될 수 있고, 채널기둥(730')의 돌출부에서 채널막(723')의 표면이 노출될 수 있다.
이후, 노출된 채널막(723')의 표면에 접촉된 도프트 반도체 패턴(795')을 형성할 수 있다.
도 12a 내지 도 12d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 12a를 참조하면, 희생기판(801) 상에 제1 절연막(805)을 형성한 후, 제1 절연막(805) 상에 희생막들(813) 및 층간 절연막들(811)을 교대로 적층할 수 있다.
제1 절연막(805)은 실리콘 산화막을 포함할 수 있다. 희생막들(813)은 실리콘 질화막을 포함할 수 있다. 층간 절연막들(811)은 실리콘 산화막을 포함할 수 있다.
도 7a를 참조하여 설명한 공정들을 이용하여, 채널기둥들(830)을 형성할 수 있다. 채널기둥들(830)을 형성하는 동안, 더미채널기둥들(830D)이 형성될 수 있다. 채널기둥들(830) 및 더미채널기둥들(830D)은 희생기판(801) 내부로 연장될 수 있다.
채널기둥들(830) 각각은 서로 상반된 방향을 향하는 제1 단부(EP1D) 및 제2 단부(EP2D)를 포함할 수 있다. 제1 단부(EP1D)은 제1 방향(D1)을 향할 수 있다. 채널기둥(830)의 측벽은 메모리막(821)으로 둘러싸일 수 있다. 메모리막(821)은 제1 단부(EP1D)와 희생기판(801) 사이로 연장될 수 있다. 채널기둥(830)은 채널막(823), 코어절연막(825), 및 캡핑패턴(827)을 포함할 수 있다. 채널기둥들(830) 제1 단부(EP1A)를 향할수록 가늘어지는 테이퍼 형상을 가질 수 있다. 메모리막(821)은 도 13a에 도시된 제1 블로킹 절연막(821A), 데이터 저장막(821B), 및 터널 절연막(821C)을 포함할 수 있다.
더미채널기둥(830D)은 더미메모리막(821D)으로 둘러싸일 수 있다. 더미채널기둥(830D)은 더미채널막(823D), 더미코어절연막(825D), 및 더미캡핑패턴(827D)을 포함할 수 있다.
채널기둥들(830) 및 더미채널기둥(830D)은 제2 절연막(835)으로 덮일 수 있다.
제2 절연막(835), 층간 절연막들(811), 희생막들(813), 및 제1 절연막(805)은 슬릿(837)에 의해 관통될 수 있다.
도 12b를 참조하면, 슬릿(837)을 통해 도 12a에 도시된 희생막들(813)을 도전패턴들(849)로 대체할 수 있다. 도전패턴들(849)은 서로 동일한 도전물로 형성될 수 있다. 도전패턴들(849) 각각은 도 13a에 도시된 바와 같이, 금속 배리어막(843) 및 금속막(845)을 포함할 수 있다. 도전패턴들(849)을 형성하기 전, 도 12a에 도시된 희생막들(813)이 제거된 영역들 각각의 표면 상에 제2 블로킹 절연막(841)을 형성할 수 있다.
도 12a 및 도 12b를 참조하여 상술한 공정들을 통해, 테이퍼 형상을 갖는 채널기둥들(830) 및 채널기둥들(830)을 감싸고 제1 절연막(805) 상에 교대로 적층된 도전패턴들(849) 및 층간 절연막들(811)을 포함하는 예비구조(850)가 형성될 수 있다.
도 12c를 참조하면, 도 12b에 도시된 슬릿(837)을 게이트 분리 절연막(853)으로 채울 수 있다. 이어서, 도 12b에 도시된 도전패턴들(849) 중 제2 단부(EP2D)에 인접한 적어도 한층의 도전패턴을 관통하는 드레인 분리 절연막(859)을 형성할 수 있다.
적어도 한층의 도전패턴은 드레인 분리 절연막(859)에 의해 드레인 셀렉트 라인들(849D)로 분리될 수 있다. 드레인 셀렉트 라인들(849D)은 채널기둥들(830)을 감싸도록 채널기둥들(830)에 교차되는 평면에서 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 드레인 분리 절연막(859)은 채널기둥들(830) 사이에서 제3 방향(D3)으로 연장될 수 있다. 드레인 분리 절연막(859)은 제1 방향(D1)을 향해 가늘어지는 테이퍼 형상을 가질 수 있다.
드레인 분리 절연막(859)은 더미채널기둥(830D)에 중첩된 영역 및 더미채널기둥(830D)에 비중첩된 영역을 포함할 수 있다.
도 12d를 참조하면, 도 7e를 참조하여 설명한 공정들을 이용하여 제3 절연막(861), 콘택 플러그(863), 비트라인(865), 제1 인터커넥션 구조(868), 및 제1 본딩금속패턴(869)를 형성할 수 있다. 제1 인터커넥션 구조(868) 및 제1 본딩금속패턴(869)은 도 7e를 참조하여 설명한 바와 같이, 제1 절연구조(867) 내부에 매립될 수 있다.
이어서, 도 7f를 참조하여 설명한 공정들을 통해 주변회로구조(870)의 제2 본딩금속패턴(883)을 제1 본딩금속패턴(869)에 본딩시킬 수 있다. 주변회로구조(870)는 도 7f를 참조하여 설명한 바와 같이, 트랜지스터들(875)을 포함하는 기판(871), 기판(871)을 덮는 제2 절연구조(881), 및 제2 절연구조(881) 내부에 매립된 제2 인터커넥션 구조(882) 및 제2 본딩금속패턴(883)을 포함할 수 있다.
이어서, 도 12c에 도시된 희생기판(801)을 제거할 수 있다. 이로써, 제1 절연막(805)이 노출될 수 있다.
이후, 제1 절연막(805) 상에 마스크 패턴(885)을 형성할 수 있다. 이어서, 마스크 패턴(885)을 식각 베리어로 이용한 식각공정을 통해, 소스 트렌치들(887)을 형성할 수 있다. 소스 트렌치들(887)은 도 12c에 도시된 도전패턴들(849) 중 채널기둥(830)의 제1 단부(EP1D)에 인접한 적어도 한층을 관통할 수 있다. 소스 트렌치(887)은 도 7h를 참조하여 설명한 바와 같이 제1 방향(D1)에 상반된 방향을 향해 가늘어지는 테이퍼 형상을 가질 수 있다.
소스 트렌치들(887)에 의해 관통되는 도전패턴은 소스 셀렉트 라인들(849S)로 분리될 수 있다. 소스 셀렉트 라인들(849S)은 채널기둥들(830)을 감싸도록 제2 방향(D2) 및 제3 방향(D3)으로 연장될 수 있다. 소스 트렌치(887)는 채널기둥들(830) 사이에서 제3 방향(D3)으로 연장될 수 있다. 소스 트렌치(887)는 드레인 분리 절연막(859)에 중첩될 수 있다.
도 13a 및 도 13b는 도 12d에 도시된 공정 이후, 이어지는 공정들을 나타내는 확대 단면도들이다. 도 13a 및 도 13b는 도 12d에 도시된 RC영역을 확대한 단면도들이다.
도 13a를 참조하면, 도 12d에 도시된 마스크 패턴(885)을 제거함으로써 제1 절연막(805)을 노출시킬 수 있다. 이어서, 소스 트렌치(887)를 소스 분리 절연막(893)으로 채울 수 있다. 도 8b를 참조하여 설명한 바와 같이 소스 분리 절연막(893)을 형성하는 과정에서 제1 블로킹 절연막(821A)이 식각되고, 데이터 저장막(721B)이 노출될 수 있다.
소스 분리 절연막(893)은 동일레벨에서 서로 이웃한 소스 셀렉트 라인들(849S)을 전기적으로 절연시킬 수 있다. 소스 분리 절연막(893)은 소스 트렌치(887)에 중첩된 워드라인(849W)의 일부 영역에 중첩될 수 있다.
도 13b를 참조하면, 도 8c를 참조하여 설명한 데이터 저장막(821B)의 식각공정, 및 터널 절연막(821C)의 식각공정을 순차로 수행함으로써, 메모리패턴(821ML)이 정의될 수 있다. 채널기둥(830)의 채널막(823) 및 코어절연막(825)은 메모리패턴(821ML)보다 돌출될 수 있고, 채널기둥(830)의 돌출부에서 채널막(823)의 표면이 노출될 수 있다.
이후, 노출된 채널막(823)의 표면에 접촉된 도프트 반도체 패턴(895)을 형성할 수 있다.
본 발명의 실시 예에 따른 소스 분리 절연막(893)은 도 12a에 도시된 희생막들(813)을 도 12b에 도시된 도전패턴들(849)로 대체한 이후 형성된다. 이에 따라, 본 발명의 실시 예는 도 12a에 도시된 희생막들(813)을 도 12b에 도시된 도전패턴들(849)로 대체하기 위해 식각물질 또는 도전물질의 유입을 위한 설계 제약없이 소스 분리 절연막(893)의 레이아웃을 설계할 수 있다. 이로써, 본 발명의 실시 예는 소스 분리 절연막(893)에 대한 설계 자유도를 향상시킬 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 테이퍼 형상을 갖는 채널기둥들, 채널기둥의 테이퍼 형상에 대한 역상의 테이퍼 형상을 갖는 소스 분리 절연막, 및 채널기둥들을 감싸고 동일레벨에서 서로 분리된 소스 셀렉트 라인들을 포함할 수 있으며, 소스 분리 절연막은 소스 셀렉트 라인들 사이에 배치될 수 있다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성(1200)을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)은 모바일 장치일 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 테이퍼 형상을 갖는 채널기둥들, 채널기둥의 테이퍼 형상에 대한 역상의 테이퍼 형상을 갖는 소스 분리 절연막, 및 채널기둥들을 감싸고 동일레벨에서 서로 분리된 소스 셀렉트 라인들을 포함할 수 있으며, 소스 분리 절연막은 소스 셀렉트 라인들 사이에 배치될 수 있다.
21, 33, 611, 711, 711', 811: 층간 절연막
23, 31A, 31B, 607, 649, 707, 749, 749': 도전패턴
WL, 649W, 749W, 849W: 워드라인
G1, G2, G3, G1', G2', G1", G2": 게이트 적층체
CH, CH1~CH3, 630, 730, 730', 830: 채널기둥
SSL1~SSL3, SSL1'~SSL3', SSL, SSL1"~SSL3", 607S, 790SSL, 790SSL', 849S: 소스 셀렉트 라인
SS, SS1', SS1", SS2', SS", 693, 793, 793', 893: 소스 분리 절연막
657, 687, 787, 787', 887: 트렌치
DSL1~DSL3, DSL1'~DSL3', DSL1"~DSL3", 649D, 749D, 849D: 드레인 셀렉트 라인
SD, SD', SD", 659, 759, 859: 드레인 분리 절연막
BL, BL', BL", 665, 765, 865: 비트라인
CSL, CSL', CSL": 공통소스막
50, 50', 50", 670, 770, 870: 주변회로구조
650, 750, 850: 예비구조
EP1A, EP2A, EP1B, EP2B, EP1C, EP1D, EP2D: 단부

Claims (19)

  1. 제1 방향으로 교대로 적층된 층간 절연막들 및 워드라인들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하고, 상기 제1 방향을 향하여 가늘어지는 채널기둥들;
    상기 채널기둥들을 감싸고, 상기 게이트 적층체에 중첩되도록 연장된 소스 셀렉트 라인들; 및
    상기 소스 셀렉트 라인들 사이에서 상기 게이트 적층체에 중첩되고, 상기 제1 방향에 상반된 방향을 향하여 가늘어지는 소스 분리 절연막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 게이트 적층체는,
    상기 워드라인들을 사이에 두고 상기 소스 셀렉트 라인들에 각각 중첩된 드레인 셀렉트 라인들; 및
    상기 드레인 셀렉트 라인들 사이에 배치되고, 상기 제1 방향을 향하여 가늘어지는 드레인 분리 절연막을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 소스 분리 절연막은 상기 드레인 분리 절연막에 중첩된 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 채널기둥들은 제1 채널기둥 및 제2 채널기둥을 포함하고,
    상기 드레인 셀렉트 라인은 상기 제1 채널기둥을 감싸는 제1 드레인 셀렉트 라인, 및 상기 제2 채널기둥을 감싸고 상기 드레인 분리 절연막에 의해 상기 제1 드레인 셀렉트 라인으로부터 이격된 제2 드레인 셀렉트 라인을 포함하고,
    상기 소스 셀렉트 라인은 상기 제1 채널기둥을 감싸는 제1 소스 셀렉트 라인, 및 상기 제2 채널기둥을 감싸고 상기 소스 분리 절연막에 의해 상기 제1 소스 셀렉트 라인으로부터 이격된 제2 소스 셀렉트 라인을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 소스 셀렉트 라인들 각각은 실리콘을 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 소스 셀렉트 라인들 각각은 실리콘막, 및 상기 실리콘막과 상기 소스 분리 절연막 사이에서 상기 실리콘막에 접촉된 금속 실리사이드막을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 소스 셀렉트 라인들 각각은 실리콘막, 및 상기 실리콘막과 상기 소스 분리 절연막 사이에 배치된 측벽 도전패턴을 포함하고,
    상기 측벽 도전패턴은, 상기 실리콘막에 접촉된 금속 배리어막 및 상기 금속 배리어막과 상기 소스 분리 절연막 사이에 배치된 금속막을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 소스 셀렉트 라인들과 상기 워드라인들은 서로 동일한 도전물을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 소스 셀렉트 라인들은 상기 제1 방향으로 서로 이격되어 적층된 2중층 이상의 도전패턴들을 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 소스 셀렉트 라인들을 사이에 두고 상기 게이트 적층체에 중첩되고, 상기 채널기둥들에 접촉된 공통소스막;
    상기 게이트 적층체를 사이에 두고 상기 공통소스막에 중첩되고, 상기 채널기둥들에 접속된 비트라인; 및
    상기 비트라인을 사이에 두고 상기 게이트 적층체에 중첩된 주변회로구조를 더 포함하는 반도체 메모리 장치.
  11. 제1 방향을 향하는 제1 단부에 가까워질수록 가늘어지는 채널기둥들, 및 상기 채널기둥들을 감싸고 상기 제1 방향으로 교대로 적층된 층간 절연막들 및 도전패턴들 포함하는 예비구조를 형성하는 단계;
    상기 도전패턴들 중 상기 채널기둥들의 상기 제1 단부에 인접한 적어도 한층의 제1 도전패턴을 관통하고, 상기 제1 방향에 상반된 방향을 향하여 가늘어지는 트렌치를 형성하는 단계; 및
    상기 트렌치를 채우는 소스 분리 절연막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 도전패턴들은,
    상기 층간 절연막들에 의해 상기 제1 방향으로 서로 이격된 금속막들; 및
    상기 금속막들로부터 상기 제1 방향으로 이격된 실리콘막을 포함하고,
    상기 트렌치는 상기 실리콘막을 관통하는 반도체 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 트렌치를 통해 상기 실리콘막의 일부를 450℃이하의 온도에서 금속 실리사이드막으로 변환하는 실리사이드 공정을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 트렌치를 통해 상기 실리콘막의 일부를 식각하는 단계; 및
    상기 실리콘막이 식각된 영역을 채우는 측벽 도전패턴을 450℃이하의 온도에서 형성하는 단계를 더 포함하고,
    상기 측벽 도전패턴은, 상기 실리콘막에 접촉된 금속 배리어막 및 상기 금속 배리어막과 상기 소스 분리 절연막 사이에 배치된 금속막을 포함하는 반도체 메모리 장치의 제조방법.
  15. 제 11 항에 있어서,
    상기 도전패턴들은 서로 동일한 도전물을 포함하는 반도체 메모리 장치의 제조방법.
  16. 제 11 항에 있어서,
    상기 트렌치를 형성하는 단계 이전,
    상기 도전패턴들 중 제2 도전패턴을 관통하고, 상기 제1 방향을 향할수록 가늘어지는 드레인 분리 절연막을 형성하는 단계를 더 포함하고,
    상기 도전패턴들 중 상기 채널기둥들 각각의 상기 제1 단부와 상반된 방향을 향하는 상기 채널기둥들 각각의 제2 단부에 인접한 적어도 한층이 상기 제2 도전패턴으로 정의되는 반도체 메모리 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 도전패턴들은 상기 제1 도전패턴과 상기 제2 도전패턴 사이에 배치된 워드라인을 포함하고,
    상기 소스 분리 절연막은 상기 워드라인을 사이에 두고 상기 드레인 분리 절연막에 중첩된 반도체 메모리 장치의 제조방법.
  18. 제 11 항에 있어서,
    상기 트렌치를 형성하는 단계 이전,
    상기 채널기둥들 각각의 상기 제1 단부와 상반된 방향을 향하는 상기 채널기둥들 각각의 제2 단부에 마주하고, 상기 채널기둥들에 접속된 비트라인을 형성하는 단계;
    상기 비트라인에 중첩된 제1 본딩금속패턴을 형성하는 단계;
    페이지 버퍼 회로를 포함하는 기판 및 상기 페이지 버퍼 회로에 중첩된 제2 본딩금속패턴을 포함하는 주변회로구조를 형성하는 단계; 및
    상기 제1 본딩금속패턴과 상기 제2 본딩금속패턴을 상호 본딩하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 예비구조는 희생기판 상에 형성되고,
    상기 희생기판은 상기 제1 본딩금속패턴과 상기 제2 본딩금속패턴을 상호 본딩하는 단계 이후, 상기 트렌치를 형성하는 단계 이전에 제거되는 반도체 메모리 장치의 제조방법.
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