CN114171531A - 半导体存储器装置和制造该半导体存储器装置的方法 - Google Patents

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CN114171531A CN202110023270.4A CN202110023270A CN114171531A CN 114171531 A CN114171531 A CN 114171531A CN 202110023270 A CN202110023270 A CN 202110023270A CN 114171531 A CN114171531 A CN 114171531A
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Abstract

本申请涉及半导体存储器装置和制造该半导体存储器装置的方法。该半导体存储器装置包括：栅极叠层，其包括在第一方向上交替地层叠的层间绝缘层和字线；沟道柱，其穿过栅极叠层并且朝向第一方向逐渐变窄；源极选择线，其围绕沟道柱并且延伸以与栅极叠层交叠；以及源极隔离绝缘层，其在源极选择线之间与栅极叠层交叠，并且朝向与第一方向相反的方向逐渐变窄。

Description

半导体存储器装置和制造该半导体存储器装置的方法
技术领域
本公开总体上可涉及半导体存储器装置和制造该半导体存储器装置的方法，更具体地，涉及三维半导体存储器装置和制造该三维半导体存储器装置的方法。
背景技术
半导体存储器装置包括能够存储数据的多个存储器单元。三维半导体存储器装置可以包括三维布置的存储器单元。存储器单元可以构成多个单元存储器串。存储器单元串可以连接到字线和选择线。选择线可以包括源极选择线和漏极选择线。
发明内容
根据本公开的一个实施方式的半导体存储器装置可以包括：栅极叠层，其包括在第一方向上交替层叠的层间绝缘层和字线；沟道柱，其穿过栅极叠层并且朝向第一方向逐渐变窄；源极选择线，其围绕沟道柱并且延伸以与栅极叠层交叠；以及源极隔离绝缘层，其在源极选择线之间与栅极叠层交叠，并且朝向与第一方向相反的方向逐渐变窄。
根据本公开的一个实施方式的制造半导体存储器装置的方法可以包括以下步骤：形成包括沟道柱、层间绝缘层和导电图案的初步结构，沟道柱中的每一个朝着面向第一方向的第一端逐渐变窄，层间绝缘层和导电图案围绕沟道柱并且在第一方向上交替层叠；形成穿过导电图案中的第一导电图案并且朝向与第一方向相反的方向逐渐变窄的沟槽；以及形成填充沟槽的源极隔离绝缘层。
附图说明
图1是示出根据本公开的一个实施方式的半导体存储器装置的存储器块的电路图。
图2示出根据本公开的一个实施方式的半导体存储器装置的栅极叠层、沟道柱和位线的布局图。
图3A是沿着图2所示的线A-A’截取的半导体存储器装置的截面图，并且图3B是图3A所示的区域R1的放大截面图。
图4A是根据本公开的一个实施方式的半导体存储器装置的截面图，并且图4B是图4A所示的区域R2的放大截面图。
图5是根据本公开的一个实施方式的半导体存储器装置的源极选择线的放大截面图。
图6A是根据本公开的一个实施方式的半导体存储器装置的截面图，并且图6B是图6A所示的区域R3的放大截面图。
图7A至图7H是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
图8A至图8D是示出在图7H所示的工艺之后的后续工艺的放大截面图。
图9A至图9C是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
图10A至图10C是示出在图9C所示的工艺之后的后续工艺的放大截面图。
图11A至图11D是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的放大截面图。
图12A至图12D是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
图13A和图13B是示出在图12D所示的工艺之后的后续工艺的放大截面图。
图14是示出根据本公开的一个实施方式的存储器系统的配置的框图。
图15是示出根据本公开的一个实施方式的计算系统的配置的框图。
具体实施方式
本文公开的特定结构描述或功能描述仅仅是出于描述根据本公开的构思的实施方式的目的而示出的。根据本公开的构思的实施方式可以以各种形式实现，并且它们不应被解释为限于本文阐述的特定实施方式。
在下文中，术语“第一”和“第二”用于区分一个组件和另一组件，而并不意图暗示组件的特定数量或顺序。这些术语可以用来描述各种组件，但这些组件不受这些术语的限制。
本公开的一个实施方式可以提供一种半导体存储器装置和制造该半导体存储器装置的方法，该半导体存储器装置能够改善将源极选择线彼此分开的源极隔离绝缘层的对准余量。
图1是示出根据本公开的一个实施方式的半导体存储器装置的存储器块BLK的电路图。
参照图1，半导体存储器装置可以包括多个存储器块BLK。每个存储器块BLK可以包括连接到公共源极层CSL和位线BL的多个存储器单元串MS1、MS2和MS3。
存储器单元串MS1、MS2和MS3中的每一个可以包括串联连接的多个存储器单元MC、至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST。在一个实施方式中，存储器单元串MS1、MS2和MS3中的每一个可以包括连接在多个存储器单元MC和公共源极层CSL之间的一个源极选择晶体管SST。在一个实施方式中，存储器单元串MS1、MS2和MS3中的每一个可以包括串联连接在多个存储器单元MC和公共源极层CSL之间的两个或更多个源极选择晶体管SST。在一个实施方式中，存储器单元串MS1、MS2和MS3中的每一个可以包括连接在多个存储器单元MC和位线BL之间的一个漏极选择晶体管DST。在一个实施方式中，存储器单元串MS1、MS2和MS3中的每一个可以包括串联连接在多个存储器单元MC和位线BL之间的两个或更多个漏极选择晶体管DST。
多个存储器单元MC可以经由源极选择晶体管SST连接到公共源极层CSL。多个存储器单元MC可以经由漏极选择晶体管DST连接到位线BL。
设置在相同水平的源极选择晶体管SST的栅极可以连接到彼此分离的源极选择线SSL1、SSL2和SSL3。设置在相同水平的漏极选择晶体管DST的栅极可以连接到彼此分离的漏极选择线DSL1、DSL2和DSL3。多个存储器单元MC的栅极可以连接到多条字线WL。字线WL可以设置在不同的水平，并且设置在相同水平的存储器单元MC的栅极可以连接到单条字线WL。
在下文中，基于存储器块BLK包括在相同水平处彼此分离的第一源极选择线SSL1、第二源极选择线SSL2和第三源极选择线SSL3，并且包括在相同水平处彼此分离的第一漏极选择线DSL1、第二漏极选择线DSL2和第三漏极选择线DSL3的实施方式来描述本公开。本公开的实施方式不限于此，并且存储器块BLK可以包括在相同水平处彼此分离的两条源极选择线，或者可以包括在相同水平处彼此分离的四条或更多条源极选择线。类似地，存储器块BLK可以包括在相同水平处彼此分离的两条漏极选择线，或者可以包括在相同水平处彼此分离的四条或更多条漏极选择线。
多个存储器单元串MS1、MS2和MS3可以连接到字线WL中的每一条。多个存储器单元串MS1、MS2和MS3可以包括可由第一源极选择线SSL1、第二源极选择线SSL2和第三源极选择线SSL3单独选择的第一组、第二组和第三组。第一组可以包括第一存储器单元串MS1，第二组可以包括第二存储器单元串MS2，并且第三组可以包括第三存储器单元串MS3。
第一存储器单元串MS1可以分别经由连接到第一漏极选择线DSL1的漏极选择晶体管DST连接到位线BL。第二存储器单元串MS2可以分别经由连接到第二漏极选择线DSL2的漏极选择晶体管DST连接到位线BL。第三存储器单元串MS3可以分别经由连接到第三漏极选择线DSL3的漏极选择晶体管DST连接到位线BL。第一存储器单元串MS1中的一个、第二存储器单元串MS2中的一个和第三存储器单元串MS3中的一个可以连接到单条位线BL。
第一存储器单元串MS1可以在连接到第一源极选择线SSL1的源极选择晶体管SST的控制下连接到公共源极层CSL。第二存储器单元串MS2可以在连接到第二源极选择线SSL2的源极选择晶体管SST的控制下连接到公共源极层CSL，并且第三存储器单元串MS3可以在连接到第三源极选择线SSL3的源极选择晶体管SST的控制下连接到公共源极层CSL。因此，在读取操作或验证操作期间，对于源极选择线SSL1、SSL2和SSL3中的每一条，可以将多个存储器单元串MS1、MS2和MS3划分成可同时单独选择的组。在一个实施方式中，在读取操作或验证操作期间，第一存储器单元串MS1的第一组、第二存储器单元串MS2的第二组和第三存储器单元串MS3的第三组中的一者可以通过选择第一源极选择线SSL1、第二源极选择线SSL2和第三源极选择线SSL3中的一条而连接到公共源极层CSL。因此，与第一存储器单元串MS1、第二存储器单元串MS2和第三存储器单元串MS3在读取操作或验证操作期间同时连接到公共源极层CSL的情况相比，本公开的实施方式可以减小沟道电阻。因此，本公开的实施方式可以减少读取干扰。
图2示出根据本公开的一个实施方式的半导体存储器装置的栅极叠层G1、G2和G3、沟道柱CH和位线BL的布局图。
参照图2，栅极叠层G1、G2和G3可以通过栅极隔离绝缘层SG彼此分开。栅极叠层G1、G2和G3可以围绕在第一方向D1上延伸的沟道柱CH。
沟道柱CH可以按照在与沟道柱CH交叉的平面中的沿第二方向D2布置的多个行以及在与沟道柱CH交叉的平面中的沿第三方向D3布置的多个列来设置。在一个实施方式中，分别穿过栅极叠层G1、G2和G3的多个沟道柱CH可以包括布置成在第二方向D2上彼此间隔开的第一沟道柱CH1、第二沟道柱CH2和第三沟道柱CH3。
栅极叠层G1、G2和G3中的每一个可以包括字线WL和漏极选择线DSL1、DSL2和DSL3。
在一个实施方式中，栅极叠层G1、G2和G3中的每一个可以包括围绕第一沟道柱CH1的第一漏极选择线DSL1、围绕第二沟道柱CH2的第二漏极选择线DSL2和围绕第三沟道柱CH3的第三漏极选择线DSL3。第一漏极选择线DSL1、第二漏极选择线DSL2和第三漏极选择线DSL3可以通过漏极隔离绝缘层SD在第二方向D2上彼此间隔开。第一漏极选择线DSL1、第二漏极选择线DSL2、第三漏极选择线DSL3和漏极隔离绝缘层SD可以在第三方向D3上延伸。漏极隔离绝缘层SD的形状可以是各种各样的，诸如波形或直线形。
字线WL可以与漏极选择线DSL1、DSL2和DSL3交叠。字线WL中的每一条可以在第二方向D2上延伸，以围绕第一沟道柱CH1、第二沟道柱CH2和第三沟道柱CH3。字线WL中的每一条可以与漏极隔离绝缘层SD交叠。
字线WL中的每一条可以被虚设沟道柱DCH贯穿。虚设沟道柱DCH可以与漏极隔离绝缘层SD交叠。虚设沟道柱DCH可以在漏极隔离绝缘层SD的延伸方向上布置成一行。尽管图中未示出，但是可以省略虚设沟道柱DCH。
位线BL可以在与漏极选择线DSL1、DSL2和DSL3交叉的方向上延伸。在一个实施方式中，位线BL可以在第二方向D2上延伸。位线BL可以通过接触插塞CT连接到沟道柱CH。位线BL中的每一条可以共同连接到可由不同的漏极选择线DSL1、DSL2和DSL3控制的沟道柱。在一个实施方式中，位线BL中的每一条可以共同连接到可由第一漏极选择线DSL1控制的第一沟道柱CH1、可由第二漏极选择线DSL2控制的第二沟道柱CH2和可由第三漏极选择线DSL3控制的第三沟道柱CH3。
图3A是沿着图2所示的线A-A’截取的半导体存储器装置的截面图，并且图3B是图3A所示的区域R1的放大截面图。
图2所示的线A-A’与第一沟道柱CH1和第二沟道柱CH2之间的虚设沟道柱DCH交叠，但是不与第二沟道柱CH2和第三沟道柱CH3之间的虚设沟道柱DCH交叠。
参照图3A，半导体存储器装置可以包括与位线BL交叠的公共源极层CSL。栅极叠层G1和G2可以设置在公共源极层CSL和位线BL之间。半导体存储器装置可以包括外围电路结构50。位线BL可以设置在栅极叠层G1和G2与外围电路结构50之间。半导体存储器装置可以包括与栅极叠层G1和G2中的每一个交叠的源极选择线SSL1、SSL2和SSL3。源极选择线SSL1、SSL2和SSL3可以设置在栅极叠层G1和G2中的每一个与公共源极层CSL之间。
沟道柱CH可以在第一方向D1上延伸以穿过栅极叠层G1和G2以及源极选择线SSL1、SSL2和SSL3。沟道柱CH可以延伸到公共源极层CSL中。沟道柱CH中的每一个可以包括沟道层CL、芯绝缘层CO和封盖图案CAP。芯绝缘层CO和封盖图案CAP可以设置在沟道柱CH的中心区域中。芯绝缘层CO可以与封盖图案CAP交叠。封盖图案CAP可以包括掺杂半导体层。在一个实施方式中，封盖图案CAP可以包括含有n型杂质的掺杂硅。沟道层CL可以围绕封盖图案CAP的侧壁和芯绝缘层CO的侧壁。沟道层CL可以延伸到芯绝缘层CO的面向公共源极层CSL的表面上。沟道层CL可以构成存储器单元串的沟道区域。沟道层CL可以包括半导体层。在一个实施方式中，沟道层CL可以包括硅。
公共源极层CSL可以包括在第一方向D1上层叠的掺杂半导体层181和金属层185。公共源极层CSL还可以包括第一金属阻挡层183。掺杂半导体层181可以包括n型杂质和p型杂质中的至少一种。在一个实施方式中，掺杂半导体层181可以包括掺杂有n型杂质的硅。公共源极层CSL可以通过第一绝缘层11与源极选择线SSL1、SSL2和SSL3绝缘。第一绝缘层11可以在公共源极层CSL与源极选择线SSL1、SSL2和SSL3中的每一条之间延伸。
沟道柱CH可以延伸到公共源极层CSL的掺杂半导体层181中。沟道柱CH的沟道层CL可以与公共源极层CSL的掺杂半导体层181接触。
源极选择线SSL1、SSL2和SSL3可以通过源极隔离绝缘层SS彼此分开。换句话说，源极隔离绝缘层SS可以设置在源极选择线SSL1、SSL2和SSL3之间。源极隔离绝缘层SS可以与漏极隔离绝缘层SD交叠。源极隔离绝缘层SS可以平行于漏极隔离绝缘层SD延伸。在一个实施方式中，源极隔离绝缘层SS可以在第三方向D3上延伸。源极隔离绝缘层SS可以在第一方向D1上延伸以穿过第一绝缘层11。
源极隔离绝缘层SS可以具有与沟道柱CH中的每一个的锥形形状相反的锥形形状。沟道柱CH中的每一个可以具有朝向第一方向D1逐渐变窄的锥形形状。因此，可以将沟道柱CH的在第一方向上延伸超出栅极叠层G1的突起之间的距离限定为大于沟道柱CH的设置在栅极叠层G1内部的部分之间的距离。因此，根据本公开的一个实施方式，可以增加在沟道柱CH的突起之间的对准源极隔离绝缘层SS的余量空间。
源极隔离绝缘层SS可以具有朝向与第一方向D1相反的方向逐渐变窄的锥形形状。因此，源极隔离绝缘层SS的面向公共源极层CSL的上端的宽度可以形成为比源极隔离绝缘层SS的面向栅极叠层G1的下端的宽度更宽。
因为沟道柱CH可以具有朝向第一方向D1逐渐变窄的锥形形状，所以沟道柱CH之间的空间可以随着沟道柱CH接近公共源极层CSL而变得更宽。因此，其中设置有源极隔离绝缘层SS的上端的沟道柱CH之间的空间可以被限定为比其中设置有源极隔离绝缘层SS的下端的沟道柱CH之间的空间更宽。结果，可以在沟道柱CH之间增大用于对准源极隔离绝缘层SS的具有较宽宽度的上端的余量空间。因此，根据本公开的一个实施方式，可以提高源极隔离绝缘层SS的对准余量。
栅极叠层G1和G2中的每一个可以包括在第一方向D1上交替层叠的层间绝缘层21和导电图案23。栅极叠层G1和G2中的每一个可以围绕沟道柱CH并且存储器图案ML介于沟道柱CH与栅极叠层G1和G2中的每一个之间。存储器图案ML可以沿着沟道柱CH的侧壁延伸。存储器图案ML可以在源极选择线SSL1、SSL2和SSL3中的每一个与沟道柱CH之间延伸。
导电图案23可以包括相同的导电材料。每个导电图案23可以围绕沟道柱CH并且第一阻挡绝缘层25介于沟道柱CH和每个导电图案23之间。第一阻挡绝缘层25可以设置在每个导电图案23与存储器图案ML之间。第一阻挡绝缘层25可以在导电图案23中的每一个和层间绝缘层21之间延伸。
导电图案23可以用作字线WL以及漏极选择线DSL1、DSL2和DSL3。导电图案23中的与位线BL相邻的至少一层可以用作漏极选择线DSL1、DSL2和DSL3，并且剩余的层可以用作字线WL。在一个实施方式中，漏极选择线DSL1、DSL2和DSL3可以包括由与位线BL相邻的第一水平的导电图案23A和第二水平的导电图案23B构成的两层的第一漏极选择线DSL1至第三漏极选择线DSL3。漏极选择线DSL1、DSL2和DSL3可以通过漏极隔离绝缘层SD在相同水平处彼此间隔开。漏极隔离绝缘层SD可以具有朝向第一方向D1逐渐变窄的锥形形状。
源极选择线SSL1、SSL2和SSL3可以与漏极选择线DSL1、DSL2和DSL3交叠并且字线WL介于源极选择线SSL1、SSL2和SSL3与漏极选择线DSL1、DSL2和DSL3之间。在一个实施方式中，源极选择线SSL1、SSL2和SSL3可以包括分别平行于第一漏极选择线DSL1、第二漏极选择线DSL2和第三漏极选择线DSL3延伸的第一源极选择线SSL1、第二源极选择线SSL2和第三源极选择线SSL3。第一源极选择线SSL1可以围绕第一沟道柱CH1，第二源极选择线SSL2可以围绕第二沟道柱CH2，并且第三源极选择线SSL3可以围绕第三沟道柱CH3。
字线WL可以被虚设沟道柱DCH贯穿。虚设沟道柱DCH可以设置在源极隔离绝缘层SS和漏极隔离绝缘层SD之间。虚设沟道柱DCH的侧壁可以被虚设存储器图案DML围绕。虚设沟道柱DCH可以包括虚设芯绝缘层DCO和虚设沟道层DCL。虚设芯绝缘层DCO可以设置在虚设沟道柱DCH的中心区域中，并且虚设沟道层DCL可以设置在虚设芯绝缘层DCO和虚设存储器图案DML之间。
源极选择线SSL1、SSL2和SSL3的导电材料可以是各种各样的。半导体存储器装置的制造工艺可以包括使用各种蚀刻材料执行的多个蚀刻工艺。源极选择线SSL1、SSL2和SSL3可以包括对一些蚀刻材料具有抗蚀刻性的材料。在一个实施方式中，源极选择线SSL1、SSL2和SSL3中的每一个可以包括硅。
接触插塞CT可以穿过设置在位线BL和沟道柱CH之间的至少一个绝缘层。在一个实施方式中，第二绝缘层133和第三绝缘层165可以设置在栅极叠层G1和G2中的每一个与位线BL之间。接触插塞CT可以与封盖图案CAP接触，并且可以朝向位线BL延伸以穿过第二绝缘层133和第三绝缘层165。
半导体存储器装置可以包括第一绝缘结构171、第一互连结构173和第一接合金属图案175。
第一绝缘结构171可以设置在外围电路结构50和位线BL之间。第一绝缘结构171可以包括两层或更多层的绝缘层。第一互连结构173和第一接合金属图案175可以埋入第一绝缘结构171中。第一互连结构173可以包括各种形状的导电图案。第一互连结构173可以设置在位线BL和第一接合金属图案175之间。位线BL可以经由第一互连结构173电连接到第一接合金属图案175。第一接合金属图案175可以面向外围电路结构50。
外围电路结构50可以包括具有晶体管TR的基板101、第二绝缘结构121、第二互连结构123和第二接合金属图案125。
晶体管TR可以设置在基板101的由元件隔离层103分隔的有源区中。每个晶体管TR可以包括设置在有源区上的栅极绝缘层、设置在栅极绝缘层113上的栅极115以及形成在栅极绝缘层113两侧的有源区中的结111A和111B。一些晶体管TR可以构成控制位线BL的预充电操作和放电操作的页缓冲电路PB。页缓冲电路PB可以经由第二互连结构123和第一互连结构173连接到位线BL。
第二绝缘结构121可以设置在第一绝缘结构171和基板101之间。第二绝缘结构121可以包括两层或更多层的绝缘层。第二绝缘结构121可以接合到第一绝缘结构171。第二互连结构123和第二接合金属图案125可以埋入第二绝缘结构121中。第二互连结构123可以包括各种形状的导电图案。第二互连结构123可以设置在晶体管TR和第二接合金属图案125之间。页缓冲电路PB的晶体管TR可以经由第二互连结构123电连接到第二接合金属图案125。第二接合金属图案125可以面向第一接合金属图案175，并且可以接合到第一接合金属图案175。
参照图3B，导电图案23可以包括金属层MT和第二金属阻挡层BM。
沟道柱CH可以超出存储器图案ML而突出到公共源极层的掺杂半导体层181中。沟道柱CH的沟道层CL可以在掺杂半导体层181和芯绝缘层CO之间延伸。
存储器图案ML可以设置在源极选择线SSL2或SSL3与沟道柱CH之间。存储器图案ML可以在沟道柱CH与层间绝缘层21、导电图案23和第一绝缘层11中的每一个之间延伸。存储器图案ML可以包括隧穿绝缘层TI、沿着隧穿绝缘层TI的外壁延伸的数据存储层DL以及沿着数据存储层DL的外壁延伸的第二阻挡绝缘层BI。数据存储层DL可以由能够存储数据的材料层形成。在一个实施方式中，数据存储层DL可以由能够存储使用福勒-诺德海姆(FowlerNordheim)隧穿效应而改变的数据的材料层形成。材料层可以包括能够捕获电荷的氮化物层。第二阻挡绝缘层BI可以包括能够阻挡电荷的氧化物层。隧穿绝缘层TI可以由能够进行电荷隧穿的氧化硅层形成。
第一阻挡绝缘层25可以包括介电常数高于第二阻挡绝缘层BI的介电常数的材料层。在一个实施方式中，第一阻挡绝缘层25可以包括氧化铝层。可以省略第一阻挡绝缘层25和第二阻挡绝缘层BI中的一个。
源极隔离绝缘层SS可以包括面向层间绝缘层21的底表面和面向掺杂半导体层181的上表面。根据本公开的一个实施方式，通过锥形形状，源极隔离绝缘层SS的底表面宽度W11可以比源极隔离绝缘层SS的上表面宽度W12窄。
图4A是根据本公开的一个实施方式的半导体存储器装置的截面图，并且图4B是图4A所示的区域R2的放大截面图。
参照图4A，半导体存储器装置可以包括与图2和图3A所示的位线BL、公共源极层CSL、栅极叠层G1和G2、漏极隔离绝缘层SD以及接触插塞CT结构相同的位线BL’、公共源极层CSL’、栅极叠层G1’和G2’、漏极隔离绝缘层SD’以及接触插塞CT’。如参照图3A所述的，栅极叠层G1’和G2’中的每一个可以被沟道柱CH’和虚设沟道柱DCH’贯穿。沟道柱CH’和虚设沟道柱DCH’可以在第一方向D1上延伸。沟道柱CH’的侧壁可以被存储器图案ML’围绕，并且虚设沟道柱DCH’的侧壁可以被虚设存储器图案DML’围绕。
此外，半导体存储器装置可以包括与图3A所示的外围电路结构50、第一互连结构173和第一接合金属图案175结构相同的外围电路结构50’、第一互连结构173’和第一接合金属图案175’。此外，半导体存储器装置可以包括设置在栅极叠层G1’和G2’与公共源极层CSL’之间的源极选择线SSL1’、SSL2’和SSL3’。
源极选择线SSL1’、SSL2’和SSL3’中的每一条可以在与沟道柱CH’交叉的平面中在第二方向D2和第三方向D3上延伸。源极选择线SSL1’、SSL2’和SSL3’可以布置成在第二方向D2上彼此间隔开。源极选择线SSL1’、SSL2’和SSL3’可以通过第一绝缘层11’与公共源极层CSL’绝缘。
源极选择线SSL1’、SSL2’和SSL3’可以通过第一源极隔离绝缘层SS1’和第二源极隔离绝缘层SS2’彼此分开。第一源极隔离绝缘层SS1’和第二源极隔离绝缘层SS2’中的每一个可以包括设置在源极选择线SSL1’、SSL2’和SSL3’之间的第一部分和穿过第一绝缘层11’的第二部分。第一源极隔离绝缘层SS1’和第二源极隔离绝缘层SS2’中的每一个的第一部分可以形成为锥形形状。第一源极隔离绝缘层SS1’和第二源极隔离绝缘层SS2’中的每一个的锥形形状可以如参照图3A所述的是沟道柱CH’的锥形形状的相反形状。因此，如参照图3A所述，本公开的实施方式可以提高第一源极隔离绝缘层SS1’和第二源极隔离绝缘层SS2’的对准余量。
第一源极隔离绝缘层SS1’可以与栅极叠层G1’交叠。第一源极隔离绝缘层SS1’可以平行于漏极隔离绝缘层SD’延伸。在一个实施方式中，第一源极隔离绝缘层SS1’和漏极隔离绝缘层SD’可以在第三方向D3上延伸。
第二源极隔离绝缘层SS2’可以与栅极隔离绝缘层SG’交叠。第二源极隔离绝缘层SS2’可以平行于栅极隔离绝缘层SG’延伸。在一个实施方式中，第二源极隔离绝缘层SS2’和栅极隔离绝缘层SG’可以在第三方向D3上延伸。
源极选择线SSL1’、SSL2’和SSL3’可以与栅极叠层G1’的漏极选择线DSL1’、DSL2’和DSL3’交叠。在一个实施方式中，源极选择线SSL1’、SSL2’和SSL3’中的每一条可以包括硅层13’和金属硅化物层15’。参照图4A，硅层13’可以在半导体存储器装置的制造工艺中用作蚀刻停止层。金属硅化物层15’可以设置在第一源极隔离绝缘层SS1’和第二源极隔离绝缘层SS2’中的每一个与硅层13’之间。金属硅化物层15’可以与硅层13’接触。金属硅化物层15’可以减小源极选择线SSL1’、SSL2’和SSL3’的电阻。
第二绝缘层133’和第三绝缘层165’可以以与图3A所示的第二绝缘层133和第三绝缘层165相同的结构形成。
参照图4B，如参照图3B所述的，沟道柱CH’可以超出存储器图案ML’而突出到公共源极层的掺杂半导体层181’中。沟道柱CH’的沟道层CL’和芯绝缘层CO’可以延伸到掺杂半导体层181’中。
如参照图3B所述的，存储器图案ML’可以包括隧穿绝缘层TI’、数据存储层DL’和阻挡绝缘层BI’。
第一源极隔离绝缘层SS1’可以包括面向栅极叠层G1’的底表面和面向掺杂半导体层181’的上表面。根据本公开的一个实施方式，通过锥形形状，第一源极隔离绝缘层SS1’的底表面宽度W21可以比第一源极隔离绝缘层SS1’的上表面宽度W22’窄。
图5是根据本公开的一个实施方式的半导体存储器装置的源极选择线SSL的放大截面图。
参照图5，栅极叠层G1’、第一绝缘层11’、存储器图案ML’、隧穿绝缘层TI’、数据存储层DL’、阻挡绝缘层BI’、沟道柱CH’、芯绝缘层CO’、沟道层CL’和公共源极层的掺杂半导体层181’可以以参照图4A和图4B描述的结构形成。
源极选择线SSL可以通过与栅极叠层G1’交叠的源极隔离绝缘层SS1”彼此分开。源极选择线SSL中的每一条可以包括硅层13A和侧壁导电图案20。如参照图4A所述，硅层13A可以在半导体存储器装置的制造工艺中用作蚀刻停止层。侧壁导电图案20可以设置在源极隔离绝缘层SS1”和硅层13A之间。侧壁导电图案20可以包括与硅层13A接触的金属阻挡层17以及设置在金属阻挡层17和源极隔离绝缘层SS1”之间的金属层19。金属层19可以减小源极选择线SSL的电阻。金属阻挡层17可以在金属层19和第一绝缘层11’之间延伸。金属阻挡层17可以在金属层19和栅极叠层G1’之间延伸。
图6A是根据本公开的一个实施方式的半导体存储器装置的截面图，并且图6B是图6A所示的区域R3的放大截面图。
参照图6A，半导体存储器装置可以包括与图2和图3A所示的位线BL、公共源极层CSL、栅极叠层G1和G2、漏极隔离绝缘层SD以及接触插塞CT结构相同的位线BL”、公共源极层CSL”、栅极叠层G1”和G2”、漏极隔离绝缘层SD”和接触插塞CT”。如参照图3A所述的，栅极叠层G1”和G2”中的每一个可以被沟道柱CH1”和虚设沟道柱DCH”贯穿。沟道柱CH1”的侧壁可以被存储器图案ML”围绕，并且虚设沟道柱DCH”的侧壁可以被虚设存储器图案DML”围绕。
此外，半导体存储器装置可以包括与图3A所示的外围电路结构50、第一互连结构173和第一接合金属图案175结构相同的外围电路结构50”、第一互连结构173”和第一接合金属图案175”。此外，半导体存储器装置可以包括设置在栅极叠层G1”和G2”与公共源极层CSL”之间的源极选择线SSL1”、SSL2”和SSL3”。
源极选择线SSL1”、SSL2”和SSL3”中的每一条可以在与作为沟道柱CH”的延伸方向的第一方向D1交叉的平面中在第二方向D2和第三方向D3上延伸。源极选择线SSL1”、SSL2”和SSL3”可以包括与栅极叠层G1”的字线WL”相同的导电材料。源极选择线SSL1”、SSL2”和SSL3”可以与漏极选择线DSL1”、DSL2”和DSL3”交叠。源极选择线SSL1”、SSL2”和SSL3”可以设置在沿第一方向D1彼此间隔开的两层或更多层上。
在一个实施方式中，源极选择线SSL1”、SSL2”和SSL3”可以由设置在字线WL”和第一绝缘层11”之间的选择叠层30形成。选择叠层30可以包括第一导电图案31A、层间绝缘层33和第二导电图案31B。第一导电图案31A可以设置在层间绝缘层33和第一绝缘层11”之间，并且第二导电图案31B可以设置在层间绝缘层33和栅极叠层G1”之间。
选择叠层30可以被源极隔离绝缘层SS”和栅极隔离绝缘层SG”贯穿。第一导电图案31A和第二导电图案31B中的每一个可以被源极隔离绝缘层SS”分离成源极选择线SSL1”、SSL2”和SSL3”。在一个实施方式中，源极选择线SSL1”、SSL2”和SSL3”可以包括两层的第一源极选择线SSL1”、两层的第二源极选择线SSL2”和两层的第三源极选择线SSL3”。两层的第一源极选择线SSL1”至两层的第三源极选择线SSL3”可以由第一导电图案31A和第二导电图案31B构成。
如参照图3A所述的，源极隔离绝缘层SS”可以形成为与沟道柱CH”的锥形形状相反的形状。因此，如参照图3A所述的，本公开的实施方式可以提高源极隔离绝缘层SS”的对准余量。
源极隔离绝缘层SS”可以与栅极叠层G1”交叠。源极隔离绝缘层SS”可以平行于漏极隔离绝缘层SD”延伸。在一个实施方式中，源极隔离绝缘层SS”和漏极隔离绝缘层SD”可以在第三方向D3上延伸。
第二绝缘层133”和第三绝缘层165”可以以与图3A所示的第二绝缘层133和第三绝缘层165相同的结构形成。
参照图6B，选择叠层30的第一导电图案31A和第二导电图案31B中的每一个可以包括金属层MT”和金属阻挡层BM”。金属阻挡层BM”可以设置在金属层MT”和存储器图案ML”之间。金属阻挡层BM”可以在金属层MT”和第一绝缘层11”之间延伸。金属阻挡层BM”可以在金属层MT”和层间绝缘层33之间延伸。金属阻挡层BM”可以在金属层MT”和栅极叠层G1”之间延伸。
如参照图3B所述的，存储器图案ML”可以包括隧穿绝缘层TI”、数据存储层DL”和阻挡绝缘层BI”。如参照图3B所述的，沟道柱CH”可以超出存储器图案ML”而突出到公共源极层的掺杂半导体层181”中。沟道柱CH”的沟道层CL”和芯绝缘层CO”可以延伸到掺杂半导体层181”中。
源极隔离绝缘层SS”可以包括面向栅极叠层G1”的底表面和面向掺杂半导体层181”的上表面。根据本公开的一个实施方式，通过锥形形状，源极隔离绝缘层SS”的底表面宽度W31可以比源极隔离绝缘层SS”的上表面宽度W32窄。
图7A至图7H是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
参照图7A，可以在牺牲基板601上形成保护层603。保护层603可以包括对牺牲基板601具有蚀刻选择性的材料。在一个实施方式中，牺牲基板601可以是硅基板，并且保护层603可以包括氮化硅层。
随后，可以在保护层603上层叠第一绝缘层605和第一导电图案607。此后，可以在第一导电图案607上交替地层叠层间绝缘层611和牺牲层613。
第一绝缘层605可以包括氧化硅层。第一导电图案607可以包括对层间绝缘层611和牺牲层613具有蚀刻选择性的导电材料。在一个实施方式中，第一导电图案607可以包括硅层，层间绝缘层611可以包括氧化硅层，并且牺牲层613可以包括氮化硅层。
此后，可以在层间绝缘层611和牺牲层613的叠层上形成第一掩模图案615。随后，可以形成穿过层间绝缘层611和牺牲层613并且延伸到保护层603中的沟道孔619。可以通过使用形成沟道孔619的工艺来形成与每个沟道孔619的形状相同的虚设孔619D。
可以通过使用第一掩模图案615作为蚀刻阻挡层的蚀刻工艺来蚀刻层间绝缘层611、牺牲层613、第一导电图案607和第一绝缘层605，来形成沟道孔619和虚设孔619D中的每一个。在形成沟道孔619和虚设孔619D的蚀刻工艺期间，可以对保护层603的一部分进行蚀刻，但是保护层603可以沿着沟道孔619和虚设孔619D中的每一个的底表面而保留。
可以通过从与第一掩模图案615相邻的层间绝缘层611朝向保护层603依次蚀刻层间绝缘层611、牺牲层613、第一导电图案607和第一绝缘层605来执行用于形成沟道孔619和虚设孔619D的蚀刻工艺。因此，沟道孔619和虚设孔619D中的每一个可以具有沿着第一方向D1朝向牺牲基板601逐渐变窄的锥形形状。
随后，可以在沟道孔619和虚设孔619D的表面上分别形成存储器层621和虚设存储器层621D。存储器层621和虚设存储器层621D中的每一个可以包括图8A所示的第一阻挡绝缘层621A、数据存储层621B和隧穿绝缘层621C。
此后，可以在由存储器层621开设的沟道孔619的中心区域中形成沟道柱630。在形成沟道柱630时，可以在由虚设存储器层621D开设的虚设孔619D的中心区域中形成虚设沟道柱630D。
形成沟道柱630和虚设沟道柱630D的步骤可以包括：沿着沟道孔619和虚设沟道孔619D中的每一个的表面形成半导体层；在半导体层上形成填充绝缘层；去除填充绝缘层的一部分；利用掺杂半导体层填充其中填充绝缘层被去除的区域；以及使掺杂半导体层和半导体层平坦化，以使得第一掩模图案615暴露。通过上述系列工艺，填充绝缘层可以在沟道孔619内部作为芯绝缘层625保留，并且可以在虚设沟道孔619D内部作为虚设芯绝缘层625D保留。此外，半导体层可以在沟道孔619内部作为沟道层623保留，并且可以在虚设沟道孔619D内部作为虚设沟道层623保留。此外，掺杂半导体层可以在沟道孔619内部作为封盖图案627保留，并且可以在虚设沟道孔619D内部作为虚设封盖图案627D保留。半导体层可以包括硅层，并且掺杂半导体层可以包括含有n型杂质的掺杂硅层。
沟道柱630中的每一个可以包括面向第一方向D1的第一端EP1A和面向与第一端EP1A相反的方向的第二端EP2A。沟道柱630中的每一个可以具有随着沟道柱630接近第一端EP1A而逐渐变窄的锥形形状。
在形成沟道柱630和虚设沟道柱630D之后，可以去除第一掩模图案615。
参照图7B，可以形成覆盖沟道柱630和虚设沟道柱630D的第二绝缘层635。第二绝缘层635可以延伸以与层间绝缘层611交叠。
随后，可以形成第一狭缝637以穿过第二绝缘层635、图7A所示的层间绝缘层611和牺牲层613。在形成第一狭缝637的蚀刻工艺期间，第一导电图案607可以用作蚀刻停止层。
此后，通过经由第一狭缝637选择性地去除牺牲层613，可以在层间绝缘层611之间开设水平空间639。
参照图7C，可以通过第一狭缝637分别在图7B所示的水平空间639内部形成第二导电图案649。在形成第二导电图案649之前，可以在每个水平空间639的表面上形成第二阻挡绝缘层641。
形成第二导电图案649的步骤可以包括：利用导电材料填充由第二阻挡绝缘层641开设的水平空间639，以及去除第一狭缝637内部的导电材料，以使得导电材料可以被分离成第二导电图案649。第二导电图案649的导电材料可以包括图8A所示的金属阻挡层643和金属层645。
可以通过上面参照图7A至图7C描述的工艺来限定初步结构650。初步结构650可以包括具有锥形形状的沟道柱630、围绕沟道柱630的第一导电图案607以及交替地层叠在第一导电图案607上并围绕沟道柱630的层间绝缘层611和第二导电图案649。
此后，可以通过蚀刻经由第一狭缝637暴露的第一导电图案607来形成第二狭缝651。第二狭缝651可以穿过第一导电图案607，并且可以连接到第一狭缝637。
参照图7D，可以利用栅极隔离绝缘层653来填充图7C所示的第一狭缝637和第二狭缝651。此后，可以形成漏极沟槽657。漏极沟槽657可以穿过图7C所示的第二导电图案649中的至少一层。漏极沟槽657所贯穿的第二导电图案649与沟道柱630的第二端EP2A相邻。
漏极沟槽657可以在沟道柱630之间沿第三方向D3延伸。图7C所示的第二导电图案649可以被漏极沟槽657分离成漏极选择线649D。漏极选择线649D可以在与沟道柱630交叉的平面中在第二方向D2和第三方向D3上延伸，以围绕沟道柱630。
在用于形成漏极沟槽657的蚀刻工艺期间，可以蚀刻虚设沟道柱630D的一部分。可以通过从第二绝缘层635朝向图7C所示的第二导电图案649依次蚀刻第二绝缘层635、层间绝缘层611以及图7C所示的第二导电图案649中的至少一层来执行用于形成漏极沟槽657的蚀刻工艺。因此，漏极沟槽657可以具有朝向第一方向D1逐渐变窄的锥形形状。
可以将图7C所示的第二导电图案649中的一些限定为字线649W。字线649W可以不被漏极沟槽657贯穿，并且可以设置在漏极选择线649D和第一导电图案607之间。
漏极沟槽657的一些区域可以与虚设沟道柱630D交叠，并且其它区域可以与未被虚设沟道柱630D贯穿的字线649W的一些区域交叠。虽然图中未示出，但是图7D所示的虚设沟道柱630D可以在第三方向D3上与另一虚设沟道柱相邻。与漏极沟槽657交叠的字线649W的一些区域可以设置在沿第三方向D3相邻的虚设沟道柱之间。虚设沟道柱和漏极沟槽657的布置与图2所示的虚设沟道柱DCH和漏极隔离绝缘层SD的布置相同。
参照图7E，可以利用漏极隔离绝缘层659来填充图7D所示的漏极沟槽657。漏极隔离绝缘层659可以具有与图7D所示的漏极沟槽657相同的锥形形状。
根据本公开的一个实施方式，在利用图7C所示的第二导电图案649替换图7A所示的牺牲层613之后形成漏极隔离绝缘层659。因此，当执行利用图7C所示的第二导电图案649替换图7A所示的牺牲层613的工艺时，不会出现漏极隔离绝缘层659引起的蚀刻材料或导电材料的流入受阻的问题。因此，根据本公开的一个实施方式，因为可以在对蚀刻材料或导电材料的流入没有设计限制的情况下设计漏极隔离绝缘层659的布局，所以可以提高漏极隔离绝缘层659的设计自由度。
随后，可以在第二绝缘层635上形成第三绝缘层661。此后，可以形成接触插塞663以与沟道柱630交叠地穿过第二绝缘层635和第三绝缘层661。接触插塞663可以与沟道柱630的封盖图案627接触。
随后，可以形成位线665。位线665可以面向每个沟道柱630的第二端EP2A。位线665可以形成在第三绝缘层661上并且可以与接触插塞663接触。位线665可以在与漏极隔离绝缘层659交叉的方向上延伸。在本实施方式中，位线665可以在第二方向D2上延伸。
在形成位线665之后，可以形成第一互连结构668和第一接合金属图案669。第一互连结构668和第一接合金属图案669可以埋入第一绝缘结构667中。第一互连结构668可以包括各种形状的导电图案。第一接合金属图案669可以连接到第一互连结构668。第一接合金属图案669中的至少一个可以与位线665交叠，并且可以经由第一互连结构668连接到位线665。
参照图7F，可以设置外围电路结构670。外围电路结构670可以包括含有晶体管675的基板671、覆盖基板671的第二绝缘结构681以及埋入第二绝缘结构681中的第二互连结构682和第二接合金属图案683。
基板671可以是诸如硅基板或锗基板之类的半导体基板。晶体管675可以形成在由元件隔离层673分隔的基板671的有源区中。晶体管675中的每一个可以被配置为与参照图3A描述的晶体管TR相同。晶体管675中的一些可以被包括在页缓冲电路679中。
第二互连结构682可以包括各种形状的导电图案。第二接合金属图案683可以连接到第二互连结构682。第二接合金属图案683中的至少一个可以与页缓冲电路679交叠，并且可以经由第二互连结构682连接到页缓冲电路679。
牺牲基板601可以与外围电路结构670对准，使得第一接合金属图案669面向外围电路结构670的第二接合金属图案683。此后，第一接合金属图案669和第二接合金属图案683可以彼此接合。
参照图7G，可以去除图7F所示的牺牲基板601。在去除牺牲基板601时，图7F所示的保护层603可以保护沟道柱630和存储器层621。随后，可以通过选择性地去除图7F所示的保护层603而暴露第一绝缘层605。
可以保留存储器层621以覆盖在第一方向上突出而超过第一绝缘层605的沟道柱630中的每一个的表面，并且可以保留虚设存储器层621D以覆盖在第一方向上突出而超过第一绝缘层605的虚设沟道柱630D的表面。
参照图7H，可以在第一绝缘层605上形成第二掩模图案685。随后，可以通过使用第二掩模图案685作为蚀刻阻挡层的蚀刻工艺来形成穿过图7G所示的第一绝缘层605和图7G所示的第一导电图案607的源极沟槽687。因此，图7G所示的第一导电图案607可以被源极沟槽687分离成源极选择线607S。
源极选择线607S可以在第二方向D2和第三方向D3上延伸，以围绕沟道柱630。源极沟槽687可以在沟道柱630之间在第三方向D3上延伸。源极沟槽687可以与漏极隔离绝缘层659交叠并且字线649W介于源极沟槽687和漏极隔离绝缘层659之间。源极沟槽687可以与虚设沟道柱630D交叠。在用于形成源极沟槽687的蚀刻工艺期间，可以蚀刻虚设存储器层621D的一部分和虚设沟道柱630D的一部分。
可以通过朝向与第一方向D1相反的方向依次蚀刻图7G所示的第一绝缘层605和图7G所示的第一导电图案607来执行用于形成源极沟槽687的蚀刻工艺。因此，源极沟槽687可以具有朝向与第一方向D1相反的方向逐渐变窄的锥形形状。
图8A至图8D是示出在图7H所示的工艺之后的后续工艺的放大截面图。图8A至图8D是图7H所示的区域RA的放大截面图。
参照图8A，可以通过去除图7H所示的第二掩模图案685来暴露第一绝缘层605和存储器层621。存储器层621可以包括第一阻挡绝缘层621A、数据存储层621B和隧穿绝缘层621C。第一阻挡绝缘层621A可以包括氧化硅层，数据存储层621B可以包括氮化硅层，并且隧穿绝缘层621C可以包括氧化硅层。第二阻挡绝缘层641可以包括介电常数高于第一阻挡绝缘层621A的介电常数的材料层。在一个实施方式中，第二阻挡绝缘层641可以包括氧化铝层。
参照图8B，可以利用源极隔离绝缘层693来填充图8A所示的源极沟槽687。源极隔离绝缘层693可以包括氧化物层。
随后，可以去除第一阻挡绝缘层621A的一部分，从而暴露数据存储层621B。此时，可以去除源极隔离绝缘层693的一部分。可以利用回蚀工艺来去除第一阻挡绝缘层621A的一部分和源极隔离绝缘层693的一部分。
参照图8C，可以通过依次执行选择性蚀刻数据存储层621B的蚀刻工艺和选择性蚀刻隧穿绝缘层621C的蚀刻工艺来限定存储器图案621ML。沟道柱630的沟道层623和芯绝缘层625可以突出超过存储器图案621ML，并且沟道层623的表面可以在沟道柱630的突起处暴露。
在蚀刻数据存储层621B和隧穿绝缘层621C时，可以蚀刻源极隔离绝缘层693的一部分，但是可以保留第一绝缘层605以围绕沟道柱630。
参照图8D，可以形成与沟道层623的暴露表面接触的掺杂半导体图案695。掺杂半导体图案695可以构成公共源极层。掺杂半导体图案695可以延伸以与源极选择线607S和源极隔离绝缘层693交叠。掺杂半导体图案695可以通过第一绝缘层605与源极选择线607S间隔开。
图9A至图9C是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
参照图9A，可以通过使用参照图7A至图7C描述的工艺在牺牲基板701上形成保护层703、第一绝缘层705和初步结构750。
初步结构750的第一导电图案707可以包括硅。初步结构750的层间绝缘层711和第二导电图案749可以交替地层叠在第一导电图案707上。第二导电图案749的导电材料可以包括如图10A所示的金属阻挡层743和金属层745。
初步结构750的沟道柱730中的每一个可以具有朝向面向牺牲基板701的第一方向D1逐渐变窄的锥形形状。
层间绝缘层711、第二导电图案749和第一导电图案707可以被形状与沟道柱730的形状类似的虚设沟道柱730D贯穿。沟道柱730和虚设沟道柱730D可以穿过第一绝缘层705并且延伸到保护层703中。
如参照图7A所述的，沟道柱730中的每一个可以包括芯绝缘层725、封盖图案727和沟道层723。沟道柱730中的每一个可以包括面向第一方向D1的第一端EP1B和面向与第一方向D1相反的方向的第二端EP2B。存储器层721可以沿着沟道柱730的第一端EP1B和沟道柱730的侧壁延伸。如图10A所示，存储器层721可以包括第一阻挡绝缘层721A、数据存储层721B和隧穿绝缘层721C。
可以沿着第二导电图案749中的每一个的表面形成第二阻挡绝缘层741。
如参照图7A所述的，虚设沟道柱730D可以由虚设存储器层721D围绕，并且可以包括虚设沟道层723D、虚设芯绝缘层725D和虚设封盖图案727D。
沟道柱730中的每一个的第二端EP2B和虚设沟道柱730D可以被第二绝缘层735覆盖。
将初步结构750分隔的栅极隔离绝缘层753可以设置在第一导电图案707上而不穿过第一导电图案707。
参照图9B，在形成栅极隔离绝缘层753之后，可以通过参照图7D和图7E描述的工艺形成具有朝向第一方向D1逐渐变窄的锥形形状的漏极隔离绝缘层759。漏极隔离绝缘层759可以将图9A所示的第二导电图案749中的至少一层划分成漏极选择线749D。划分成漏极选择线749D的第二导电图案与沟道柱730的第二端EP2B相邻。在第二导电图案749当中，漏极隔离绝缘层759和第一导电图案707之间的第二导电图案可以被限定为字线749W。
漏极隔离绝缘层759的一些区域可以与虚设沟道柱730D交叠，并且其它区域可以与未被虚设沟道柱730D贯穿的字线749W的一些区域交叠。
参照图9C，可以通过参照图7E描述的工艺形成第三绝缘层761、接触插塞763、位线765、第一互连结构768和第一接合金属图案769。如参照图7E所述的，第一互连结构768和第一接合金属图案769可以埋入第一绝缘结构767中。
随后，外围电路结构770的第二接合金属图案783可以通过参照图7F描述的工艺接合到第一接合金属图案769。如参照图7F所述的，外围电路结构770可以包括具有晶体管775的基板771、覆盖基板771的第二绝缘结构781以及埋入第二绝缘结构781中的第二互连结构782和第二接合金属图案783。
随后，可以依次去除图9B所示的牺牲基板701和保护层703。因此，可以暴露第一绝缘层705。
此后，可以在第一绝缘层705上形成掩模图案785。随后，可以通过使用掩模图案785作为蚀刻阻挡层的蚀刻工艺来形成穿过图9B所示的第一绝缘层705和第一导电图案707的源极沟槽787。如参照图7H所述的，源极沟槽787可以具有在与第一方向D1相反的方向上逐渐变窄的锥形形状。
图9B所示的第一导电图案707可以被源极沟槽787分离成初步选择线707A。初步选择线707A可以在与沟道柱730交叉的平面中在第二方向D2和第三方向D3上延伸。源极沟槽787可以在沟道柱730之间在第三方向D3上延伸。源极沟槽787可以与虚设沟道柱730D、漏极隔离绝缘层759和栅极隔离绝缘层753交叠。
图10A至图10C是示出在图9C所示的工艺之后的后续工艺的放大截面图。图10A至图10C是图9C所示的区域RB的放大截面图。
参照图10A，可以通过去除图9C所示的掩模图案785来暴露第一绝缘层705和存储器层721。随后，可以在通过源极沟槽787暴露的初步选择线707A的侧壁上形成金属层789。金属层789可以沿着源极沟槽787的表面延伸。金属层789可以沿着第一绝缘层705的表面和存储器层721的表面延伸。
金属层789可以包括导电材料，该导电材料能够通过经由在450℃或更低的温度下执行的硅化工艺与初步选择线707A进行反应来提供金属硅化物层。在一个实施方式中，金属层789可以包括镍。
参照图10B，通过在450℃或更低的温度下执行硅化工艺，可以将图10A所示的初步选择线707A的一部分转换成金属硅化物层。此后，可以去除没有与硅层反应的剩余金属层。图10A中所示的初步选择线707A的一些区域可能未转换成金属硅化物层，而是可作为硅层保留。保留的硅层可以构成第一选择图案707B。此外，金属硅化物层可以构成沿着第一选择图案707B的侧壁延伸的第二选择图案791。
可以通过上述工艺来限定包括第一选择图案707B和第二选择图案791的源极选择线790SSL。由金属硅化物层构成的第二选择图案791可以补偿由硅层构成的第一选择图案707B的电阻，从而减小源极选择线790SSL的电阻。
在超过450℃的高温工艺中，在图9C所示的第一接合金属图案769和第二接合金属图案783中可能出现缺陷。由于根据本公开的一个实施方式的硅化工艺是在450℃或更低的低温下执行的，因此根据本公开的该实施方式，在图9C所示的第一接合金属图案769和第二接合金属图案783中，可以减少由于高温导致的缺陷发生。
参照图10C，可以使用参照图8B描述的工艺利用源极隔离绝缘层793来填充图10B所示的源极沟槽787。
随后，如参照图8B和图8C所述的，可以通过依次执行第一阻挡绝缘层721A的蚀刻工艺、数据存储层721B的蚀刻工艺和隧穿绝缘层721C的蚀刻工艺来限定存储器图案721M。沟道柱730的沟道层723和芯绝缘层725可以突出超过存储器图案721ML，并且沟道层723的表面可以在沟道柱730的突起处暴露。
此后，可以形成与暴露的沟道层723的表面接触的掺杂半导体图案795。
图11A至图11D是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的放大截面图。
在执行图11A至图11D所示的工艺之前，可以先进行参照图9A至图9C描述的工艺。因此，可以形成由源极沟槽787’划分的初步选择线707S’。
初步选择线707S’可以与导电图案749’和层间绝缘层711’的叠层交叠。导电图案749’、层间绝缘层711’和初步选择线707S’可以围绕沟道柱730’。沟道柱730’可以具有朝向第一方向D1逐渐变窄的锥形形状。沟道柱730’可以包括芯绝缘层725’和沟道层723’。沟道柱730’中的每一个的侧壁可以被存储器层721’围绕。
存储器层721’可以延伸以覆盖每个沟道柱730’的面向第一方向D1的第一端EP1C。存储器层721’可以包括第一阻挡绝缘层721A’、数据存储层721B’和隧穿绝缘层721C’。
初步选择线707S’可以比导电图案749’更靠近沟道柱730’的第一端EP1C设置。初步选择线707S’中的每一条可以由硅层构成。
导电图案749’可以包括金属阻挡层743’和金属层745’。第二阻挡绝缘层741’可以设置在导电图案749’和存储器层721’之间。第二阻挡绝缘层741’可以在导电图案749’和层间绝缘层711’之间延伸。
源极沟槽787’可以延伸以穿过第一绝缘层705’。可以通过源极沟槽787’蚀刻初步选择线707’中的每一条的一部分。因此，可以在第一绝缘层705’和层间绝缘层711’之间限定凹槽788’。
掩模图案785’可以在用于形成源极沟槽787’的蚀刻工艺期间用作蚀刻阻挡层。掩模图案785’可以在用于形成凹槽788’的蚀刻工艺期间保护存储器层721’和沟道柱730’。
参照图11B，可以利用导电层789’来填充图11A中所示的凹槽788’。导电层789’可以包括可在450℃或更低温度的工艺中沉积的各种导电材料。在一个实施方式中，导电层789’可以包括通过物理气相沉积(PVD)法或原子层沉积法沉积的各种导电材料。导电层789’可以包括金属层789B以及位于金属层789B和初步选择线707S’之间的金属阻挡层789A。金属阻挡层789A可以与初步选择线707S’的侧壁接触。金属层789B和金属阻挡层789A可以补偿由硅层构成的初步选择线707S’的电阻。
因为用于补偿硅层的电阻的导电层789’是在450℃或更低的低温下形成，所以根据本公开的一个实施方式，在图9C所示的第一接合金属图案769和第二接合金属图案783中，可以减少由于高温导致的缺陷发生。
参照图11C，可以通过诸如回蚀之类的蚀刻工艺去除源极沟槽787’中的金属层789B和金属阻挡层789A。因此，可以限定包括侧壁导电图案789P和初步选择线707S’的源极选择线790SSL’。侧壁导电图案789P可以保留在初步选择线707S’的侧壁上。
参照图11D，通过使用参照图8B描述的工艺，可以利用源极隔离绝缘层793’来填充图11C所示的源极沟槽787’。
随后，如参照图8B和图8C所述，可以通过依次执行第一阻挡绝缘层721A’的蚀刻工艺、数据存储层721B’的蚀刻工艺和隧穿绝缘层721C’的蚀刻工艺来限定存储器图案721ML’。此外，沟道柱730’的沟道层723’和芯绝缘层725’可以突出超过存储器图案721ML’，并且沟道层723’的表面可以在沟道柱730’的突起处暴露。
此后，可以形成与沟道层723’的暴露表面接触的掺杂半导体图案795’。
图12A至图12D是示出根据本公开的一个实施方式的制造半导体存储器装置的方法的截面图。
参照图12A，在牺牲基板801上形成第一绝缘层805之后，可以在第一绝缘层805上交替地层叠牺牲层813和层间绝缘层811。
第一绝缘层805可以包括氧化硅层。牺牲层813可以包括氮化硅层。层间绝缘层811可以包括氧化硅层。
可以使用参照图7A描述的工艺来形成沟道柱830。在形成沟道柱830时，可以形成虚设沟道柱830D。沟道柱830和虚设沟道柱830D可以延伸到牺牲基板801中。
沟道柱830中的每一个可以包括面向相反方向的第一端EP1D和第二端EP2D。第一端EP1D可以面向第一方向D1。沟道柱830的侧壁可以被存储器层821围绕。存储器层821可以在第一端EP1D和牺牲基板801之间延伸。沟道柱830可以包括沟道层823、芯绝缘层825和封盖图案827。沟道柱830可以具有朝向第一端EP1D逐渐变窄的锥形形状。存储器层821可以包括图13A所示的第一阻挡绝缘层821A、数据存储层821B和隧穿绝缘层821C。
虚设沟道柱830D可以被虚设存储器层821D围绕。虚设沟道柱830D可以包括虚设沟道层823D、虚设芯绝缘层825D和虚设封盖图案827D。
沟道柱830和虚设沟道柱830D可以被第二绝缘层835覆盖。
第二绝缘层835、层间绝缘层811、牺牲层813和第一绝缘层805可以被狭缝837贯穿。
参照图12B，可以通过狭缝837用导电图案849来替换图12A所示的牺牲层813。导电图案849可以由相同的导电材料形成。如图13A所示，导电图案849中的每一个可以包括金属阻挡层843和金属层845。在形成导电图案849之前，可以在图12A所示的牺牲层813被去除的区域中的每一个的表面上形成第二阻挡绝缘层841。
通过以上参照图12A和图12B描述的工艺，可以形成初步结构850，该初步结构850包括具有锥形形状的沟道柱830、以及围绕沟道柱830并且交替地层叠在第一绝缘层805上的导电图案849和层间绝缘层811。
参照图12C，可以利用栅极隔离绝缘层853来填充图12B所示的狭缝837。随后，可以形成穿过图12B所示的导电图案849中的至少一层的漏极隔离绝缘层859。漏极隔离绝缘层859所贯穿的导电图案与沟道柱830的第二端EP2D相邻。
与第二端EP2D相邻的导电图案可以被漏极隔离绝缘层859分离成漏极选择线849D。漏极选择线849D可以在与沟道柱830交叉的平面中在第二方向D2和第三方向D3上延伸以围绕沟道柱830。漏极隔离绝缘层859可以在沟道柱830之间在第三方向D3上延伸。漏极隔离绝缘层859可以具有朝向第一方向D1逐渐变窄的锥形形状。
漏极隔离绝缘层859可以包括与虚设沟道柱830D交叠的区域和不与虚设沟道柱830D交叠的区域。
参照图12D，可以使用参照图7E描述的工艺形成第三绝缘层861、接触插塞863、位线865、第一互连结构868和第一接合金属图案869。如参照图7E所述的，第一互连结构868和第一接合金属图案869可以埋入第一绝缘结构867中。
随后，可以通过参照图7F描述的工艺将外围电路结构870的第二接合金属图案883接合到第一接合金属图案869。如参照图7F所述的，外围电路结构870可以包括具有晶体管875的基板871、覆盖基板871的第二绝缘结构881以及埋入第二绝缘结构881中的第二互连结构882和第二接合金属图案883。
随后，可以去除图12C所示的牺牲基板801。因此，可以暴露第一绝缘层805。
此后，可以在第一绝缘层805上形成掩模图案885。随后，可以通过使用掩模图案885作为蚀刻阻挡层的蚀刻工艺来形成源极沟槽887。源极沟槽887可以穿过图12C所示的导电图案849中的至少一层。源极沟槽887所贯穿的导电图案与沟道柱830的第一端EP1D相邻。如参照图7H所述的，源极沟槽887可以具有朝向与第一方向D1相反的方向逐渐变窄的锥形形状。
被源极沟槽887贯穿的导电图案可以被分离成源极选择线849S。源极选择线849S可以在第二方向D2和第三方向D3上延伸以围绕沟道柱830。源极沟槽887可以在沟道柱830之间在第三方向D3上延伸。源极沟槽887可以与漏极隔离绝缘层859交叠。
图13A和图13B是示出在图12D所示的工艺之后的后续工艺的放大截面图。图13A和图13B是图12D所示的区域RC的放大截面图。
参照图13A，可以通过去除图12D所示的掩模图案885来暴露第一绝缘层805。随后，可以利用源极隔离绝缘层893来填充源极沟槽887。如参照图8B所述的，在用于形成源极隔离绝缘层893的工艺中，可以蚀刻第一阻挡绝缘层821A，并且可以使数据存储层821B暴露。
源极隔离绝缘层893可以使相同水平处的相邻源极选择线849S电绝缘。源极隔离绝缘层893可以与字线849W的与源极沟槽887交叠的一些区域交叠。
参照图13B，如参照图8C所述的，可以通过依次执行数据存储层821B的蚀刻工艺和隧穿绝缘层821C的蚀刻工艺来限定存储器图案821ML。沟道柱830的沟道层823和芯绝缘层825可以突出超过存储器图案821ML，并且沟道层823的表面可以在沟道柱830的突起处暴露。
此后，可以形成与沟道层823的暴露表面接触的掺杂半导体图案895。
根据本公开的一个实施方式的源极隔离绝缘层893是在利用图12B所示的导电图案849替换图12A所示的牺牲层813之后形成的。因此，本公开的实施方式可以设计源极隔离绝缘层893的布局，而在为了利用图12B所示的导电图案849替换图12A所示的牺牲层813而流入蚀刻材料或导电材料方面没有设计限制。因此，根据本公开的一个实施方式，可以提高源极隔离绝缘层893的设计自由度。
图14是示出根据本公开的一个实施方式的存储器系统1100的配置的框图。
参照图14，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括具有锥形形状的沟道柱、具有与沟道柱的锥形形状相反的锥形形状的源极隔离绝缘层、以及围绕沟道柱并且在相同水平处彼此分离的源极选择线。源极隔离绝缘层可以设置在源极选择线之间。
存储器装置1120可以是由多个闪存芯片构成的多芯片封装件。
存储器控制器1110可以被配置成控制存储器装置1120。存储器控制器1110可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU1112可以执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113可以包括连接到存储器系统1100的主机的数据交换协议。此外，纠错块1114可以检测并且纠正从存储器装置1120读取的数据中包含的错误。存储器接口1115可以执行与存储器装置1120的接口连接。此外，存储器控制器1110还可以包括用于存储与主机进行接口连接的代码数据的只读存储器(ROM)等。
图15是示出根据本公开的一个实施方式的计算系统的配置1200的框图。
参照图15，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。计算系统1200可以是移动装置。
存储器系统1210可以包括存储器装置1212和存储器控制器1211。存储器装置1212可以包括具有锥形形状的沟道柱、具有与沟道柱的锥形形状相反的锥形形状的源极隔离绝缘层、以及围绕沟道柱并且在相同水平处彼此分离的源极选择线。源极隔离绝缘层可以设置在源极选择线之间。
根据本公开，因为设置在沟道柱之间的源极隔离绝缘层在与沟道柱相反的方向上逐渐变窄，所以可以提高沟道柱之间的源极隔离绝缘层的对准余量。
相关申请的交叉引用
本申请要求于2020年9月10日向韩国知识产权局提交的韩国专利申请No.10-2020-0116060的优先权，其全部内容通过引用结合于此。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
栅极叠层，所述栅极叠层包括在第一方向上交替层叠的层间绝缘层和字线；
沟道柱，所述沟道柱穿过所述栅极叠层并且朝向所述第一方向逐渐变窄；
源极选择线，所述源极选择线围绕所述沟道柱并且延伸以与所述栅极叠层交叠；以及
源极隔离绝缘层，所述源极隔离绝缘层在所述源极选择线之间与所述栅极叠层交叠，并且朝向与所述第一方向相反的方向逐渐变窄。
2.根据权利要求1所述的半导体存储器装置，其中，所述栅极叠层还包括：
漏极选择线，所述漏极选择线分别与所述源极选择线交叠并且所述字线介于所述漏极选择线和所述源极选择线之间；以及
漏极隔离绝缘层，所述漏极隔离绝缘层设置在所述漏极选择线之间，并且朝向所述第一方向逐渐变窄。
3.根据权利要求2所述的半导体存储器装置，其中，所述源极隔离绝缘层与所述漏极隔离绝缘层交叠。
4.根据权利要求2所述的半导体存储器装置，其中，
所述沟道柱包括第一沟道柱和第二沟道柱，
所述漏极选择线包括围绕所述第一沟道柱的第一漏极选择线和围绕所述第二沟道柱的第二漏极选择线，其中，所述第二漏极选择线通过所述漏极隔离绝缘层与所述第一漏极选择线间隔开，并且
所述源极选择线包括围绕所述第一沟道柱的第一源极选择线和围绕所述第二沟道柱的第二源极选择线，其中，所述第二源极选择线通过所述源极隔离绝缘层与所述第一源极选择线间隔开。
5.根据权利要求1所述的半导体存储器装置，其中，每条所述源极选择线包括硅。
6.根据权利要求1所述的半导体存储器装置，其中，每条所述源极选择线包括：
硅层；以及
与所述硅层接触的金属硅化物层，所述金属硅化物层位于所述硅层和所述源极隔离绝缘层之间。
7.根据权利要求1所述的半导体存储器装置，其中，
每条所述源极选择线包括硅层和设置在所述硅层与所述源极隔离绝缘层之间的侧壁导电图案，并且
所述侧壁导电图案包括与所述硅层接触的金属阻挡层以及设置在所述金属阻挡层和所述源极隔离绝缘层之间的金属层。
8.根据权利要求1所述的半导体存储器装置，其中，所述源极选择线和所述字线包括相同的导电材料。
9.根据权利要求8所述的半导体存储器装置，其中，每条所述源极选择线包括在所述第一方向上彼此间隔开地层叠的至少两层的导电图案。
10.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
公共源极层，所述公共源极层与所述沟道柱接触，其中，所述公共源极层与所述栅极叠层交叠并且所述源极选择线介于所述公共源极层和所述栅极叠层之间；
位线，所述位线连接到所述沟道柱，其中，所述位线与所述公共源极层交叠并且所述栅极叠层介于所述位线和所述公共源极层之间；以及
外围电路结构，所述外围电路结构与所述栅极叠层交叠并且所述位线介于所述外围电路结构和所述栅极叠层之间。
11.一种制造半导体存储器装置的方法，该方法包括：
形成包括沟道柱、层间绝缘层和导电图案的初步结构，其中，每个所述沟道柱朝着面向第一方向的第一端逐渐变窄，并且其中，所述层间绝缘层和所述导电图案围绕所述沟道柱并且在所述第一方向上交替层叠；
形成穿过所述导电图案中的第一导电图案并且朝着与所述第一方向相反的方向逐渐变窄的沟槽，其中，所述第一导电图案与每个所述沟道柱的所述第一端相邻；以及
形成填充所述沟槽的源极隔离绝缘层。
12.根据权利要求11所述的方法，其中，所述导电图案包括：
金属层，所述金属层通过所述层间绝缘层在所述第一方向上彼此间隔开；以及
硅层，所述硅层在所述第一方向上与所述金属层间隔开，其中，所述沟槽穿过所述硅层。
13.根据权利要求12所述的方法，该方法还包括以下步骤：
通过所述沟槽，在450℃或更低的温度下执行将所述硅层的一部分转换成金属硅化物层的硅化工艺。
14.根据权利要求12所述的方法，该方法还包括以下步骤：
通过所述沟槽蚀刻所述硅层的一部分；以及
在450℃或更低的温度下，形成填充其中所述硅层被蚀刻的区域的侧壁导电图案，
其中，所述侧壁导电图案包括与所述硅层接触的金属阻挡层以及设置在所述金属阻挡层和所述源极隔离绝缘层之间的金属层。
15.根据权利要求11所述的方法，其中，所述导电图案各自包括相同的导电材料。
16.根据权利要求11所述的方法，该方法还包括以下步骤：
在形成所述沟槽之前，形成穿过所述导电图案中的第二导电图案并且朝着所述第一方向逐渐变窄的漏极隔离绝缘层，
其中，所述第二导电图案与每个所述沟道柱的第二端相邻，所述第二端面向与每个所述沟道柱的所述第一端相反的方向。
17.根据权利要求16所述的方法，其中，
所述导电图案包括设置在所述第一导电图案和所述第二导电图案之间的字线，并且
所述源极隔离绝缘层与所述漏极隔离绝缘层交叠并且所述字线介于所述源极隔离绝缘层和所述漏极隔离绝缘层之间。
18.根据权利要求11所述的方法，该方法还包括：在形成所述沟槽之前，
形成面向每个所述沟道柱的第二端并且连接到所述沟道柱的位线，其中，每个所述沟道柱的所述第二端面向与每个所述沟道柱的所述第一端相反的方向；
形成与所述位线交叠的第一接合金属图案；
形成外围电路结构，该外围电路结构包括具有页缓冲电路的基板和与所述页缓冲电路交叠的第二接合金属图案；以及
将所述第一接合金属图案和所述第二接合金属图案彼此接合。
19.根据权利要求18所述的方法，其中，
在牺牲基板上形成所述初步结构，并且
在将所述第一接合金属图案和所述第二接合金属图案彼此接合之后并且在形成所述沟槽之前，去除所述牺牲基板。
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