CN106856198A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN106856198A
CN106856198A CN201610390729.3A CN201610390729A CN106856198A CN 106856198 A CN106856198 A CN 106856198A CN 201610390729 A CN201610390729 A CN 201610390729A CN 106856198 A CN106856198 A CN 106856198A
Authority
CN
China
Prior art keywords
layer
source
slit
etching barrier
sacrifice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610390729.3A
Other languages
English (en)
Other versions
CN106856198B (zh
Inventor
安正烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106856198A publication Critical patent/CN106856198A/zh
Application granted granted Critical
Publication of CN106856198B publication Critical patent/CN106856198B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体器件的制造方法，该方法包括以下步骤：在基板上方顺序地堆叠由彼此不同的材料形成的源极牺牲层、上保护层和刻蚀阻挡层；在所述刻蚀阻挡层上方交替地堆叠层间介电层和栅极牺牲层；形成穿透所述层间介电层和所述栅极牺牲层的第一狭缝，其中，所述第一狭缝的底面被设置在所述刻蚀阻挡层中；通过所述第一狭缝用栅极导电图案来替代所述栅极牺牲层；形成从所述第一狭缝通过所述刻蚀阻挡层和所述上保护层延伸到所述源极牺牲层的第二狭缝；以及通过所述第二狭缝用第一源极层来替代所述源极牺牲层。

Description

半导体器件的制造方法
技术领域
本公开的一方面涉及一种半导体器件的制造方法，且更具体地，涉及一种三维半导体存储器件的制造方法。
背景技术
半导体器件可以包括能够存储数据的多个存储单元。已提出一种包括三维布置的存储单元的三维半导体存储器件以实现高度集成的半导体器件。
三维半导体存储器件的存储单元可以彼此堆叠。存储单元可以通过沟道层被串联连接以形成存储串。沟道层可以连接到位线和源层。存储单元可以分别被连接到围绕沟道层的字线。字线沿沟道层堆叠并同时彼此间隔开。
已开发出用于降低上述结构的三维半导体存储器件的制造工艺的难度的各种技术。当降低制造工艺的难度时，可能需要提高三维存储器件的操作可靠性。
发明内容
根据本公开的一方面，提供了一种制造半导体器件的方法，该方法包括以下步骤：在基板上方顺序地堆叠由彼此不同的材料形成的源极牺牲层、上保护层和刻蚀阻挡层；在所述刻蚀阻挡层上方交替地堆叠层间介电层和栅极牺牲层；形成穿透所述层间介电层和所述栅极牺牲层的第一狭缝，其中，所述第一狭缝的底面被设置在所述刻蚀阻挡层中；通过所述第一狭缝用栅极导电图案来替代所述栅极牺牲层；形成从所述第一狭缝通过所述刻蚀阻挡层和所述上保护层延伸到所述源极牺牲层的第二狭缝；以及通过所述第二狭缝用第一源极层来替代所述源极牺牲层。
附图说明
现在，将在下文中参照附图更充分地描述示例性实施方式，然而，示例性实施方式可以按照不同形式来实施并且不应被解释为限于本文阐述的实施方式。而是，提供这些实施方式以使得本公开将是透彻且完整的，并将向本领域技术人员充分传达示例性实施方式的范围。
在附图中，为示出清楚，可能放大了尺寸。将理解的是，当一元件被称为在两个元件“之间”时，该元件可以是这两个元件之间唯一的元件，或者也可以存在一个或更多个介于中间的元件。贯穿全文，类似的附图标记指代类似的元件。
图1是示出根据本公开的实施方式的半导体器件的立体图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H是示出根据本公开的实施方式的半导体器件的制造方法的截面图。
图3是示出根据本公开的实施方式的存储系统的配置的框图。
图4是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
将参照附图描述本公开的示例性实施方式。然而，本公开的示例性实施方式可以按照许多不同的形式来实施并且不应被解释为限于本文阐述的示例性实施方式。而是，提供这些示例性实施方式以使得本公开的公开内容将是透彻且完整的，并将向本领域技术人员充分传达本公开的范围。在不脱离本公开的范围的情况下，可以在各种实施方式和多种实施方式中采用本公开的示例性实施方式的特征。在附图中，为清晰起见，可能放大了多个层和多个区域的尺寸和相对尺寸。附图并不是按比例的。贯穿全文，类似的附图标记指代类似的元件。
实施方式提供了一种具有改进的操作可靠性的半导体器件的制造方法。图1是示出根据本公开的实施方式的半导体器件的立体图。参照图1，根据本公开的实施方式的半导体器件包括被交替堆叠的层间介电层ILD和栅极导电图案CP、刻蚀阻挡层ESL、沟道层CH和源极结构SL。
层间介电层ILD和栅极导电图案CP中的每一个可以被形成为沿第一方向I和与第一方向I交叉的第二方向II延伸的板形，或者可以被形成为沿第二方向II延伸的线形。层间介电层ILD和栅极导电图案CP的形状可以由穿透层间介电层ILD和栅极导电图案CP的狭缝SI限定。狭缝SI可以沿第二方向II延伸。
栅极导电图案CP可以被用作选择晶体管和存储单元的栅极。层间介电层ILD用于使栅极导电图案CP彼此绝缘。栅极导电图案CP可以包括多晶硅、金属或金属硅化物中的至少一种。层间介电层ILD可以包括氧化物。
刻蚀阻挡层ESL被设置在栅极导电图案CP和层间绝缘层ILD下方。刻蚀阻挡层ESL的厚度D1可以被形成为比栅极导电图案CP当中的位于最靠近刻蚀阻挡层ESL的第一栅极导电图案CP1的厚度D2更厚。刻蚀阻挡层ESL的厚度D1可以被形成为比层间介电层ILD当中的位于最靠近刻蚀阻挡层ESL的层间介电层ILD1的厚度D3更厚。
刻蚀阻挡层ESL可以由用于使源极结构SL与第一栅极导电图案CP1彼此绝缘的绝缘材料形成。例如，刻蚀阻挡层ESL可以由与层间介电层ILD的材料相同的材料形成。更具体地，刻蚀阻挡层ESL可以由氧化物层形成。
刻蚀阻挡层ESL的厚度D1可以被形成为允许第一栅极导电图案CP1和源极结构SL充分地彼此间隔开，从而在执行半导体器件的程序、擦除和读取操作时提高半导体器件的操作可靠性。第一栅极导电图案CP1与源极结构SL之间的间距可以根据半导体器件的设计而被不同地改变。
狭缝SI可以延伸到刻蚀阻挡层ESL的内部，但是不完全穿透刻蚀阻挡层ESL。间隔件SP可以进一步被形成在狭缝SI的侧壁上。间隔件SP可以被形成为由彼此不同的材料形成的第一间隔件SP1和第二间隔件SP2的双层结构。第一间隔件SP1可以接触层间介电层ILD的侧壁和栅极导电图案CP的侧壁。第一间隔件SP1可以由氧化物层形成。第二间隔件SP2可以被形成在第一间隔件SP1上。第二间隔件SP2可以由氮化物层形成。
每个沟道层CH可以通过穿透层间介电层ILD、栅极导电图案CP和刻蚀阻挡层ESL而沿与第一方向I和第二方向II交叉的第三方向III延伸。更具体地，第三方向III可以是层间介电层ILD和栅极导电图案CP的堆叠方向。每个沟道层CH可以进一步向下延伸到设置在刻蚀阻挡层ESL之下的源极结构SL的内部。
源极结构SL可以包括设置在刻蚀阻挡层ESL之下的第一源极层SL1、设置在第一源极层SL1之下的下源极层SLL和填充狭缝SI的第二源极层SL2。第二源极层SL2通过穿透刻蚀阻挡层ESL而延伸到第一源极层SL1的内部。第一源极层SL1和下源极层SLL可以沿第一方向I和第二方向II延伸，并且第二源极层SL2可以沿与狭缝SI的延伸方向相同的方向延伸。
第一源极层SL1可以由与栅极导电图案CP不同的导电材料形成。例如，第一源极层SL1可以由多晶硅层形成，并且栅极导电图案CP可以由具有比多晶硅层更低的电阻的导电材料形成。第一源极层SL1可以与刻蚀阻挡层ESL接触。根据本公开的实施方式，第一源极层SL1直接接触刻蚀阻挡层ESL。这将在后面参照图2A至图2H进行描述。
第一源极层SL1可以由与下源极层SLL的导电材料相同的导电材料形成。第二源极层SL2可以由具有比第一源极层SL1和下源极层SLL更低的电阻的导电材料形成。例如，第二源极层SL2可以由钨形成。在该情况下，第二源极层SL2可以包括钨层和阻隔金属层。阻隔金属层沿钨层的底面和侧壁形成。阻隔金属层可以具有由钛层和钛氮化物层形成的堆叠结构。
第一源极层SL1可以被沟道层CH穿透。沟道层CH可以向下延伸到下源极层SLL的上部。
每个沟道层CH可以被形成为具有空心的管形并且围绕核心绝缘层CO。在该情况下，核心绝缘层CO的上表面可以被形成在比沟道层CH的上表面更低的水平处。覆盖层CAP可以进一步被形成在核心绝缘层CO上。覆盖层CAP可以由任一个沟道层围绕。沟道层CH和覆盖层CAP可以由半导体材料形成。覆盖层CAP可以包括具有比沟道层CH的浓度更高的浓度的掺杂剂。
尽管没有在该附图中示出，但是可以不形成覆盖层CAP和核心绝缘层CO。在该情况下，每个沟道层CH可以是具有被填充的中心的柱形而非具有空心的管形。每个沟道层CH可以被用作存储串的沟道。
每个沟道层CH可以被分为第一部分P1至第三部分P3。第一部分P1穿透栅极导电图案CP、层间介电层ILD和刻蚀阻挡层ESL。第二部分P2穿入下源极层SLL。第三部分P3被设置在第一部分P1与第二部分P2之间。每个沟道层CH的第三部分P3与第一源极层SL1接触。第一源极层SL1可以从每个沟道层CH的第三部分P3和下源极层SLL生长。
每个沟道层CH的第一部分P1的外壁可以被第一多层图案ML1围绕。第一多层图案ML1可以包括围绕第一部分P1的外壁的第一隧道绝缘图案TI1、围绕第一隧道绝缘图案TI1的第一数据存储图案DS1和围绕第一数据存储图案DS1的第一阻挡绝缘图案BI1。
每个沟道层CH的第二部分P2的外壁可以被第二多层图案ML2围绕。第二多层图案ML2可以包括围绕第二部分P2的外壁的第二隧道绝缘图案TI2、围绕第二隧道绝缘图案TI2的第二数据存储图案DS2和围绕第二数据存储图案DS2的第二阻挡绝缘图案BI2。
第一多层图案ML1和第二多层图案ML2可以被第一源极层SL1分开。第一隧道绝缘图案TI1和第二隧道绝缘图案TI2是通过第一源极层SL1分开的隧道绝缘层的部分。第一数据存储图案DS1和第二数据存储图案DS2是通过第一源极层SL1分开的数据存储层的部分。第一阻挡绝缘图案BI1和第二阻挡绝缘图案BI2是通过第一源极层SL1分开的阻挡绝缘层的部分。数据存储层可以包括硅、氮化物、相变材料、纳米点等。阻挡绝缘层可以包括能够阻挡电荷的氧化物层。
根据上述本公开的实施方式，选择晶体管被形成在每个沟道层CH与栅极导电图案CP当中的选择线的交叉部分处。存储单元被形成在每个沟道层CH与栅极导电图案CP当中的字线的交叉部分处。栅极导电图案CP当中的最上部和最下部的导电图案可以分别被用作上选择线和下选择线。在栅极导电图案CP当中的最上部和最下部的导电图案之间设置的图案可以被用作字线。
根据上述结构，连接到上选择线的上选择晶体管、连接到下选择线的下选择晶体管和连接到字线的存储单元可以通过每个沟道层CH彼此串联连接。存储串包括串联连接的上选择晶体管、存储单元和下选择晶体管。
在根据本公开的实施方式的半导体器件中，构成用于驱动半导体器件的存储串的电路的驱动晶体管TR_D可以被设置在源极结构SL下方。驱动晶体管TR_D可以包括栅极DG和结区域J1和J2。栅极DG可以被形成在基板SUB上方且使得栅极绝缘层GI被插入在它们之间。结区域J1和J2可以是掺杂区域并且在栅极DG的两侧处被设置在基板SUB中。结区域J1和J2中的每一个可以被用作驱动晶体管TR_D的源或漏。
为了通过减小半导体器件中占据基板SUB的面积来实现半导体器件的高度集成，驱动晶体管TR_D可以与源极结构SL交叠并且位于源极结构SL下方。驱动晶体管TR_D可以通过路由线L1和L2被电连接到另一元件，并接触设置在多层的下绝缘层LI1至LI6内的插塞CT1和CT2。
例如，驱动晶体管TR_D的栅极DG可以被形成在第一下绝缘层LI1中。驱动晶体管TR_D的栅极DG可以被第二下绝缘层LI2覆盖。第二下绝缘层LI2可以被接触栅极DG并沿第三方向III延伸的第一接触插塞CT1穿透。第三下绝缘层LI3可以被设置在包括第一接触插塞CT1的第二下绝缘层LI2上。第三下绝缘层LI3可以被接触第一接触插塞CT1的第一路由线L1穿透。包括第一路由线L1的第三下绝缘层LI3可以被覆盖有第四下绝缘层LI4。第四下绝缘层LI4可以被接触第一路由线L1并沿第三方向III延伸的第二接触插塞CT2穿透。第五下绝缘层LI5可以被设置在包括第二接触插塞CT2的第四下绝缘层LI4上。第五下绝缘层LI5可以被接触第二接触插塞CT2的第二路由线L2穿透。第六下绝缘层LI6可以被设置在包括第二路由线L2的第五下绝缘层LI5上。
虽然在该附图中没有示出，但是第六下绝缘层LI6可以被第二路由线L2和形成在第六下绝缘层LI6上方的结构彼此连接所通过的接触插塞等穿透。
根据本发明的实施方式，狭缝SI的高度受到控制，使得狭缝SI可以不完全穿过刻蚀阻挡层ESL。因此，可以防止完全去除围绕沟道层CH的下部的第二多层图案ML2。因此，根据本发明的实施方式，可以防止在沟道层CH与第一源极层SL1之间形成空的空间。结果，可以稳定地支撑沟道层CH。
图2A至图2H是示出根据本公开的实施方式的半导体器件的制造方法的截面图。参照图2A，可以在基板101上方形成构成外围电路的驱动晶体管TR_D。可以通过下面的工艺来形成该驱动晶体管TR_D。
首先，在基板101上形成栅极绝缘层103。在栅极绝缘层上形成栅极导电层，且然后进行图案化，从而形成栅极DG。然后，在栅极DG的两侧处将掺杂剂注入到基板101中，从而形成结区域J1和J2。此后，在其上形成有栅极DG的栅极绝缘层103上形成第一下绝缘层105。可以对第一下绝缘层105的表面进行平整化。
在形成驱动晶体管TR_D之后，可以在第一下绝缘层105上形成第二绝缘层107。然后，可以形成穿透第二下绝缘层107的第一接触插塞CT1。第一接触插塞CT1可以连接到驱动晶体管TR_D的栅极DG。
然后，可以在包括第一接触插塞CT1的第二下绝缘层107上形成被第一路由线L1穿透的第三下绝缘层109。可以通过在第三下绝缘层109中形成槽并且然后在槽中填充导电材料来形成第一路由线L1。另选地，可以通过对导电材料进行图案化来形成第一路由线L1。第一路由线L1可以被连接到第一接触插塞CT1。
可以在包括第一路由线L1的第三下绝缘层109上形成第四下绝缘层111。然后，可以形成穿透第四下绝缘层111的第二接触插塞CT2。第二接触插塞CT2可以被连接到第一路由线L1。
然后，可以在包括第二接触插塞CT2的第四下绝缘层111上形成被第二路由线L2穿透的第五下绝缘层113。可以通过在第五下绝缘层113中形成槽并且然后在槽中填充导电材料来形成第二路由线L2。另选地，可以通过对导电材料进行图案化来形成第二路由线L2。第二路由线L2可以被连接到第二接触插塞CT2。
可以在包括第二路由线L2的第五下绝缘层113上形成第六下绝缘层115。虽然在该附图中没有示出，但是可以在第六下绝缘层115中形成连接到第二接触插塞CT2的第三接触插塞或第三路由线。设置在第六下绝缘层115下方的结构不限于以上描述的结构，且可以进行不同地修改。
在形成第六下绝缘层115之后，在第六下绝缘层115上方顺序地堆叠由彼此不同的材料形成的源极牺牲层125、上保护层127和刻蚀阻挡层129。在形成源极牺牲层125之前，可以在第六下绝缘层115上顺序地堆叠下源极层121和下保护层123。在该情况下，可以在下源极层121和下保护层123的堆叠结构上形成源极牺牲层125。
下源极层121可以由导电材料形成。下源极层121可以由导电材料形成且在后续工艺中被用作第一源极层的生长晶种层。例如，下源极层121可以由多晶硅形成。
下保护层123可以由具有与源极牺牲层125的刻蚀选择比不同的刻蚀选择比的材料形成。例如，下保护层123可以由氧化物形成。源极牺牲层125可以由在随后工艺中将被选择性去除的材料形成。例如，源极牺牲层125可以由多晶硅形成。
上保护层127可以由具有与源极牺牲层125的刻蚀选择比不同的刻蚀选择比的材料形成。上保护层127可以由与下保护层123的材料不同的材料形成。例如，上保护层127可以由氮化物层形成。
刻蚀阻挡层129可以被形成为第一厚度D1。第一厚度D1可以是充分厚的，使得在后续用于形成第一狭缝的刻蚀工艺中不穿透刻蚀阻挡层129。更具体地，第一厚度D1可以被形成为比栅极牺牲层131当中的位于最靠近刻蚀阻挡层129的第一栅极牺牲层131A的第二厚度D2更厚，并且还可以被形成为比层间介电层133当中的位于最靠近刻蚀阻挡层129的第一层间介电层133A的第三厚度D3更厚。
刻蚀阻挡层129可以由绝缘材料形成，从而使将在后续工艺中形成的第一源极层151和栅极导电图案135彼此绝缘。参见图2H。例如，刻蚀阻挡层129可以由与层间介电层133的材料相同的材料形成。更具体地，刻蚀阻挡层129可以包括氧化物。
层间介电层133和栅极牺牲层131交替地被堆叠在刻蚀阻挡层129上。可以根据半导体器件的设计来将层间介电层133和栅极牺牲层131中的每一个形成为各种厚度。
栅极牺牲层131可以由具有与层间介电层133的刻蚀选择比不同的刻蚀选择比的牺牲绝缘材料形成。在一种实施方式中，层间介电层133可以由硅氧化物层形成，且栅极牺牲层131可以由硅氮化物层形成。当层间介电层133和栅极牺牲层131由绝缘材料族形成时，可以减小用于形成沟道孔或狭缝的刻蚀工艺的难度。
参照图2B，刻蚀栅极牺牲层131、层间介电层133、刻蚀阻挡层129、上保护层127和源极牺牲层125，从而形成穿透它们的沟道孔H。沟道孔H可以通过穿透下保护层123而向下延伸到下源极层121的内部。
然后，在每个沟道孔H内部形成由多层的层ML围绕的沟道层CH。可以通过顺序堆叠阻挡绝缘层BI、数据存储层DS和隧道绝缘层TI来形成多层的层ML。可以在每个沟道孔H的表面上形成阻挡绝缘层BI、数据存储层DS和隧道绝缘层TI。可以在隧道绝缘层TI上形成沟道层CH。可以将沟道层CH形成为完全填充在每个沟道孔H的内部中，或者可以将沟道层CH形成为使每个沟道孔H的中部区域开口。当沟道层CH使每个沟道孔H的中部区域开口时，每个沟道孔H的中部区域可以被填充有核心绝缘层CO。核心绝缘层CO可以向上延伸至低于每个沟道孔H的顶表面的水平。在该情况下，可以在核心绝缘层CO上进一步形成覆盖层CAP以填充在每个沟道孔H的上端中。
然后，可以通过刻蚀栅极牺牲层131和层间介电层133来形成穿透它们的第一狭缝SI1。控制形成第一狭缝SI1的刻蚀工艺，使得第一狭缝SI1不完全穿透刻蚀阻挡层129。虽然刻蚀阻挡层129由与层间介电层133的材料相同的材料形成，但是刻蚀阻挡层129的厚度更厚。因此，第一狭缝SI1可以穿入刻蚀阻挡层129的一部分，但是不完全穿透刻蚀阻挡层129。由于如上所述控制第一狭缝SI1的刻蚀深度，所以可以在刻蚀阻挡层129中设置第一狭缝SI1的底面。因此，在本公开的实施方式中，可以防止第一狭缝SI1暴露出上保护层127的现象。
参照图2C，去除通过第一狭缝SI1暴露出的栅极牺牲层131，由此形成在层间介电层133之间和在刻蚀阻挡层129与第一层间介电层133A之间的开口区域OP。在该状态下，沟道层CH由源极牺牲层125和下源极层121支撑，且因此可以稳定地保持沟道层CH的结构。
参照图2D，可以通过第一狭缝SI1用栅极导电图案135来填充开口区域OP。栅极导电图案135可以由各种导电材料形成。例如，栅极导电图案135可以由具有低电阻的钨形成。虽然没有在该附图中示出，但是在形成栅极导电图案135之前，可以沿每个开口区域OP的表面进一步形成阻隔层和阻挡绝缘层中的至少一个。可以通过刻蚀工艺来去除在形成栅极导电图案135的工艺中余留在第一狭缝SI1内部的导电材料。
根据本公开的实施方式，在刻蚀阻挡层129保留在上保护层127与第一狭缝SI1之间的状态下，栅极牺牲层131可以通过第一狭缝SI1被栅极导电图案135替代。结果，在本公开的实施方式中，刻蚀阻挡层129可以保护上保护层127不受用栅极导电图案135替代栅极牺牲层131的工艺影响。即，通过刻蚀阻挡层129保护上保护层127，且上保护层127不被栅极导电图案135替代。因此，在本公开的实施方式中，可以减少半导体器件的可能在上保护层127被与栅极导电图案135的导电材料相同的导电材料替代时导致的故障。
在形成栅极导电图案135之后，在第一狭缝SI1的内侧壁上形成间隔件SP。间隔件SP可以由氧化物层141和氮化物层143的双层结构形成。
在形成间隔件SP之后，对通过第一狭缝SI1暴露出的刻蚀阻挡层129和上保护层127进行刻蚀，从而形成穿透它们的第二狭缝SI2。第二狭缝SI2可以进一步穿入源极牺牲层125的一部分。间隔件SP可以在形成第二狭缝SI2时用作刻蚀阻隔件。
参照图2E，通过经由第二狭缝SI2选择性地去除源极牺牲层125来暴露出多层的层ML的一部分。在去除源极牺牲层125的工艺中，具有与源极牺牲层125的刻蚀选择比不同的刻蚀选择比的上保护层127和下保护层123未被去除，而是被保留，从而保护刻蚀阻挡层129和下源极层121。因此，可以在没有显著损失的情况下保持刻蚀阻挡层129的厚度和下源极层121的厚度。
参照图2F，通过去除多层的层ML的暴露的区域而使下源极层121与刻蚀阻挡层129之间的源极区域SA开口。在去除多层的层ML的暴露的区域的工艺中，可以去除上保护层127和下保护层123。
多层的层ML可以通过用于形成源极区域SA的刻蚀工艺而被分为第一多层图案ML1和第二多层图案ML2。更具体地，阻挡绝缘层BI可以被源极区域SA划分为第一阻挡绝缘层BI1和第二阻挡绝缘层BI2。数据存储层DS可以被划分为第一数据存储层DS1和第二数据存储层DS2。隧道绝缘层TI可以被源极区域SA划分为第一隧道绝缘层TI1和第二隧道绝缘层TI2。每个沟道层CH的一部分可以通过源极区域SA被暴露出。
参照图2G，可以从通过源极区域SA暴露出的下源极层121和沟道层CH生长第一源极层151。另选地，可以通过在源极区域SA中填充导电材料来形成与下源极层121和沟道层CH接触的第一源极层151。第一源极层151可以由多晶硅形成。
当使用将下源极层121和沟道层CH用作晶种层的生长方法来形成第一源极层151时，可以在第一源极层151的表面中和第一狭缝SI1下方形成槽部。
根据本公开的实施方式，由于刻蚀阻挡层129足够厚，所以第一狭缝SI1的底面位于刻蚀阻挡层129的内部。因此，可以防止在刻蚀阻挡层129之下的上保护层127被用于栅极导电图案的导电材料替代的现象。因此，可以将形成为单层的第一源极层151设置在刻蚀阻挡层129与下源极层121之间。此外，第一源极层151可以被设置为接触刻蚀阻挡层129。
参照图2H，第二源极层161可以完全被填充在第一狭缝SI1和第二狭缝SI2中。第二源极层161可以完全被填充在形成在第一源极层151的表面中的槽部中。第二源极层161可以由具有比第一源极层151的电阻更低的电阻的导电材料形成。例如，第二源极层161可以包括钨。可以在形成由钨形成的第二源极层161之前进一步形成由钛层和钛氮化物层的堆叠结构形成的阻隔金属层。
图3是示出根据本公开的实施方式的存储系统的配置的框图。参照图3，根据本公开的实施方式的存储系统1100包括存储装置1120和存储控制器1110。
存储装置1120可以包括在图1至图2H中描述的结构。另外，存储装置1120可以是由多个闪存芯片形成的多芯片封装件。
存储控制器1110被配置为控制存储装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、错误校正码(ECC)1114和存储接口1115。SRAM 1111被用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的一般控制操作，并且主机接口1113包括针对与存储系统1100连接的主机的数据交换协议。ECC 1114检测并校正包括在从存储装置1120读取的数据中的错误，并且存储接口1115与存储装置1120接合。另外，存储控制器1110还可以包括ROM，该ROM用于存储用于与主机接合的代码数据等。
如上所述配置的存储系统1100可以是存储装置1120与控制器1110相结合的存储卡或固态硬盘(SSD)。例如，当存储系统1100是SSD时，存储控制器1100可以通过各种接口协议与外部通信，例如，与主机通信，所述各接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和电子集成驱动器(IDE)协议。
图4是例示根据本公开的实施方式的计算系统的配置的框图。参照图4，根据本公开的实施方式的计算系统1200可以包括与系统总线1260电连接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。当计算系统1200是移动装置时，还可以包括用于将工作电压施加至计算系统1200的电池。此外，还可以包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
参照图3描述的存储系统1210可以利用存储装置1212和存储控制器1211来配置。
根据本公开，层间介电层和栅极牺牲层交替地被堆叠在源极牺牲层上。栅极牺牲层被栅极导电图案替代。第一狭缝的底部穿透层间介电层和栅极牺牲层并且延伸到刻蚀阻挡层内。然而，第一狭缝的底部不完全穿透刻蚀阻挡层。因此，设置在刻蚀阻挡层之下的上保护层不被第一狭缝暴露。因此，在用栅极导电图案替代栅极牺牲层的工艺中，上保护层不被栅极导电图案替代。结果，可以防止因不期望的导电材料而导致的半导体器件的故障，由此提高了半导体器件的操作可靠性。
本文已公开了示例实施方式，并且虽然采用了特定的术语，但是仅以一般和描述性的意义而非限制的目的来使用和解释它们。在一些示例中，对本领域普通技术人员显示易见的是，除非另有具体说明，否则对于提交的本申请，与特定实施方式相关地描述的特征、特性和/或元件可以单独地使用，或与关于其它实施方式描述的特征、特性和/或元件组合地使用。因此，本领域技术人员将理解，在不脱离在所附权利要求书中阐述的本公开的精神和范围的情况下，可以进行各种形式和细节方面的变化。
相关申请的交叉引用
本申请要求于2015年12月8日提交的韩国专利申请No.10-2015-0174249的优先权，将其全部公开内容整体通过引用结合于此。

Claims (20)

1.一种制造半导体器件的方法，该方法包括以下步骤：
在基板上方顺序地堆叠由彼此不同的材料形成的源极牺牲层、上保护层和刻蚀阻挡层；
在所述刻蚀阻挡层上方交替地堆叠层间介电层和栅极牺牲层；
形成穿透所述层间介电层和所述栅极牺牲层的第一狭缝，其中，所述第一狭缝的底面被设置在所述刻蚀阻挡层中；
通过所述第一狭缝用栅极导电图案来替代所述栅极牺牲层；
形成从所述第一狭缝通过所述刻蚀阻挡层和所述上保护层延伸到所述源极牺牲层的第二狭缝；以及
通过所述第二狭缝用第一源极层来替代所述源极牺牲层。
2.根据权利要求1所述的方法，
其中，所述层间介电层包括第一层间介电层，
其中，所述第一层间介电层在所述层间介电层当最靠近所述刻蚀阻挡层设置，
其中，所述栅极牺牲层包括第一栅极牺牲层，
其中，所述第一栅极牺牲层在所述栅极牺牲层当中最靠近所述刻蚀阻挡层设置，
其中，所述刻蚀阻挡层被形成为比所述第一层间介电层更厚，并且
其中，所述刻蚀阻挡层被形成为比所述第一栅极牺牲层更厚。
3.根据权利要求1所述的方法，
其中，所述源极牺牲层包括多晶硅。
4.根据权利要求1所述的方法，
其中，所述上保护层包括氮化物。
5.根据权利要求1所述的方法，
其中，所述刻蚀阻挡层包括氧化物。
6.根据权利要求1所述的方法，
其中，所述刻蚀阻挡层在形成所述第一狭缝时保留在所述第一狭缝与所述上保护层之间。
7.根据权利要求1所述的方法，该方法还包括以下步骤：
在形成所述第二狭缝之前，在所述第一狭缝的侧壁上形成间隔件。
8.根据权利要求7所述的方法，
其中，所述间隔件包括氧化物层和氮化物层的双层结构。
9.根据权利要求1所述的方法，该方法还包括以下步骤：
在形成所述源极牺牲层、所述上保护层和所述刻蚀阻挡层之前，
形成包括下源极层和设置在所述下源极层上的下保护层的堆叠结构。
10.根据权利要求9所述的方法，该方法还包括以下步骤：
在形成所述第一狭缝之前，形成穿透所述层间介电层、所述栅极牺牲层、所述刻蚀阻挡层、所述上保护层和所述源极牺牲层的沟道层，以暴露出所述下保护层。
11.根据权利要求10所述的方法，
其中，所述沟道层被多层的层围绕，
其中，所述多层的层包括隧道绝缘层、数据存储层、阻挡绝缘层或它们的组合。
12.根据权利要求11所述的方法，其中，用所述第一源极层替代所述源极牺牲层的步骤包括：
通过所述第二狭缝来去除所述源极牺牲层以暴露出所述多层的层的一部分；
去除所述多层的层的所述一部分以形成源极区域，其中，所述源极区域将所述多层的层划分为第一多层图案和第二多层图案并且暴露出所述沟道层的一部分，其中，所述源极区域还暴露出所述下保护层；
去除所述下保护层以暴露出所述下源极层；以及
从通过所述源极区域暴露出的所述沟道层的所述一部分和所述下源极层生长所述第一源极层。
13.根据权利要求12所述的方法，
其中，在去除所述源极牺牲层期间，由所述下保护层和所述上保护层分别保护所述下源极层和所述刻蚀阻挡层。
14.根据权利要求12所述的方法，
其中，在去除所述多层的层的所述一部分时，去除所述上保护层和所述下保护层。
15.根据权利要求9所述的方法，
其中，所述上保护层和所述下保护层是彼此不同的材料。
16.根据权利要求15所述的方法，
其中，所述上保护层包括氮化物，并且
其中，所述下保护层包括氧化物。
17.根据权利要求1所述的方法，该方法还包括以下步骤：
在用所述第一源极层替代所述源极牺牲层之后，在所述第一狭缝和所述第二狭缝中填充第二源极层。
18.根据权利要求17所述的方法，
其中，所述第二源极层包括导电材料并且具有比所述第一源极层更低的电阻。
19.根据权利要求1所述的方法，
其中，所述刻蚀阻挡层包括绝缘材料。
20.根据权利要求1所述的方法，该方法还包括以下步骤：
在形成所述源极牺牲层、所述上保护层和所述刻蚀阻挡层之前，
在所述基板上方形成驱动晶体管；
在所述驱动晶体管上方形成下绝缘层；
在所述下绝缘层中形成接触插塞，其中，所述接触插塞被连接到所述驱动晶体管；以及
在所述下绝缘层中形成路由线，其中，所述路由线被连接到所述接触插塞。
CN201610390729.3A 2015-12-08 2016-06-03 半导体器件的制造方法 Active CN106856198B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0174249 2015-12-08
KR1020150174249A KR102581032B1 (ko) 2015-12-08 2015-12-08 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN106856198A true CN106856198A (zh) 2017-06-16
CN106856198B CN106856198B (zh) 2020-10-27

Family

ID=58799282

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610390729.3A Active CN106856198B (zh) 2015-12-08 2016-06-03 半导体器件的制造方法

Country Status (3)

Country Link
US (1) US10163924B2 (zh)
KR (1) KR102581032B1 (zh)
CN (1) CN106856198B (zh)

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107507833A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN109326598A (zh) * 2017-07-31 2019-02-12 爱思开海力士有限公司 半导体器件及其制造方法
CN109494226A (zh) * 2017-09-11 2019-03-19 爱思开海力士有限公司 半导体器件及其制造方法
CN109659308A (zh) * 2017-10-12 2019-04-19 爱思开海力士有限公司 半导体器件及其制造方法
CN110690222A (zh) * 2018-07-06 2020-01-14 美光科技公司 集成组合件以及形成集成组合件的方法
CN111180461A (zh) * 2020-01-03 2020-05-19 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
CN111341785A (zh) * 2020-03-03 2020-06-26 长江存储科技有限责任公司 一种nand存储器及其制作方法
CN111354737A (zh) * 2017-08-31 2020-06-30 长江存储科技有限责任公司 提高三维存储器件之沟道孔均匀度的方法
CN111785731A (zh) * 2020-06-18 2020-10-16 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
CN112201659A (zh) * 2019-07-08 2021-01-08 爱思开海力士有限公司 半导体装置以及制造半导体装置的方法
WO2021026756A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN112928120A (zh) * 2019-12-06 2021-06-08 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN113035881A (zh) * 2019-12-09 2021-06-25 爱思开海力士有限公司 半导体存储器装置以及该半导体存储器装置的制造方法
CN113078162A (zh) * 2020-01-03 2021-07-06 爱思开海力士有限公司 半导体装置及该半导体装置的制造方法
CN113130506A (zh) * 2020-01-15 2021-07-16 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
US11101286B2 (en) 2019-08-13 2021-08-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN113764431A (zh) * 2020-06-05 2021-12-07 爱思开海力士有限公司 制造半导体器件的方法
CN113764429A (zh) * 2020-06-05 2021-12-07 美光科技公司 包括存储器单元串的存储器阵列和用于形成所述存储器阵列的方法
US11557600B2 (en) 2017-10-12 2023-01-17 SK Hynix Inc. Semiconductor device and manufacturing method thereof

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2018160593A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
KR102370618B1 (ko) 2017-06-21 2022-03-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6842386B2 (ja) * 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
KR102414294B1 (ko) * 2017-09-08 2022-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102521278B1 (ko) * 2017-09-25 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 이의 제조 방법
KR102344895B1 (ko) * 2017-11-13 2021-12-29 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102549967B1 (ko) 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10916556B1 (en) * 2017-12-12 2021-02-09 Sandisk Technologies Llc Three-dimensional memory device using a buried source line with a thin semiconductor oxide tunneling layer
KR102579108B1 (ko) * 2018-03-13 2023-09-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102553126B1 (ko) * 2018-03-19 2023-07-07 삼성전자주식회사 채널 구조체를 갖는 메모리 장치
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
KR102618309B1 (ko) * 2018-07-25 2023-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20200141117A (ko) 2019-06-10 2020-12-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210024318A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
KR20210064870A (ko) * 2019-11-26 2021-06-03 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102665666B1 (ko) * 2020-01-07 2024-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20210092091A (ko) * 2020-01-15 2021-07-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210097557A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR20210098141A (ko) 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR102666864B1 (ko) * 2020-02-26 2024-05-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스 및 그 형성 방법
CN111326522B (zh) * 2020-03-10 2021-11-05 长江存储科技有限责任公司 三维存储器制造方法及三维存储器
KR20210117392A (ko) 2020-03-18 2021-09-29 삼성전자주식회사 3차원 반도체 메모리 장치
US20210391354A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
KR20220125033A (ko) * 2021-03-04 2022-09-14 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
US11758717B2 (en) * 2021-05-06 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with one-sided staircase profiles and methods of manufacturing thereof
US11895835B2 (en) * 2021-06-15 2024-02-06 Micron Technology, Inc. Integrated circuitry comprising a memory array comprising strings of memory cells and methods including a method used in forming a memory array comprising strings of memory cells
US20220399363A1 (en) * 2021-06-15 2022-12-15 Micron Technology, Inc. Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Including A Method Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20230053623A1 (en) * 2021-08-20 2023-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
US20230054920A1 (en) * 2021-08-23 2023-02-23 Micron Technology, Inc. Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
CN114175254A (zh) * 2021-10-30 2022-03-11 长江存储科技有限责任公司 半导体存储器设备及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098139A1 (en) * 2010-10-21 2012-04-26 Samsung Electronics Co., Ltd. Vertical Memory Devices And Methods Of Manufacturing The Same
CN102769018A (zh) * 2011-05-04 2012-11-07 海力士半导体有限公司 非易失性存储器件
CN103904035A (zh) * 2014-03-05 2014-07-02 清华大学 Tcat结构及其形成方法
US20150102346A1 (en) * 2013-10-10 2015-04-16 Yoocheol Shin Semiconductor device and method of fabricating the same
US20150249095A1 (en) * 2012-08-21 2015-09-03 SK Hynix Inc. Nonvolatile memory device and method of fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100426442B1 (ko) * 2002-05-13 2004-04-13 주식회사 하이닉스반도체 반도체소자의 제조방법
KR101543331B1 (ko) * 2009-07-06 2015-08-10 삼성전자주식회사 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
KR20140020558A (ko) * 2012-08-09 2014-02-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9099496B2 (en) * 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
WO2015038246A2 (en) * 2013-09-15 2015-03-19 SanDisk Technologies, Inc. Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device
US9543399B2 (en) * 2014-04-04 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Device having sloped gate profile and method of manufacture
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR20160109971A (ko) 2015-03-11 2016-09-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120098139A1 (en) * 2010-10-21 2012-04-26 Samsung Electronics Co., Ltd. Vertical Memory Devices And Methods Of Manufacturing The Same
CN102769018A (zh) * 2011-05-04 2012-11-07 海力士半导体有限公司 非易失性存储器件
US20150249095A1 (en) * 2012-08-21 2015-09-03 SK Hynix Inc. Nonvolatile memory device and method of fabricating the same
US20150102346A1 (en) * 2013-10-10 2015-04-16 Yoocheol Shin Semiconductor device and method of fabricating the same
CN103904035A (zh) * 2014-03-05 2014-07-02 清华大学 Tcat结构及其形成方法

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326598A (zh) * 2017-07-31 2019-02-12 爱思开海力士有限公司 半导体器件及其制造方法
US11980033B2 (en) 2017-07-31 2024-05-07 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN109326598B (zh) * 2017-07-31 2023-10-31 爱思开海力士有限公司 半导体器件及其制造方法
US11329061B2 (en) 2017-08-31 2022-05-10 Yangtze Memory Technologies Co., Ltd. Method for improving channel hole uniformity of a three-dimensional memory device
CN111354737A (zh) * 2017-08-31 2020-06-30 长江存储科技有限责任公司 提高三维存储器件之沟道孔均匀度的方法
CN107507833A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN109494226A (zh) * 2017-09-11 2019-03-19 爱思开海力士有限公司 半导体器件及其制造方法
CN109659308A (zh) * 2017-10-12 2019-04-19 爱思开海力士有限公司 半导体器件及其制造方法
US11557600B2 (en) 2017-10-12 2023-01-17 SK Hynix Inc. Semiconductor device and manufacturing method thereof
CN110690222A (zh) * 2018-07-06 2020-01-14 美光科技公司 集成组合件以及形成集成组合件的方法
US11696443B2 (en) 2018-07-06 2023-07-04 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region, and methods of forming integrated assemblies
CN112201659A (zh) * 2019-07-08 2021-01-08 爱思开海力士有限公司 半导体装置以及制造半导体装置的方法
US11889672B2 (en) 2019-07-08 2024-01-30 SK Hynix Inc. Semiconductor device and a method of manufacturing a semiconductor device
CN112201659B (zh) * 2019-07-08 2024-04-09 爱思开海力士有限公司 半导体装置以及制造半导体装置的方法
US11127757B2 (en) 2019-08-13 2021-09-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
WO2021026756A1 (en) * 2019-08-13 2021-02-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11785772B2 (en) 2019-08-13 2023-10-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11101286B2 (en) 2019-08-13 2021-08-24 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11211394B2 (en) 2019-08-13 2021-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
US11653495B2 (en) 2019-08-13 2023-05-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
CN112928120B (zh) * 2019-12-06 2024-04-12 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN112928120A (zh) * 2019-12-06 2021-06-08 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN113035881B (zh) * 2019-12-09 2024-05-28 爱思开海力士有限公司 半导体存储器装置以及该半导体存储器装置的制造方法
CN113035881A (zh) * 2019-12-09 2021-06-25 爱思开海力士有限公司 半导体存储器装置以及该半导体存储器装置的制造方法
US12014978B2 (en) 2020-01-03 2024-06-18 SK Hynix Inc. Semiconductor device and manufacturing method of semiconductor device
CN111180461A (zh) * 2020-01-03 2020-05-19 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
CN111180461B (zh) * 2020-01-03 2021-08-06 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
CN113078162A (zh) * 2020-01-03 2021-07-06 爱思开海力士有限公司 半导体装置及该半导体装置的制造方法
CN113078162B (zh) * 2020-01-03 2024-03-22 爱思开海力士有限公司 半导体装置及该半导体装置的制造方法
CN113130506B (zh) * 2020-01-15 2024-05-17 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
US11812615B2 (en) 2020-01-15 2023-11-07 SK Hynix Inc. Semiconductor memory device and manufacturing method of the semiconductor memory device
CN113130506A (zh) * 2020-01-15 2021-07-16 爱思开海力士有限公司 半导体存储器装置及半导体存储器装置的制造方法
CN111341785B (zh) * 2020-03-03 2021-03-23 长江存储科技有限责任公司 一种nand存储器及其制作方法
CN111341785A (zh) * 2020-03-03 2020-06-26 长江存储科技有限责任公司 一种nand存储器及其制作方法
US11839074B2 (en) 2020-06-05 2023-12-05 SK Hynix Inc. Method of manufacturing semiconductor device
CN113764431B (zh) * 2020-06-05 2024-05-24 爱思开海力士有限公司 制造半导体器件的方法
CN113764431A (zh) * 2020-06-05 2021-12-07 爱思开海力士有限公司 制造半导体器件的方法
CN113764429A (zh) * 2020-06-05 2021-12-07 美光科技公司 包括存储器单元串的存储器阵列和用于形成所述存储器阵列的方法
CN111785731A (zh) * 2020-06-18 2020-10-16 长江存储科技有限责任公司 三维存储器及制备方法、电子设备

Also Published As

Publication number Publication date
US10163924B2 (en) 2018-12-25
US20170162594A1 (en) 2017-06-08
KR102581032B1 (ko) 2023-09-22
CN106856198B (zh) 2020-10-27
KR20170067506A (ko) 2017-06-16

Similar Documents

Publication Publication Date Title
CN106856198A (zh) 半导体器件的制造方法
KR102442214B1 (ko) 반도체 장치 및 그 제조방법
US10050057B2 (en) Semiconductor device and manufacturing method thereof
CN109671711A (zh) 半导体器件及其制造方法
KR102592894B1 (ko) 반도체 장치 및 그 제조방법
CN107293544A (zh) 半导体器件及其制造方法
CN106856197A (zh) 半导体器件及其制造方法
CN110349968A (zh) 半导体器件以及半导体器件的制造方法
CN109494226A (zh) 半导体器件及其制造方法
US11665904B2 (en) Semiconductor device and manufacturing method of the same
CN109148457A (zh) 半导体器件及其制造方法
TW201733081A (zh) 半導體記憶裝置及其製造方法
KR20130051074A (ko) 비휘발성 메모리 장치 및 그 제조 방법
CN106684086A (zh) 半导体器件及其操作方法
CN110416223A (zh) 垂直存储器件
CN107818981A (zh) 半导体存储装置
CN103489869B (zh) 半导体存储器件、存储系统及其制造方法
CN110349969A (zh) 半导体器件及其制造方法
CN109509756A (zh) 半导体器件及其制造方法
KR20180138403A (ko) 반도체 장치 및 그 제조방법
JP2006295185A (ja) メモリアレイに適した接触機構およびその製造方法
KR20210052934A (ko) 반도체 메모리 장치 및 그 제조방법
CN112259551B (zh) 半导体器件及其制造方法
KR20200024642A (ko) 반도체 장치 및 그 제조방법
CN104377202B (zh) 嵌入式存储元件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant