CN109326598A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。可以提供一种半导体器件和一种制造半导体器件的方法。该半导体器件可以包括通过第一狭缝彼此隔离的第一垂直导电图案和第二垂直导电图案。该半导体器件可以包括至少一个第一半导电图案，所述至少一个第一半导电图案从第一垂直导电图案朝向设置在第一狭缝的一侧的第一区域延伸。该半导体器件可以包括至少一个第二半导电图案，所述至少一个第二半导电图案从第二垂直导电图案朝向设置在第一狭缝的另一侧的第二区域延伸。

Description

半导体器件及其制造方法
技术领域
本公开的一方面可以总体上涉及半导体器件及其制造方法，并且更具体地，涉及三维半导体器件及其制造方法。
背景技术
半导体器件包括能够存储数据的存储单元晶体管。三维半导体器件可以包括沿着彼此不同的第一方向至第三方向布置的存储单元晶体管。三维半导体器件包括用于将电信号传输到存储单元晶体管的诸如选择线和字线这样的线。
发明内容
根据本公开的一方面，可以提供一种半导体器件。该半导体器件可以包括通过第一狭缝彼此隔离的第一垂直导电图案和第二垂直导电图案。该半导体器件可以包括至少一个第一半导电图案，所述至少一个第一半导电图案从所述第一垂直导电图案朝向设置在所述第一狭缝的一侧的第一区域延伸。该半导体器件可以包括至少一个第二半导电图案，所述至少一个第二半导电图案从所述第二垂直导电图案朝向设置在所述第一狭缝的另一侧的第二区域延伸。
根据本公开的一方面，可以提供一种制造半导体器件的方法。该方法可以包括以下步骤：通过交替地堆叠至少一对第一材料层和第二材料层来形成第一堆叠结构。所述方法可以包括以下步骤：形成第一狭缝，所述第一狭缝按照穿透所述第一材料层和所述第二材料层的方式将所述第一堆叠结构隔离成第一子堆叠结构和第二子堆叠结构，并且具有被垂直图案覆盖的两个侧壁。
附图说明
图1A和图1B是根据本公开的实施方式的半导体器件的示意性电路图。
图2A、图2B、图3A和图3B是例示根据本公开的实施方式的半导体器件的立体图。
图4是例示根据本公开的实施方式的半导电图案、垂直导电图案和孔的结构的立体图。
图5A和图5B是例示根据本公开的实施方式的垂直导电图案和单元插塞的布置的放大截面图。
图6A至图6K是例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图7A至图7C是例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图8A至图8C例示根据本公开的实施方式的半导体器件的制造方法的截面图。
图9是例示根据本公开的实施方式的存储系统的配置的框图。
图10是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
将参照附图来描述本公开的实施方式的示例。然而，本公开的实施方式的示例可以按照不同的方式来实施并且不应该被理解为限于本文中阐述的实施方式的示例。相反，提供这些实施方式的示例，使得本公开的公开内容将是彻底和完全的，并且将把本公开的范围充分传达给本领域的技术人员。在不脱离本公开的范围的情况下，本公开的实施方式的示例的特征可以用于各种多个实施方式中。在附图中，为了清晰起见，可以夸大层和区域的大小和相对大小。附图不一定成比例。相似的参考标号始终是指相似的元件。
还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一个组件，而且通过中间组件来间接联接另一个组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一个组件。
还要注意，“在...上”是指一个组件不仅直接在另一个组件上，而且通过一个中间组件或多个中间组件间接地在另一个组件上。另一方面，“直接在...上”是指一个组件在没有中间组件的情况下直接在另一个组件上。
实施方式提供了能够提高集成度并且提高操作可靠性的半导体器件及其制造方法。
图1A和图1B是根据本公开的实施方式的半导体器件的示意性电路图。
参照图1A和图1B，根据本公开的实施方式中的每一个的半导体器件包括连接在位线BL1至BL4与源极区SA之间的多个存储串SR11至SR14和SR21至SR24。虽然在图1A和图1B中例示了彼此平行的四条位线BL1至BL4，但是位线的数目不限于此。存储串被划分成第一半组HG1和第二半组HG2。
包括在第一半组HG1中的第一存储串SR11至SR14可以分别与位线BL1至BL4连接。包括在第二半组HG2的第二存储串SR21至SR24可以分别与位线BL1至BL4连接。
第一存储串SR11至SR14和第二存储串SR21至SR24可以按之字形的方式布置，以便提高集成度。由沟道柱的布置来限定第一存储串SR11至SR14和第二存储串SR21至SR24的布置。稍后，将参照图2A、图2B、图3A和图3B来描述沟道柱的布置。
第一存储串SR11至SR14和第二存储串SR21至SR24中的每一个可以包括通过沟道柱串联连接的源极选择晶体管SSTa、SSTb或SSTc、多个存储单元晶体管MC1至MCn(n是2或更大的自然数)和漏极选择晶体管DSTa、DSTb或DSTc。第一存储串SR11至SR14和第二存储串SR21至SR24中的每一个可以包括串联连接的一个漏极选择晶体管DSTa或者两个或更多个漏极选择晶体管DSTa至DSTc。第一存储串SR11至SR14和第二存储串SR21至SR24中的每一个可以包括串联连接的一个源极选择晶体管SSTa或者两个或更多个源极选择晶体管SSTa至SSTc。
存储单元晶体管MC1至MCn的栅极与字线WL1至WLn连接。第一半组HG1和第二半组HG2共享字线WL1至WLn中的每一条。
参照图1A，源极选择晶体管SSTa、SSTb和SSTc的栅极分别与源极选择线SSLa、SSLb和SSLc连接。源极选择线SSLa、SSLb和SSLc可以被独立控制或者彼此连接以被同时控制。第一半组HG1和第二半组HG2可以共享源极选择线SSLa、SSLb和SSLc中的每一条。
包括在第一存储串SR11至SR14中的漏极选择晶体管DSTa、DSTb和DSTc的栅极与第一漏极选择线DSL1共同连接。包括在第二存储串SR21至SR24中的漏极选择晶体管DSTa、DSTb和DSTc的栅极与第二漏极选择线DSL2共同连接。第一漏极选择线DSL1和第二漏极选择线DSL2被独立控制。
根据图1A中描述的结构，第一半组HG1和第二半组HG2共享源极选择线SSLa、SSLb或SSLc中的每一条，但是由彼此不同的第一漏极选择线DSL1和第二漏极选择线DSL2控制。例如，第一漏极选择线DSL1可以控制第一半组HG1和位线BL1至BL4之间的电连接，并且第二漏极选择线DSL2可以控制第二半组HG2和位线BL1至BL4之间的电连接。因此，如果选择一条位线并且选择第一漏极选择线DSL1和第二漏极选择线DSL2中的一条，则选择第一存储串SR11至SR14和第二存储串SR21至SR24中的一个。
参照图1B，漏极选择晶体管DSTa、DSTb和DSTc的栅极分别与漏极选择线DSLa、DSLb和DSLc连接。漏极选择线DSLa、DSLb和DSLc可以被独立控制或者彼此连接以被同时控制。第一半组HG1和第二半组HG2可以共享漏极选择线DSLa、DSLb和DSLc中的每一条。
包括在第一存储串SR11至SR14中的源极选择晶体管SSTa、SSTb和SSTc的栅极共同连接至第一源极选择线SSL1。包括在第二存储串SR21至SR24中的源极选择晶体管SSTa、SSTb和SSTc的栅极共同连接至第二源极选择线SSL2。第一源极选择线SSL1和第二源极选择线SSL2被独立控制。
根据图1B中描述的结构，第一半组HG1和第二半组HG2共享漏极选择线DSLa、DSLb或DSLc，但是由彼此不同的第一源极选择线SSL1和第二源极选择线SSL2控制。例如，第一源极选择线SSL1可以控制第一半组HG1和源极区SA之间的电连接，并且第二源极选择线SSL2可以控制第二半组HG2和源极区SA之间的电连接。因此，如果选择一条位线并且选择第一源极选择线SSL1和第二源极选择线SSL2中的一条，则选择第一存储串SR11至SR14和第二存储串SR21至SR24中的一个。
图2A、图2B、图3A和图3B是例示根据本公开的实施方式的半导体器件的立体图。例如，图2A和图2B是例示构成图1A中例示的电路的半导体器件的结构的立体图，图3A和图3B是例示构成图1B中例示的电路的半导体器件的结构的立体图。
参照图2A、图2B、图3A和图3B，第一半组HG1和第二半组HG2可以包括单元插塞CP和栅极组GG。单元插塞CP中的每一个可以沿着第一方向I延伸。单元插塞CP可以沿着与第一方向I交叉的第二方向II和第三方向III以Z字形布置。第二方向II和第三方向III可以彼此交叉。沿着第三方向III排成一行的单元插塞CP构成一列。由单元插塞CP构成的列可以沿着第二方向II以Z字形布置。
第一半组HG1可以包括第1列至第K列的单元插塞CP，并且第二半组HG2可以包括第(K+1)列至第2K列的单元插塞CP。在附图中，以K为4的情况为例进行例示。例如，在附图中例示了其中第一半组HG1包括第一列1至第四列4的单元插塞CP并且第二半组HG2包括第五列5至第八列8的单元插塞CP的情况。然而，本公开不限于此，并且K可以是2或更大的自然数。单元插塞CP按照穿透栅极组GG的方式与源极区SA连接。
第一半组HG1和第二半组HG2中的每一个设置在沿着第二方向II彼此邻近的第一狭缝(图2A和2B中所示的S1T或图3A和图3B中所示的S1L)和第二狭缝S2之间。根据本公开的实施方式中的每一个的半导体器件可以包括通过第二狭缝S2隔离的多个栅极组GG。栅极组GG中的每一个可以设置在邻近的第二狭缝S2之间。
栅极组GG可以设置在源极区SA和位线BL1之间。为了方便起见，在附图中例示了一条位线BL1。位线BL1和单元插塞CP之间的连接关系可以被不同地设计。虽然在图中未详细地例示位线BL1和单元插塞CP之间的连接关系，但是位线BL1可以与和位线BL1对应的单元插塞CP直接接触，或者经由接触插塞与和位线BL1对应的单元插塞CP电连接。一条位线BL1可以与第一半组HG1的单元插塞CP中的一个和第二半组HG1的单元插塞CP中的一个共同连接。位线BL1是导电材料，使得电信号能够通过其进行传输。
栅极组GG包括水平导电图案HR、第一半导电图案HFa1至HFc1中的至少一个、第二半导电图案HFa2至HFc2中的至少一个、第一垂直导电图案PP1和第二垂直导电图案PP2。第一垂直导电图案PP1和第二垂直导电图案PP2通过设置在邻近的第二狭缝S2之间的第一狭缝S1T或S1L彼此隔离。下文中，与第一狭缝S1T或S1L的一侧邻近并且其中设置有第一半组HG1的区域被限定为半导体器件的第一区域，与第一狭缝S1T或S1L的另一侧邻近并且其中设置有第二半组HG2的区域被限定为半导体器件的第二区域。
第一垂直导电图案PP1和第二垂直导电图案PP2按照面对多个单元插塞CP的方式沿着第二方向II延伸。第一垂直导电图案PP1和第二垂直导电图案PP2可以由第一导电材料形成。第一导电材料可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。为了实现低电阻布线，可以使用钨等作为第一导电材料。第一垂直导电图案PP1和第二垂直导电图案PP2可以被形成为它们相对于第一狭缝S1T或S1L彼此对称的结构。
第一半导电图案HFa1至HFc1中的每一个从第一垂直导电图案PP1朝向第一区域延伸。第一垂直导电图案PP1可以比第一半导电图案HFa1至HFc1在第一方向I上更突出。第一半导电图案HFa1至HFc1可以按照彼此分隔开的方式沿着第一方向I堆叠。
第二半导电图案HFa2至HFc2中的每一个从第二垂直导电图案PP2朝向第二区域延伸。第二垂直导电图案PP2可以比第二半导电图案HFa2至HFc2在第一方向I上更突出。第二半导电图案HFa2至HFc2可以按照彼此分隔开的方式沿着第一方向I堆叠。第二半导电图案HFa2至HFc2可以设置在与第一半导电图案HFa1至HFc1相同的层中。
水平导电图案HR中的每一个设置在邻近的第二狭缝S2之间，并且从第一区域朝向第二区域延伸。水平导电图案HR中的每一个与第一半导电图案HFa1至HFc1和第二半导电图案HFa2至HFc2交叠。第一狭缝S1T或S1L被形成为不穿透水平导电图案HR。第二半导电图案HFa2至HFc2可以按照彼此分隔开的方式沿着第一方向I堆叠。
第一半组HG1的单元插塞CP按照穿透第一半导电图案HFa1至HFc1的方式朝向源极区SA延伸。第二半组HG12的单元插塞CP按照穿透第二半导电图案HFa2至HFc2的方式朝向源极区SA延伸。第一半组HG1和第二半组HG2的单元插塞CP共享水平导电图案HR中的每一个。水平导电图案HR中的每一个被第一半组HG1和第二半组HG2的单元插塞CP穿透。
参照图2A和图2B，第一半导电图案HFa1至HFc1和第一垂直导电图案PP1可以形成与位线BL1邻近的第一漏极选择线DSL1。第二半导电图案HFa2至HFc2和第二垂直导电图案PP2可以形成与位线BL1邻近的第二漏极选择线DSL2。第一漏极选择线DSL1和第二漏极选择线DSL2可以被形成为它们相对于第一狭缝S1T彼此对称的结构。
水平导电图案HR可以包括字线WL1至WLn以及源极选择线SSLa、SSLb和SSLc中的至少一层。字线WL1至WLn按照彼此分隔开的方式堆叠在第一半导电图案HFa1至HFc1与源极区SA以及第二半导电图案HFa2至HFc2与源极区SA之间。源极选择线SSLa、SSLb和SSLc设置在字线WL1至WLn和源极区SA之间。源极选择线SSLa、SSLb和SSLc按照彼此分隔开的方式堆叠。
参照图3A和图3B，第一半导电图案HFa1至HFc1和第一导电图案PP1可以形成与源极区SA邻近的第一源极选择线SSL1。第二半导电图案HFa2至HFc2和第二垂直导电图案PP2可以形成与源极区SA邻近的第二源极选择线SSL2。第一源极选择线SSL1和第二源极选择线SSL2可以被形成为它们相对于第一狭缝S1T彼此对称的结构。
水平导电图案HR可以包括字线WL1至WLn以及漏极选择线DSLa、DSLb和DSLc中的至少一层。字线WL1至WLn按照彼此分隔开的方式堆叠在第一半导电图案HFa1至HFc1与位线BL1以及第二半导电图案HFa2至HFc2与位线BL1之间。漏极选择线DSLa、DSLb和DSLc设置在字线WL1至WLn和位线BL1之间。漏极选择线DSLa、DSLb和DSLc按照彼此分隔开的方式堆叠。
参照图2A、图2B、图3A和图3B，第一半导电图案HFa1至HFc1和第二半导电图案HFa2至HFc2以及水平导电图案HR可以由第二导电材料形成。第二导电材料可以是与第一导电材料相同或不同的材料。第二导电材料可以包括掺杂硅、金属硅化物和金属中的至少一种。为了实现低电阻布线，第二导电材料可以包括诸如钨这样的电阻低的金属。
单元插塞CP中的每一个可以包括沟道柱CH。单元插塞CP的沟道柱CH可以被划分成第一沟道柱和第二沟道柱。第一沟道柱属于第一半组HG1，并且穿透第一区域中的第一半导电图案HFa1至HFc1。第二沟道柱属于第二半组HG2，并且穿透第二区域中的第二半导电图案HFa2至HFc2。
沟道柱CH可以由半导体层形成。例如，沟道柱CH可以由硅层形成。沟道柱CH设置在穿透栅极组GG的孔中。
沟道柱CH可以是包围穿透栅极组GG的芯绝缘层CO的薄膜。芯绝缘层CO可以填充在穿透栅极组GG的孔的中心区域中，并且沟道柱CH可以沿着孔的表面形状形成。芯绝缘层CO可以形成有比沟道柱CH的高度低的高度。在这种情况下，单元插塞CP中的每一个还可以包括盖导电图案CAP。盖导电图案CAP可以形成在芯绝缘层CO上，以填充由芯绝缘层CO的上表面和沟道柱CH的上端限定的上端中心部分中。盖导电图案CAP可以与沟道柱CH直接接触。盖导电图案CAP可以由掺杂有第一导电类型杂质的半导体层形成。第一导电类型杂质可以是n型杂质。例如，盖导电图案CAP可以是掺杂有n型杂质的掺杂硅层。盖导电图案CAP可以用作漏极结。
此外，虽然未在附图中示出，但是可以省略盖导电图案CAP和芯绝缘层CO。在这种情况下，沟道柱CH可以被形成为完全填充在孔的中心区域中。
参照图2A和图3A，沟道柱CH可以延伸到源极区SA的内部。源极区SA的一部分可以按照与沟道柱CH的侧壁接触的方式朝向沟道柱CH的侧壁突出。
单元插塞CP中的每一个还可以包括第一多层存储器图案ML1和第二多层存储器图案ML2。第一多层存储器图案ML1可以沿着沟道柱CH和栅极组GG之间的界面延伸。第二多层存储器图案ML2可以沿着沟道柱CH和源极区SA之间的界面延伸。第一多层存储器图案ML1和第二多层存储器图案ML2可以通过源极区SA的接触部而彼此隔离，接触部按照与沟道柱CH的侧壁接触的方式朝向沟道柱CH的侧壁突出。源极区SA和沟道柱CH之间的第二多层存储器图案ML2可以用作栅极绝缘层。
参照图2B和图3B，沟道柱CH可以包括与源极区SA接触的底表面。单元插塞CP中的每一个可以包括包围沟道柱CH的侧壁的多层存储器图案ML。多层存储器图案ML可以沿着沟道柱CH和栅极组GG之间的界面延伸。沟道柱CH的底表面可以按照穿透多层存储器图案ML的方式与源极区SA直接接触。
虽然未在图2A、图2B、图3A和图3B中例示，但是还可以在多层存储器图案ML1或ML与水平导电图案HR、第一半导电图案HFa1至HFc1和第二半导电图案HFa2至HFc2中的每一个之间形成阻挡层。阻挡层可以用作用于防止多层存储器图案ML1或ML与水平导电图案HR、第一半导电图案HFa1至HFc1和第二半导电图案HFa2至HFc2中的每一个之间直接接触的保护层。阻挡层可以包括氮化钛层、氮化钨层、氮化钽层等。
参照图2A、图2B、图3A和图3B，多层存储器图案ML1或ML的设置在漏极选择线DSL1、DSL2、DSLa、DSLb或DSLc与源极选择线SSLa、SSLb、SSLc、SSL1或SSL2之间的部分可以用作栅极绝缘层。
多层存储器图案ML1、ML2和ML中的每一个可以包括包围沟道柱CH的隧穿绝缘层、包围隧穿绝缘层的数据存储层和包围数据存储层的阻挡绝缘层。数据存储层可以存储使用由字线WL1至WLn和沟道柱CH之间的电压差导致的福勒-诺德海姆隧穿(Fowler-Nordheimtunneling)而改变的数据。为此，数据存储层可以由各种材料形成。例如，数据存储层可以由能够捕获电荷的氮化物层形成。另外，数据存储层可以包含硅、相变材料、纳米点等。阻挡绝缘层可以包含能够阻挡电荷的氧化物层。隧穿绝缘层可以由可获得电荷隧穿的氧化硅层形成。
源极区SA可以沿第二方向II和第三方向III延伸。源极区SA可以由包含第一导电类型杂质的至少一个掺杂硅层形成。第一导电类型杂质可以是n型杂质。第二狭缝S2可以向下延伸到源极区SA。虽然未在附图中例示，但是源极区SA可以接收从设置在第二狭缝S2中的源极接触线(未示出)施加的电信号。
第一狭缝S1T或S1L在第一半导电图案HFa1至HFc1和第二半导电图案HFa2至HFc2之间隔离。在这种情况下，第一狭缝S1T或S1L被形成为在第一方向I上比第二狭缝S2短，而不是隔离水平导电图案HR。
在本公开的实施方式中，第一狭缝S1T或S1L被形成有能够使第一狭缝S1T或S1L所占据的水平空间最小化的宽度。因此，在第一垂直导电图案PP1和第二垂直导电图案PP2之间敞开的第一狭缝S1T或S1L的第一宽度W1可以比在栅极组GG之间敞开的第二狭缝S2的第二宽度W2窄。在本公开的实施方式中，使第一狭缝S1T或S1L所占据的水平空间最小化，使得能够提高半导体器件的集成度。
在本公开的实施方式中，在与第一狭缝S1T或S1L邻近的第K列4和第(K+1)列5之间没有设置具有与单元插塞CP相同的结构的虚设插塞。在本公开的实施方式中，省去虚设插塞的设置，使得能够提高半导体器件的集成度。因为省略了虚设插塞，所以第K列4和第(K+1)列5能够变得彼此靠近。在这种情况下，第K列4和第(K+1)列5可以侵入第一狭缝S1T或S1L的设置区域。如果如上所述没有充分保证第K列4和第(K+1)列5之间的覆盖余量，则面对第一狭缝S1T或S1L的第K列4的一侧和第(K+1)列5的一侧不会被第一半导电图案HFa1至HFc1和第二半导电图案HFa2至HFc2覆盖。在本公开的实施方式中，第K列4的侧壁和第(K+1)列5的侧壁可以被形成在第一狭缝S1T或S1L的两个侧壁上的第一垂直导电图案PP1和第二垂直导电图案PP2覆盖。因此，在本公开的实施方式中，省略了虚设插塞，使得即使当第K列4与第(K+1)列5之间的覆盖余量不足时，也能够通过第一垂直导电图案PP1和第二垂直导电图案PP2来确保沿着第K列4和第(K+1)列5布置的选择晶体管的电特性。
图4是例示根据本公开的实施方式的半导电图案、垂直导电图案和孔的结构的立体图。图4中例示的结构可以应用于图2A和图2B中例示的第一漏极选择线和第二漏极选择线，或者应用于图3A和图3B中例示的第一源极选择线和第二源极选择线。
参照图4，第1列至第K列的孔H1至H4可以穿透从第一垂直导电图案PP1朝向第一区域A1延伸的第一半导电图案HFa1至HFc1。第(K+1)列至第2K列的孔H5至H8可以穿透从第二垂直导电图案PP2朝向第二区域A2延伸的第二半导电图案HFa2至HFc2。第1列至第2K列的孔H1至H8的布置与图2A、图2B、图3A和图3B中描述的第1列至第2K列的单元插塞的布置相同。包括在图2A、图2B、图3A和图3B中例示的第一列1至第K列4中的第一沟道柱设置在第一列至第K列的孔H1至H4中。包括在图2A、图2B、图3A和图3B中例示的第(K+1)列5至第2K列8中的第二沟道柱设置在第(K+1)列至第2K列的孔H5至H8中。
穿透第一半导电图案HFa1至HFc1的第1列至第K列的孔H1至H4当中的第K列的孔H4与第一垂直导电图案PP1邻近设置。穿透第二半导电图案HFa2至HFc2的第(K+1)列至第2K列的孔(H5至H8)当中的第(K+1)列的孔H5与第二垂直导电图案PP2邻近设置。
第1列至第2K列的孔H1至H8可以按最小的距离彼此分隔开，以实现半导体器件的高集成度。特别地，与第一垂直导电图案PP1邻近设置的第K列的孔H4可以包括与第一垂直导电图案PP1的侧壁形成公共表面的侧壁。另外，与第二垂直导电图案PP2邻近设置的第(K+1)列的孔H5可以包括与第二垂直导电图案PP2的侧壁形成公共表面的侧壁。
第1列至第(K-1)列的孔H1至H3被设置成与第一垂直导电图案PP1分隔开，并且第(K+2)至第2K列的孔H6至H8被设置成与第二垂直导电图案PP2分隔开。
第一垂直导电图案PP1可以比第一半导电图案HFa1至HFc1当中的最上面的半导电图案HFc1在第一方向I上更突出。第二垂直导电图案PP2可以比第二半导电图案HFa2至HFc2当中的最上面的半导电图案HFc2在第一方向I上更突出。虽然未在附图中例示，但是可以控制第一垂直导电图案PP1的高度和第二垂直导电图案PP2的高度，使第一垂直导电图案PP1和第二垂直导电图案PP2分别不比最上面的半导电图案HFc1和HFc2更突出。例如，可以控制第一垂直导电图案PP1的高度和第二垂直导电图案PP2的高度，使第一垂直导电图案PP1和第二垂直导电图案PP2分别与最上面的半导电图案HFc1和HFc2的上表面的高度相同。另选地，可以控制第一垂直导电图案PP1的高度和第二垂直导电图案PP2的高度，使第一垂直导电图案PP1和第二垂直导电图案PP2分别比最上面的半导电图案HFc1和HFc2的上表面的高度低。
图5A和图5B是例示根据本公开的实施方式的垂直导电图案和单元插塞的布置的放大截面图。图5A中例示的单元插塞对应于图2A、图2B、图3A和图3B中例示的第K列4和第(K+1)列5。图5B中例示的单元插塞对应于图2A、图2B、图3A和图3B中例示的第(K-1)列3和第(K+2)列6。在图5A和图5B中，为了便于描述，用CP4指定第K列的单元插塞，用CP5指定第(K+1)列的单元插塞，用CP3指定第(K-1)列的单元插塞，并且用CP6指定第(K+2)列的单元插塞。另外，在图5A和图5B中，第K列的单元插塞CP4的第一沟道柱和第(K-1)列的单元插塞CP3的第一沟道柱分别被指定为CH14和CH13，并且第(K+1)列的单元插塞CP5的第二沟道柱和第(K+2)列的单元插塞CP6的第二沟道柱被指定为CH25和CH26。
参照图5A和图5B，第一沟道柱CH14和CH13设置在穿透第一半导电图案HFa1至HFc1的孔H4和H3中，并且第二沟道柱CH25和CH26设置在穿透第二半导电图案HFa2至HFc2的孔H5和H6中。第一沟道柱CH14和CH13与第二沟道柱CH25和CH26中的每一个被如图2A、图2B、图3A和图3B中描述的包括隧穿绝缘层TI、数据存储层DL和阻挡绝缘层BI的多层存储器图案包围。
在本公开的实施方式中，单元插塞CP3、CP4、CP5和CP6可以尽可能密集地设置，以实现半导体器件的高集成度。在这种情况下，如图5A中例示的，第K列的孔H4的侧壁的与第一狭缝S1T或S1L邻近的部分可以与第一垂直导电图案PP1的侧壁形成公共表面，并且第(K+1)列的孔H5的侧壁的与第一狭缝S1T或S1L邻近的部分可以与第二垂直导电图案PP2的侧壁形成公共表面。在实施方式中，例如，如图5A中例示的，包围位于第K列的孔H4中的第一沟道柱CH14的阻挡绝缘层BI的侧壁的与第一狭缝S1T或S1L邻近的部分可以与第一垂直导电图案PP1的侧壁形成公共表面，并且包围位于第(K+1)列的孔H5中的第二沟道柱CH25的阻挡绝缘层BI的侧壁的与第一狭缝S1T或S1L邻近的部分可以与第二垂直导电图案PP2的侧壁形成公共表面。
参照图5A，形成在第一狭缝S1T或S1L的两个侧壁上的第一垂直导电图案PP1和第二垂直导电图案PP2改善了与第一狭缝S1T或S1L邻近的第K列的第一沟道柱CH14和第(K+1)列的第二沟道柱CH25所限定的选择晶体管的电特性。
与本公开的实施方式不同，能够省略第一垂直导电图案PP1和第二垂直导电图案PP2，并且第K列的孔H4和第(K+1)列的孔H5的侧壁的面对第一狭缝S1T或S1L的部分可以不与导电图案交叠。在这种情况下，在半导体器件进行操作期间，在第K列的第一沟道柱CH14和第(K+1)列的第二沟道柱CH25的面对第一狭缝S1T或S1L的部分处没有形成任何沟道，因此可能造成操作失败。
在本公开的实施方式中，能够通过利用面对第一狭缝S1T或S1L的与第K列的第一沟道柱CH14相对的第一垂直导电图案PP1确保第K列的第一沟道柱CH14所限定的选择晶体管的截止特性和导通电流来提高半导体器件的操作可靠性。另外，在本公开的实施方式中，能够通过利用面对第一狭缝S1T或S1L的与第(K+1)列的第二沟道柱CH25相对的第二垂直导电图案PP2确保第(K+1)列的第二沟道柱CH25所限定的选择晶体管的截止特性和导通电流来提高半导体器件的操作可靠性。
第K列的第一沟道柱CH14和第一垂直导电图案PP1可以按第一距离L1彼此分隔开。另外，第(K+1)列的第二沟道柱CH25和第二垂直导电图案PP2可以按第一距离L1彼此分隔开。在实施方式中，例如，由于包围第一沟道柱CH14的隧穿绝缘层TI、数据存储层DL和阻挡绝缘层BI，导致第一沟道柱CH14可以与第一垂直导电图案PP1的侧壁分隔开第一距离L1。在实施方式中，例如，由于包围第二沟道柱CH25的隧穿绝缘层TI、数据存储层DL和阻挡绝缘层BI，导致第二沟道柱CH25可以与第二垂直导电图案PP2的侧壁分隔开第一距离L1。在实施方式中，例如，第一沟道柱CH14和第一垂直导电图案PP1之间的第一距离L1可以与第二沟道柱CH25和第二垂直导电图案PP2之间的另一距离L1基本上相等。
参照图5B，除了图5A中描述的第K列的第一沟道柱CH14之外的其它第一沟道柱(例如，CH13)可以与第一垂直导电图案PP1按大于第一距离L1的第二距离(例如，L2)分隔开。除了图5A中描述的第(K+1)列的第二沟道柱CH25之外的其它第二沟道柱(例如，CH26)可以与第二垂直导电图案PP2按大于第一距离L1的第二距离(例如，L2)分隔开。
参照图5A和图5B，第一半导电图案HFa1至HFc1可以设置在不同的高度处。第二半导电图案HFa2至HFc2可以设置在不同的高度处。第一半导电图案HFa1至HFc1和第二半导电图案HFa2至HFc2未以台阶结构构图，并且接触插塞(未例示)可以分别与第一半导电图案HFa1至HFc1当中的一个层和第二半导电图案HFa2至HFc2当中的一个层接触。
根据本公开的实施方式，通过设置在第一狭缝S1T或S1L的侧壁上的第一垂直导电图案PP1将第一半导电图案HFa1至HFc1彼此连接。因此，无论第一半导电图案HFa1至HFc1的堆叠数目如何，随着电信号被施加到第一半导电图案HFa1至HFc1当中的任一个图案，电信号都能够被传输到所有的第一半导电图案HFa1至HFc1和第一垂直导电图案PP1。因此，随着电信号被施加到第二半导电图案HFa2至HFc2当中的任一个图案，电信号都能够被传输到所有的第二半导电图案HFa2至HFc2和第二垂直导电图案PP2。
图6A至图6K是例示根据本公开的实施方式的半导体器件的制造方法的截面图。图6A至图6K例示了图2A中例示的半导体器件的制造方法的示例。
参照图6A，设置了第一源极层101。虽然未在附图中例示，但是第一源极层101可以形成在上面形成有驱动电路的基板上。第一源极层101可以是包含第一导电类型杂质的掺杂硅层。第一导电类型杂质可以是n型杂质。在形成第一源极层101之前，在基板上设置包括与第一导电类型杂质不同的第二导电类型杂质的阱结构(未例示)。在这种情况下，第一源极层101设置在阱结构上。虽然未在附图中例示，但是可以在基板和阱结构之间设置构成驱动电路的晶体管、覆盖驱动电路的绝缘层以及与驱动电路连接的接触插塞和布线。以上，第二导电类型杂质可以是p型杂质。
随后，可以在第一源极层101上形成牺牲源极层105。牺牲源极层105可以由蚀刻速率与第一源极层101的蚀刻速率不同的材料层形成。例如，牺牲源极层105可以是未掺杂的硅层。在形成牺牲源极层105之前，可以首先在第一源极层101上形成保护层103。保护层103可以由蚀刻速率与第一源极层101和牺牲源极层105的蚀刻速率不同的材料层形成。例如，保护层103可以由氧化物层形成。
此后，可以在牺牲源极层107上形成源极绝缘层107。随后，可以在源极绝缘层107上形成堆叠组SG。堆叠组SG可以包括第一堆叠结构ST1和第二堆叠结构ST2。第一堆叠结构ST1被限定为用于半导电图案的堆叠结构，并且第二堆叠结构ST2被限定为用于水平导电图案的堆叠结构。
第一堆叠结构ST1可以通过交替地堆叠至少一对第一材料层115和第二材料层117来形成。第二堆叠结构ST2可以通过交替地堆叠第三材料层111和第四材料层113来形成。可以在形成第一堆叠结构ST1之前形成第二堆叠结构ST2。
第一材料层115和第三材料层111可以由相同的材料形成。第二材料层117和第四材料层113可以由相同的材料形成。第二材料层117和第四材料层113可以由与第一材料层115和第三材料层111的材料不同的材料形成。
在第一种情况下，第二材料层117和第四材料层113可以由第一绝缘材料形成，并且第一材料层115和第三材料层111可以由用于牺牲层的第二绝缘材料形成，第二绝缘材料的蚀刻速率与第二材料层117和第四材料层113的蚀刻速率不同。第一绝缘材料可以从能够用作层间绝缘层的各种材料当中选择。例如，第一绝缘材料可以包括氧化硅层。第二绝缘材料可以从各自与第二绝缘材料和第一绝缘材料之间的蚀刻速率差异大的各种材料当中选择。例如，第二绝缘材料可以包括氮化硅层。
在第二种情况下，第二材料层117和第四材料层113可以由上述的第一绝缘材料形成，并且第一材料层115和第三材料层111可以由导电材料形成。导电材料可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。为了实现低电阻布线，可以使用诸如钨这样的低电阻材料作为导电材料。
在第三种情况下，第一材料层115和第三材料层111可以由栅极导电材料形成，并且第二材料层117和第四材料层113可以由蚀刻速率与第一材料层115和第三材料层111的蚀刻速率不同的牺牲导电材料形成。栅极导电材料可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。牺牲导电材料可以从各自与牺牲导电材料和栅极导电材料之间的蚀刻速率有差异的各种材料当中选择。例如，栅极导电材料可以由掺杂硅层形成，并且牺牲导电材料可以由未掺杂硅层形成。
随后，可以在堆叠组SG上依次堆叠掩模层121和蚀刻停止层123。掩模层121可以包括氮化物层。蚀刻停止层123可以包括硅层。
参照图6B，通过使用光刻处理来在蚀刻停止层123上形成光刻胶图案127。此后，通过使用光刻胶图案127作为蚀刻屏障的蚀刻处理来对蚀刻停止层123、掩模层121和第一堆叠结构ST1进行蚀刻。因此，形成第一初步狭缝129A。第一初步狭缝129A可以沿着图2A、图2B、图3A和图3B中例示的第三方向III形成为波形状或直线形状。
第一初步狭缝129A被形成为设置为第一堆叠结构ST1的最下层的第一材料层115的上表面通过第一初步狭缝129A而暴露的深度，并且可以不完全穿透第一堆叠结构ST1。也就是说，一层第一材料层115可以保留在第二堆叠结构ST2和第一初步狭缝129A之间。
参照图6C，在形成第一初步狭缝129A之后，可以通过去除光刻胶图案来暴露蚀刻停止层123。随后，在由剩余的第一堆叠结构ST1、掩模层121和蚀刻停止层123限定的第一初步狭缝129A的表面上形成第五材料层131。第五材料层131被形成为具有第一初步狭缝129A的中间区域未被其填充的厚度，并且可以在蚀刻停止层123的上表面上延伸。
在图6A中描述的第一种情况下，第五材料层131可以由蚀刻速率与第二材料层117和第四材料层113的蚀刻速率不同的牺牲材料形成。牺牲材料可以被形成为图6A中描述的第二绝缘材料。另选地，在图6A中描述的第一种情况下，第五材料层131可以由蚀刻速率与第二材料层117和第四材料层113的蚀刻速率不同的第一导电材料形成。在图6A中描述的第二种情况和第三种情况下，第五材料层131也可以由第一导电材料形成。第一导电材料可以从诸如掺杂硅层、金属层和金属硅化物层这样的各种导电材料当中选择。
如果第五材料层131由第一导电材料形成，则还可以在形成第一导电材料之前形成阻挡层(未例示)。在这种情况下，第五材料层113可以形成在阻挡层上。阻挡层防止形成在第二材料层117所处的层中的第一导电材料和第一绝缘材料之间直接接触。阻挡层可以包括氮化钛层、氮化钨层、氮化钽层等。
参照图6D，通过使用回蚀处理来对第五材料层进行蚀刻。因此，第五材料层保留在第一初步狭缝129A的两个侧壁上作为垂直图案131P，并且蚀刻停止层123的上表面被暴露。垂直图案131P可以保持有低于第一初步狭缝129A的高度的高度。
可以控制回蚀处理，使得可以通过对被设置为第一堆叠结构ST1的最下层的第一材料层115进行蚀刻来限定从第一初步狭缝129A延伸的狭缝延伸部129B。另选地，可以通过利用区别于回蚀处理的单独的蚀刻处理来对被设置为第一堆叠结构ST1的最下层的第一材料层115进行蚀刻来形成从第一初步狭缝129A延伸的狭缝延伸部128B。狭缝延伸部129B可以使得被形成为第二堆叠结构ST2的最上层的第四材料层113的上表面能够通过其暴露。
包括第一初步狭缝129A和狭缝延伸部129B的第一狭缝129可以使得垂直图案131P能够彼此隔离。另外，第一狭缝129可以将第一堆叠结构ST1隔离成第一子堆叠结构SUB1和第二子堆叠结构SUB2。垂直图案131P分别设置在第一子堆叠结构SUB1和第二子堆叠结构SUB2的侧壁上。
参照图6E，形成填充在第一狭缝129中的狭缝绝缘层141。狭缝绝缘层141可以由氧化物层形成。可以通过在蚀刻停止层123被暴露时停止的平整处理对狭缝绝缘层141进行平整。可以使用化学机械抛光(CMP)处理作为平整处理。
狭缝绝缘层141在垂直图案131P之间隔离。狭缝绝缘层141在第一子堆叠结构SUB1和第二子堆叠结构SUB2之间隔离。
参照图6F，可以在包括第一堆叠结构ST1和第二堆叠结构ST2的堆叠组SG中限定沿着第二方向II交替设置的第一区域A1和第二区域A2。狭缝绝缘层141设置在第一子堆叠结构SUB1和第二子堆叠结构SUB2之间的第一区域A1和第二区域A2之间的边界处。第一子堆叠结构SUB1和第二子堆叠结构SUB2中的每一个可以包括一个第一区域A1和一个第二区域A2。
在形成狭缝绝缘层141之后，可以通过使用光刻处理来在蚀刻停止层123上形成限定第1列至第2K列的孔H1至H8的布局的光刻胶图案(未例示)。此后，通过使用光刻胶图案作为蚀刻屏障的蚀刻处理对第一子堆叠结构SUB1、第二子堆叠结构SUB2和第二堆叠结构ST2进行蚀刻，来形成第1列至第2K列的孔H1至H8。在形成第1列至第2K列的孔H1至H8之后，可以去除光刻胶图案。
第1列至第2K列的孔H1至H8可以穿透蚀刻停止层123和掩模层121。第1列至第2K列的孔H1至H8可以按照穿透源极绝缘层107、牺牲源极层105和保护层103的方式延伸到第一源极层101的内部。
如图4中描述的，第1列至第2K列的孔H1至H8可以按Z字形布置。第1列至第K列的孔H1至H4设置在第一区域A1中的每一个中，并且第(K+1)列至第2K列的孔H5至H8设置在第二区域A2中的每一个中。图6F例示了与打孔线对应的第1列的孔H1、第K列的孔H4、第(K+1)列的孔H5和第2K列的孔H8。
第1列至第2K列的孔H1至H8可以按最小的距离彼此分隔开，以实现半导体器件的高集成度。在这种情况下，没有设置用于确保保证与狭缝绝缘层141邻近的第K列的孔H4和第(K+1)列的孔H5之间有覆盖余量的空间的任何虚设孔。如果没有设置虚设孔，则第K列的孔H4和第(K+1)列的孔H5能够被尽可能靠近地设置，由此高效地利用水平空间。
当第K列的孔H4和第(K+1)列的孔H5被设置成彼此靠近时，不能确保覆盖余量。因此，第K列的孔H4和第(K+1)列的孔H5的面对狭缝绝缘层141的侧壁不能被第一子堆叠结构SUB1和第二子堆叠结构SUB2覆盖，并且可以与狭缝绝缘层141的两个侧壁和垂直图案131P的侧壁形成公共表面。
参照图6G，第1列至第2K列的单元插塞CP1至CP8形成在图6F中例示的第1列至第2K列的孔H1至H8中。第1列至第2K列的单元插塞CP1至CP8的布置与图6F中描述的第1列至第2K列的孔H1至H8的布置相同。
第1列至第2K列的单元插塞CP1至CP8中的每一个可以包括多层存储器层161、沟道柱163、芯绝缘层165和盖导电图案167。如图2A、图2B、图3A和图3B以及图5A和图5B中描述的，多层存储器层161可以包括阻挡绝缘层、数据存储层和隧穿绝缘层。
多层存储器层161可以被形成为包围沟道柱163的外壁。芯绝缘层165和盖导电图案167可以设置在沟道柱163所限定的中心区域中。盖导电图案167可以设置在芯绝缘层165上。
形成单元插塞CP1至CP8的步骤可以包括以下步骤：沿着图6F中例示的孔H1至H8的表面和蚀刻停止层123的表面依次堆叠阻挡绝缘层、数据存储层、隧穿绝缘层和沟道层。沟道层可以由半导体层形成。例如，沟道层可以包含硅层。形成单元插塞CP1至CP8的步骤可以包括以下步骤：将芯绝缘层165填充在通过沟道层敞开的孔H1至H8的中心区域中。芯绝缘层165可以被凹进成使得其高度低于孔H1至H8的高度。形成单元插塞CP1至CP8的步骤可以包括以下步骤：形成盖层的步骤，盖层填充在由沟道层和芯绝缘层165所限定的孔H1至H8的上端中心区域中。盖层可以由掺杂有第一导电类型杂质的半导体层形成。例如，盖层可以是掺杂有n型杂质的掺杂硅层。形成单元插塞CP1至CP8的步骤可以包括以下步骤：执行诸如CMP处理这样的平整处理，直到掩模层121被暴露为止。通过平整处理，盖层只保留在孔H1至H8中作为盖导电图案167，沟道层只保留在孔H1至H8中作为沟道柱163，并且阻挡绝缘层、数据存储层和隧穿绝缘层只保留在孔H1至H8中作为多层存储器层161。可以通过平整处理来去除蚀刻停止层123，并且可以使掩模层121暴露。
沟道柱163可以通过从第一子堆叠结构SUB1和第二子堆叠结构SUB2穿透包括第三材料层111和第四材料层113的第二堆叠结构ST2来向下延伸到第一源极层101的内部。面对狭缝绝缘层141的第K列的单元插塞CP4和第(K+1)列的单元插塞CP5中的每一个的沟道柱163的侧壁没有被第一子堆叠结构SUB1和第二子堆叠结构SUB2覆盖，可以被垂直图案131P覆盖。
参照图6H，可以在第一子堆叠结构SUB1和第二子堆叠结构SUB2上形成图6中例示的掩模层121以及覆盖单元插塞CP1至CP8和狭缝绝缘层141的上绝缘层171。虽然未在附图中例示，但是可以通过在上绝缘层171之前对第一子堆叠结构SUB1、第二子堆叠结构SUB2和第二堆叠结构ST2进行构图来形成台阶结构，该台阶结构限定其中接触插塞将与第二堆叠结构ST2的至少一部分接触的区域。上绝缘层171可以被形成为覆盖台阶结构，并且上绝缘层171的表面可以被平整。
参照图6I，在彼此邻近的第1列的单元插塞CP1和第K列的单元插塞CP8之间形成第二狭缝175。一个第二狭缝175可以按照穿透图6H中例示的第一子堆叠结构SUB1和第二堆叠结构ST2的方式使穿过其中的牺牲源极层105暴露。另一个第二狭缝175可以按照穿透图6H中例示的第二子堆叠结构SUB2和第二堆叠结构ST2的方式使穿过其中的牺牲源极层105暴露。
可以不同地执行后续处理。图6I和图6J例示了当如同图6A中描述的第一种情况一样第二材料层117和第四材料层113由第一绝缘材料形成、如同图6A中描述的第一种情况一样第一材料层(图6A的115)和第三材料层(图6A的111)由用于牺牲层的第二绝缘材料形成并且垂直图案(图6H的131P)由用于牺牲层的第二绝缘材料形成时的后续处理的示例。
参照图6I，通过穿过第二缝隙175选择性地去除第一材料层、第三材料层和垂直图案来限定第一水平开口OP_H1和第二水平开口OP_H2以及垂直开口OP_P。第一水平开口OP_H1被限定在去除了第一材料层的区域中。第二水平开口OP_H2被限定在去除了第三材料层的区域中。垂直开口OP_P被限定去除了垂直图案的区域中。面对狭缝绝缘层141的第K列的单元插塞CP4和第(K+1)列的单元插塞CP5的侧壁可以被垂直开口OP_P暴露。第一水平开口OP_H1可以被限定在其中它们彼此对称的结构中，狭缝绝缘层141插入在它们之间。第二水平开口OP_H2按照在狭缝绝缘层141下方与狭缝绝缘层141交叠的方式延伸。
参照图6J，图6I中例示的第一水平开口OP_H1和第二水平开口OP_H2以及垂直开口OP_P可以不被第二导电材料177填充。第二导电材料177可以包括掺杂硅层、金属硅化物层和金属层中的至少一种。为了实现低电阻布线，可以使用诸如钨这样的低电阻材料作为第二导电材料177。在形成第二导电材料177之前，还可以形成阻挡层(未例示)。阻挡层防止第一多层存储器图案ML1和第二导电材料177之间直接接触。阻挡层可以包括氮化钛层、氮化钨层、氮化钽层等。
设置在第一水平开口OP_H1中的每一个中的第二导电材料177被限定为半导电图案177HF。设置在第二水平开口OP_H2中的每一个中的第二导电材料177被限定为水平导电图案177HR。设置在垂直开口OP_P中的每一个中的第二导电材料177被限定为垂直导电图案177P。
在图6I和图6J中描述的示例中，通过第二狭缝175用第二导电材料177替换第一材料层、第三材料层和垂直图案，使得能形成图2A中例示的栅极组GG。
作为另一个示例，第二材料层和第四材料层可以由第一绝缘材料形成，第一材料层和第三材料层可以由导电材料形成，并且垂直图案可以由第一导电材料形成。在这种情况下，虽然省略了用第二导电材料替换第一材料层、第三材料和垂直图案的处理，但是第一材料层和第三材料层可以通过第二狭缝被隔离成图2A中例示的栅极组GG，并且垂直图案可以用作连接半导电图案的垂直导电图案。
作为另一个示例，第一材料层和第三材料层可以由栅极导电材料形成，第二材料层和第四材料层可以由牺牲导电材料形成，并且垂直图案可以由第一导电材料形成。在这种情况下，虽然省略了用第二导电材料替换第一材料层、第三材料和垂直图案的处理，但是第一材料层和第三材料层可以通过第二狭缝被隔离成图2A中例示的栅极组GG，并且垂直图案可以用作连接半导电图案的垂直导电图案。另外，可以通过第二狭缝用第一绝缘材料替换构成第二材料层和第四材料层的牺牲导电材料。
在如上所述按各种方式形成栅极组之后，如图6J中例示，可以通过第二狭缝175去除源极牺牲层和保护层。因此，在源极绝缘层107和第一源极层101之间暴露水平空间181。随后，随着通过水平空间181暴露的单元插塞CP1至CP8中的每一个的多层存储器层被蚀刻，多层存储器层被隔离成第一多层存储器图案ML1和第二多层存储器图案ML2，并且沟道柱163的侧壁被暴露。
参照图6K，图6J中例示的水平空间181被填充有第二源极层185。第二源极层185可以与第一源极层101和沟道柱163直接接触。第二源极层185可以由半导体层形成。例如，第二源极层185可以由硅层形成。第二源极层185可以包括从第一源极层101扩散的第一导电类型掺杂物。第一源极层101和第二源极层185可以限定图2A中例示的源极区SA。
图7A至图7C是例示根据本公开的实施方式的半导体器件的制造方法的截面图。图7A至图7C例示了图3B中例示的半导体器件的制造方法的示例。
参照图7A，设置源极层201。虽然未在附图中例示，但是源极层201可以形成在上面形成有驱动电路的基板上。源极层201可以是包含第一导电类型杂质的掺杂硅层。第一导电类型杂质可以是n型杂质。源极层201可以形成图3B中例示的源极区SA。
随后，可以在源极层201上形成源极绝缘层207。在形成源极绝缘层207之后，可以形成第一堆叠结构ST1。第一堆叠结构ST1被限定为用于半导电图案的堆叠结构。如图6A中描述的，第一堆叠结构ST1可以通过交替地堆叠至少一对第一材料层211和第二材料层213来形成。
此后，通过使用图6B和图6E中描述的处理来形成第一狭缝229、垂直图案221P和狭缝绝缘层231。第一狭缝229按照穿透第一堆叠结构ST1的方式将第一堆叠结构ST1隔离成第一子堆叠结构SUB1和第二子堆叠结构SUB2。垂直图案221P分别设置在第一子堆叠结构SUB1和第二子堆叠结构SUB2的侧壁上。狭缝绝缘层231填充在第一狭缝229中，并且设置在垂直图案221P之间。
参照图7B，在形成第一狭缝229和狭缝绝缘层231之后，通过交替地堆叠第三材料层241和第四材料层243来形成第二堆叠结构ST2。第二堆叠结构ST2按照与狭缝绝缘层231、第一子堆叠结构SUB1和第二子堆叠结构SUB2交叠的方式在第一子堆叠结构SUB1和第二子堆叠结构SUB2上延伸。第三材料层241和第四材料层243的性质与图6A中描述的相同。
此后，在第二堆叠结构ST2上形成掩模层251，并且通过使用光刻处理对掩模层251进行构图来限定其中要布置第1列至第2K列的孔H1至H8的区域。
随后，通过使用图6F中描述的处理来形成第1列至第2K列的孔H1至H8。第1列至第2K列的孔H1至H8的布置与图6F中描述的相同。
此后，第1列至第2K列的单元插塞CP1至CP8形成在第1列至第2K列的孔H1至H8中。第1列至第2K列的单元插塞CP1至CP8的布置与图6G中描述的相同。
第1列至第2K列的单元插塞CP1至CP8中的每一个可以包括多层存储器图案261、沟道柱263、芯绝缘层265和盖导电图案267。如图2A、图2B、图3A和图3B以及图5A和图5B中描述的，多层存储器图案261可以包括阻挡绝缘层、数据存储层和隧穿绝缘层。
多层存储器图案261形成在第1列至第2K列的孔H1至H8中的每一个的侧壁上。源极层201通过多层存储器图案261所限定的第1列至第2K列的孔H1至H8中的每一个的中心区域暴露。沟道柱263按照与源极层201接触的方式形成在多层存储器图案261上。沟道柱263具有由多层存储器图案261包围的侧壁。芯绝缘层265和盖导电图案267被形成为与图6G中所述相同的结构。多层存储器图案261、沟道柱263、芯绝缘层265和盖导电图案267的性质与图6G中描述的相同。
参照图7C，在去除了图7B中描述的掩模层251之后，形成覆盖单元插塞CP1至CP8的上绝缘层271。此后，在彼此邻近的第1列的单元插塞CP1和第K列的单元插塞CP8之间形成第二狭缝275。第二狭缝275按照使源极层201通过其暴露的方式延伸。
可以如图6I和6J中所描述的那样不同地执行后续处理。通过使用图6I和图6J中描述的各种处理来形成包括半导电图案HF、水平导电图案HR和垂直导电图案PP的栅极组GG。栅极组GG通过第二狭缝275彼此隔离。
可以通过修改图6A至图6K和图7A至图7C中描述的处理来形成图2B和图3A中例示的半导体器件。
示意性地，制造图2B中例示的半导体器件的方法可以包括以下步骤：在图7A中例示的源极层201和源极绝缘层207上形成图6A中例示的第二堆叠结构ST2之后，形成图6A中例示的第一堆叠结构ST1。为了制造图2B中例示的半导体器件，可以使用图6A至图6E中描述的处理通过第一狭缝将第一堆叠结构ST1隔离成第一子堆叠结构SUB1和第二子堆叠结构SUB2。第一狭缝可以具有由垂直图案覆盖的两个侧壁，并且被填充有狭缝绝缘层。随后，为了制造图2B中例示的半导体器件，可以形成具有图7B中描述的结构的单元插塞。此后，可以通过使用图6H至图6J中描述的处理来形成水平导电图案、半导电图案和垂直导电图案。
制造图3A中例示的半导体器件的方法可以包括以下步骤：在图6A中例示的第一源极层101、保护层103、牺牲源极层105和源极绝缘层107上形成图7A中例示的第一子堆叠结构SUB1和第二子堆叠结构SUB2。第一子堆叠结构SUB1和第二子堆叠结构SUB2可以通过第一狭缝隔离。第一狭缝可以具有被垂直图案覆盖的两个侧壁，并且被填充有狭缝绝缘层。随后，在第一子堆叠结构SUB1和第二子堆叠结构SUB2上设置图7B中例示的第二堆叠结构ST2。此后，为了制造图3A中例示的半导体器件，可以执行图6F至图6K中描述的处理。
图8A至图8C是例示根据本公开的实施方式的半导体器件的制造方法的截面图。图8A至图8C例示了形成半导电图案和垂直导电图案的处理的示例，该处理可以用于形成图2A、图2B、图3A和图3B中例示的结构。
参照图8A，在下层300上形成第一堆叠结构ST1。下层300可以包括设置在图6A中描述的第一堆叠结构ST1下方的层，或者包括设置在图7A中描述的第一堆叠结构ST1下方的层。
第一堆叠结构ST1可以通过交替地堆叠第一材料层311和第二材料层313来形成。在第一种情况下，第二材料层313可以由第一绝缘材料形成，并且第一材料层311可以由用于牺牲层的第二绝缘材料形成，第二绝缘材料的蚀刻速率与第二材料层313的蚀刻速率不同。第一绝缘材料和第二绝缘材料的性质与图6A中描述的相同。
随后，可以通过使用图6B至图6E中描述的处理将第一堆叠结构ST1隔离成第一子堆叠结构SUB1和第二子堆叠结构SUB2。第一子堆叠结构SUB1和第二子堆叠结构SUB2可以通过穿透第一堆叠结构ST1的狭缝绝缘层323彼此隔离。在狭缝绝缘层323的面对第一子堆叠结构SUB1和第二子堆叠结构SUB2的两个侧壁上设置垂直导电图案PP。
垂直导电图案PP可以由第一导电材料形成。第二材料层313可以由蚀刻速率与第一导电材料的蚀刻速率不同的材料形成。垂直导电图案PP可以与被设置为第一子堆叠结构SUB1和第二子堆叠结构SUB2的最下层的第一材料层111的上表面接触。垂直导电图案PP可以被狭缝绝缘层323覆盖。
参照图8B，形成第1列至第2K列的单元插塞CP1至CP8。第1列至第2K列的单元插塞CP1至CP8的布置与图6G中描述的相同。
随后，在彼此邻近设置的第1列的单元插塞CP1和第K列的单元插塞CP8之间形成第二狭缝375。此后，通过去除通过第二狭缝375暴露的第二材料层来限定第一开口OP1和第二开口OP2。第一开口OP1按照朝向垂直图案PP的侧壁延伸的方式连接至第二狭缝375。第二开口OP2按照朝向垂直图案PP的底表面延伸的方式连接至第二狭缝375。
参照图8C，图8B中例示的第一开口OP1和第二开口OP2中的每一个可以被第二导电材料377填充。通过与形成构成垂直导电图案PP的第一导电材料的处理不同的处理来形成第二导电材料377。因此，第二导电材料377可以由与第一导电材料不同的导电材料形成。
设置在第一开口OP1中的每一个中的第二材料377被限定为上半导电图案HF_U，并且设置在第二开口OP2中的每一个中的第二导电材料377被限定为下半导电图案HF_L。上半导电图案HF_U朝向垂直导电图案PP的侧壁延伸。下半导电图案HF_L连接至垂直导电图案PP的底表面。下半导电图案HF_L比上半导电图案HF_U朝向第二方向II延伸得更长。
如上所述，除了第二材料层和垂直导电图案PP之外，可以通过第二狭缝375用第二导电材料替换第一材料层。
图9是例示根据本公开的实施方式的存储系统的配置的框图。
参照图9，根据本公开的实施方式的存储系统1100包括存储装置1120和存储控制器1110。
存储装置1120可以包括图2A、图2B、图3A和图3B中描述的并且构成图1A和图1B中描述的电路中的至少一个电路的结构中的至少一个结构。例如，存储装置1120可以包括从垂直导电图案延伸的至少一个半导电图案。存储装置1120可以是由多个闪存存储芯片构成的多芯片封装。
存储控制器1110被配置为控制存储装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112对存储控制器1110的数据交换执行整体控制操作，并且主机接口1113包括用于与存储系统1100连接的主机的数据交换协议。ECC 1114检测并纠正从存储装置1120读取的数据中包括的错误，并且存储接口1115与存储装置1120通过接口连接。另外，存储控制器1110还可以包括用于存储与主机通过接口连接的代码数据的ROM等。
如上所述配置的存储系统1100可以是其中存储装置1120与存储控制器1110组合的存储卡或固态盘(SSD)。例如，当存储系统1100是SSD时，存储控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子(IDE)协议等这样的各种接口协议当中的一种来与外部(例如，主机)通信。
图10是例示根据本公开的实施方式的计算系统的配置的框图。
参照图10，根据本公开的实施方式的计算系统1200可以包括与系统总线1260电连接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200供应操作电压的电池，并且还可以包括应用芯片集、相机图像处理器(CIS)、移动D-RAM等。
如参照图9描述的存储系统1210可以被配置有存储装置1212和存储控制器1211。
根据本公开，可以通过在第一狭缝的侧壁上形成的垂直导电图案来改进与第一狭缝邻近设置的选择晶体管的电特性，使得能够提高半导体器件的操作可靠性。
本文中已经公开了实施方式的示例，并且虽然采用了具体术语，但是使用这些术语并且将只用一般描述性含义进行解释，而非出于限制目的。在一些情形下，如本领域普通技术人员将清楚的，自提交本申请起，结合特定实施方式描述的特征、特性和/或元件可单独地或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外具体指明。因此，本领域的技术人员应该理解，可在不脱离所附的权利要求所阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年7月31日在韩国知识产权局提交的韩国专利申请号10-2017-0096929的优先权，该韩国专利申请的全部公开以引用方式并入到本文中。

Claims (27)

1.一种半导体器件，该半导体器件包括：
第一垂直导电图案和第二垂直导电图案，所述第一垂直导电图案和所述第二垂直导电图案通过第一狭缝彼此隔离；
至少一个第一半导电图案，所述至少一个第一半导电图案从所述第一垂直导电图案朝向设置在所述第一狭缝的一侧的第一区域延伸；以及
至少一个第二半导电图案，所述至少一个第二半导电图案从所述第二垂直导电图案朝向设置在所述第一狭缝的另一侧的第二区域延伸。
2.根据权利要求1所述的半导体器件，该半导体器件还包括：
第一沟道柱，所述第一沟道柱按照穿透所述第一半导电图案的方式设置在所述第一区域中；以及
第二沟道柱，所述第二沟道柱按照穿透所述第二半导电图案的方式设置在所述第二区域中。
3.根据权利要求2所述的半导体器件，其中，所述第一沟道柱和所述第二沟道柱分别被隧穿绝缘层、数据存储层和阻挡绝缘层包围。
4.根据权利要求2所述的半导体器件，其中，所述第一沟道柱设置在穿透所述第一半导电图案的第1列至第K列的孔中，并且
所述第二沟道柱设置在穿透所述第二半导电图案的第(K+1)列至第2K列的孔中。
5.根据权利要求4所述的半导体器件，其中，与所述第一狭缝邻近的所述第K列的孔包括与所述第一垂直导电图案的侧壁形成公共表面的侧壁，并且
与所述第一狭缝邻近的所述第(K+1)列的孔包括与所述第二垂直导电图案的侧壁形成公共表面的侧壁。
6.根据权利要求4所述的半导体器件，其中，所述第1列至第(K-1)列的孔中的每一个被设置成与所述第一垂直导电图案分隔开，并且
第(K+2)列至第2K列的孔中的每一个被设置成与所述第二垂直导电图案分隔开。
7.根据权利要求1所述的半导体器件，该半导体器件还包括：
第一沟道柱，所述第一沟道柱与所述第一狭缝邻近并且穿透所述第一半导电图案；
第一阻挡绝缘层，该第一阻挡绝缘层包围所述第一沟道柱，其中，所述第一阻挡绝缘层与所述第一垂直导电图案的侧壁形成公共表面；
第二沟道柱，所述第二沟道柱与所述第一狭缝邻近并且穿透所述第二半导电图案；
第二阻挡绝缘层，该第二阻挡绝缘层包围所述第二沟道柱，其中，所述第二阻挡绝缘层与所述第二垂直导电图案的侧壁形成公共表面。
8.根据权利要求1所述的半导体器件，该半导体器件还包括：
第一沟道柱，所述第一沟道柱穿透所述第一半导电图案并且被第一隧穿绝缘层、第一数据存储层和第一阻挡绝缘层包围，其中，所述第一沟道柱与所述第一垂直导电图案的侧壁通过所述第一隧穿绝缘层、所述第一数据存储层和所述第一阻挡绝缘层分隔开；以及
第二沟道柱，所述第二沟道柱穿透所述第二半导电图案并且被第二隧穿绝缘层、第二数据存储层和第二阻挡绝缘层包围，其中，所述第二沟道柱与所述第二垂直导电图案的侧壁通过所述第二隧穿绝缘层、所述第二数据存储层和所述第二阻挡绝缘层分隔开。
9.根据权利要求8所述的半导体器件，其中，所述第一沟道柱与所述第一垂直导电图案的侧壁之间的距离和所述第二沟道柱与所述第二垂直导电图案的侧壁之间的距离彼此相等。
10.根据权利要求8所述的半导体器件，该半导体器件还包括：
第1列至第(K-1)列的沟道柱，所述第1列至第(K-1)列的沟道柱穿透所述第一半导电图案并且与所述第一垂直导电图案的侧壁分隔开比所述第一沟道柱与所述第一垂直导电图案的侧壁之间的距离大的距离；以及
第(K+2)列至第2K列的沟道柱，所述第(K+2)列至第2K列的沟道柱穿透所述第二半导电图案并且与所述第二垂直导电图案的侧壁分隔开比所述第二沟道柱与所述第二垂直导电图案的侧壁之间的距离大的距离。
11.根据权利要求1所述的半导体器件，该半导体器件还包括水平导电图案，所述水平导电图案按照与所述第一半导电图案和所述第二半导电图案交叠的方式从所述第一区域朝向所述第二区域延伸，所述水平导电图案按照彼此分隔开的方式堆叠。
12.根据权利要求11所述的半导体器件，该半导体器件还包括：
位线，所述位线设置在所述第一半导电图案、所述第二半导电图案和所述水平导电图案的上方；以及
源极区，该源极区设置在所述第一半导电图案、所述第二半导电图案和所述水平导电图案的下方，
其中，所述位线共同连接至单元插塞，并且
其中，所述单元插塞连接至所述源极区。
13.根据权利要求12所述的半导体器件，其中，所述第一半导电图案和所述第一垂直导电图案形成与所述位线邻近的第一漏极选择线，
所述第二半导电图案和所述第二垂直导电图案形成与所述位线邻近的第二漏极选择线，并且
所述水平导电图案包括：
字线，所述字线堆叠在所述第一半导电图案与所述源极区以及所述第二半导电图案与所述源极区之间；以及
至少一层源极选择线，所述至少一层源极选择线设置在所述字线与所述源极区之间。
14.根据权利要求12所述的半导体器件，其中，所述第一半导电图案和所述第一垂直导电图案形成与所述源极区邻近的第一源极选择线，
所述第二半导电图案和所述第二垂直导电图案形成与所述源极区邻近的第二源极选择线，并且
所述水平导电图案包括：
字线，所述字线堆叠在所述第一半导电图案与所述位线以及所述第二半导电图案与所述位线之间；以及
至少一层漏极选择线，所述至少一层漏极选择线设置在所述字线与所述位线之间。
15.根据权利要求1所述的半导体器件，其中，所述第一半导电图案或所述第二半导电图案按照彼此分隔开的方式彼此堆叠。
16.根据权利要求15所述的半导体器件，
其中，所述第一半导电图案全部通过所述第一垂直导电图案彼此连接，并且
其中，所述第二半导电图案全部通过所述第二垂直导电图案彼此连接。
17.一种制造半导体器件的方法，该方法包括以下步骤：
通过交替地堆叠至少一对第一材料层和第二材料层来形成第一堆叠结构；以及
形成第一狭缝，所述第一狭缝按照穿透所述第一材料层和所述第二材料层的方式将所述第一堆叠结构隔离成第一子堆叠结构和第二子堆叠结构，并且具有被垂直图案覆盖的两个侧壁。
18.根据权利要求17所述的方法，其中，形成具有被所述垂直图案覆盖的两个侧壁的所述第一狭缝的步骤包括以下步骤：
形成第一初步狭缝，所述第一初步狭缝穿透所述第一堆叠结构达被设置为所述第一堆叠结构的最下层的所述第一材料层的上表面通过所述第一初步狭缝而暴露的深度；
在所述第一堆叠结构的由所述第一初步狭缝限定的侧壁上形成所述垂直图案；以及
通过对所述第一堆叠结构的通过所述垂直图案之间的所述第一初步狭缝而暴露的所述最下层进行蚀刻来形成狭缝延伸部。
19.根据权利要求17所述的方法，该方法还包括以下步骤：形成穿透所述第一子堆叠结构的第一沟道柱和穿透所述第二子堆叠结构的第二沟道柱。
20.根据权利要求17所述的方法，其中，所述第一材料层和所述垂直图案由蚀刻速率与构成所述第二材料层的绝缘材料的蚀刻速率不同的牺牲材料形成，并且
其中，所述方法还包括以下步骤：用导电材料替换所述第一材料层和所述垂直图案中的每一个。
21.根据权利要求17所述的方法，其中，所述第一材料层由蚀刻速率与构成所述第二材料层的绝缘材料的蚀刻速率和构成所述垂直图案中的每一个垂直图案的第一导电材料的蚀刻速率不同的牺牲材料形成，并且
其中，所述方法还包括以下步骤：用第二导电材料替换所述第一材料层。
22.根据权利要求17所述的方法，该方法还包括以下步骤：在形成所述第一堆叠结构之前或者在形成所述第一狭缝之后，通过交替地堆叠第三材料层和第四材料层来形成第二堆叠结构。
23.根据权利要求22所述的方法，该方法还包括以下步骤：形成穿透所述第一子堆叠结构和所述第二子堆叠结构的第二狭缝，
其中，所述第二狭缝按照穿透所述第二堆叠结构的方式延伸。
24.根据权利要求23所述的方法，其中，所述第一材料层、所述第三材料层和所述垂直图案由蚀刻速率与构成所述第二材料层和所述第四材料层中的每一个材料层的绝缘材料的蚀刻速率不同的牺牲材料形成，并且
其中，所述方法还包括以下步骤：通过所述第二狭缝用导电材料替换所述第一材料层、所述第三材料层和所述垂直图案中的每一个。
25.根据权利要求23所述的方法，该方法还包括以下步骤：
形成穿透所述第一子堆叠结构和第二子堆叠结构的孔；以及
在所述孔中形成沟道柱，
其中，所述孔和所述沟道柱按照穿透所述第二堆叠结构的方式延伸。
26.根据权利要求25所述的方法，其中，所述孔当中的与所述第一狭缝邻近的至少一个孔具有与所述垂直图案中的任一个形成公共表面的侧壁。
27.根据权利要求23所述的方法，其中，所述第一材料层、所述第三材料层和所述垂直图案中的每一个由导电材料形成，并且
所述第二材料层和所述第四材料层中的每一个由绝缘材料形成。
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