CN117440687A - 半导体存储器装置和半导体存储器装置的制造方法 - Google Patents

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Abstract

本申请涉及半导体存储器装置和半导体存储器装置的制造方法。一种半导体存储器装置包括：基板；源极层叠结构和源极绝缘层，其设置在基板上方以彼此间隔开；隔离绝缘层，其设置在源极层叠结构和源极绝缘层之间；第一层叠结构，其设置在源极层叠结构上方；第二层叠结构，其设置在源极绝缘层上方；垂直结构，其穿透源极层叠结构的一部分和第一层叠结构；以及下触点，其穿透源极绝缘层。

Description

半导体存储器装置和半导体存储器装置的制造方法
技术领域
本公开总体上涉及半导体存储器装置和半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和三维半导体存储器装置的制造方法。
背景技术
非易失性存储器装置可对数据进行电擦除和编程，并且即使在供电中断时也可保留所存储的数据。因此，非易失性存储器装置最近已广泛用在各种领域。
非易失性存储器装置通常可分类为NAND型非易失性存储器装置和NOR型非易失性存储器装置。NAND型非易失性存储器装置具有高集成度的优点，NOR型非易失性存储器装置具有高速的优点。
由于NAND型非易失性存储器装置具有包括串联连接的多个存储器单元的单元串结构，所以NAND型非易失性存储器装置提供高集成度的优点。另外，由于NAND型非易失性存储器装置采用同时改变存储在多个存储器单元中的数据的操作方法，所以与NOR型非易失性存储器装置相比，数据更新速度非常高。由于高集成度和高数据更新速度，NAND型非易失性存储器装置主要用在诸如数字相机或MP3播放器的需要大容量存储装置的便携式电子装置中。
已对促进和改进上述NAND型非易失性存储器装置的优点进行了研究。作为这些研究的一部分，已提出了具有三维结构的NAND型非易失性存储器装置。
发明内容
根据本公开的实施方式，可提供一种半导体存储器装置，该半导体存储器装置包括：基板；源极层叠结构和源极绝缘层，其设置在基板上方以彼此间隔开；隔离绝缘层，其设置在源极层叠结构和源极绝缘层之间；第一层叠结构，其设置在源极层叠结构上方；第二层叠结构，其设置在源极绝缘层上方；垂直结构，其穿透第一层叠结构和源极层叠结构的一部分；以及下触点，其穿透源极绝缘层。
根据本公开的实施方式，可提供一种半导体存储器装置，该半导体存储器装置包括：源极层叠结构和源极绝缘层，其设置在外围电路上方以彼此间隔开；隔离绝缘层，其设置在源极绝缘层和源极层叠结构之间；第一层叠结构，其包括位于源极层叠结构上方的多个层间绝缘层和多个导电层；狭缝，其分割第一层叠结构，该狭缝延伸到源极层叠结构中；以及下触点，其穿透源极绝缘层。
根据本公开的实施方式，可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：在包括第一区域和第二区域的基板上形成外围电路结构；在外围电路结构上方形成初步源极层叠结构；形成穿透初步源极层叠结构的开口，该开口与基板的第二区域交叠；沿着开口的侧壁形成第一绝缘层；在开口内形成第二绝缘层；形成穿透第二绝缘层的下触点；在初步源极层叠结构上方形成第一材料层和第二材料层交替地层叠的初步层叠结构；形成穿透初步层叠结构和初步源极层叠结构的一部分的垂直结构，该垂直结构与基板的第一区域交叠；以及形成穿透初步层叠结构并且连接到下触点的上触点，该上触点与基板的第二区域交叠。
根据本公开的实施方式，可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：在外围电路结构上方形成初步源极层叠结构，该初步源极层叠结构包括第一源极层和源极牺牲层；形成穿透初步源极层叠结构的开口；沿着开口的侧壁形成第一绝缘层；在通过第一绝缘层敞开的开口内形成第二绝缘层；形成穿透第二绝缘层的下触点；在初步源极层叠结构上方形成第一材料层和第二材料层交替地层叠的初步层叠结构；形成穿透初步层叠结构的狭缝；以及通过狭缝利用沟道连接层替换源极牺牲层。
附图说明
现在将在下文参照附图更充分地描述实施方式的各种示例；然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本领域技术人员将能够理解本公开。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在附加中间元件。贯穿附图，相似的标号表示相似的元件。
图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出根据本公开的实施方式的存储块的平面图。
图3A和图3B是根据本公开的实施方式的半导体存储器装置的截面图。
图4A至图4C是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图5A至图11B是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图12是示出根据本公开的实施方式的存储器系统的配置的框图。
图13是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构和功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，它们不应被解释为限于本文所阐述的具体实施方式。
将理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，但这些元件不受这些术语限制。这些术语用于将一个元件与另一元件相区分，并非暗示元件的数量或顺序。
实施方式提供了一种可改进操作可靠性的半导体存储器装置和半导体存储器装置的制造方法。
图1是示意性地示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置可包括设置在基板SUB上方的外围电路结构PC和存储块BLK1至BLKk。存储块BLK1至BLKk可与外围电路结构PC交叠。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长工艺形成的外延薄膜。
外围电路结构PC可包括行解码器、列解码器、页缓冲器、控制电路等，它们构成用于控制存储块BLK1至BLKk的操作的电路。例如，外围电路结构PC可包括电连接到存储块BLK1至BLKk的NMOS晶体管、PMOS晶体管、电阻器、电容器等。外围电路结构PC可设置在基板SUB和存储块BLK1至BLKk之间。
存储块BLK1至BLKk中的每一个可包括源极结构、位线、电连接到源极结构和位线的单元串、电连接到单元串的字线以及电连接到单元串的选择线。各个单元串可包括通过沟道结构串联连接的存储器单元和选择晶体管。各条选择线可用作与之对应的选择晶体管的栅电极，各条字线可用作与之对应的存储器单元的栅电极。
在另一实施方式中，基板SUB、外围电路结构PC和存储块BLK1至BLKk可按照与图1所示的顺序相比相反的顺序层叠。外围电路结构PC可设置在存储块BLK1至BLKk上方。
图2是示出根据本公开的实施方式的存储块的平面图。更具体地，图2示出彼此相邻的第一存储块和第二存储块的布局。
参照图2，存储块BLK1和BLK2中的每一个可包括层叠在源极层叠结构(图3A所示的SOS)上方的栅极层叠结构GST以及层叠在源极绝缘层SSIL上方的虚设层叠结构。栅极层叠结构GST可被第一狭缝SI1隔离成存储块BLK1和BLK2。
存储块BLK1和BLK2中的每一个可被垂直结构CPL和第二狭缝SI2穿透。垂直结构CPL可穿透与之对应的存储块。第二狭缝SI2可设置在垂直结构CPL之间，并且可分割栅极层叠结构GST。在形成第二狭缝SI2时，源极层叠结构(图3A所示的SOS)可用作蚀刻停止层。
源极绝缘层SSIL和隔离绝缘层SIL可设置在虚设层叠结构DM下方。换言之，虚设层叠结构DM可与源极绝缘层SSIL和隔离绝缘层SIL交叠。虚设层叠结构DM可被外围接触插塞CTP穿透。外围接触插塞CTP可在穿透虚设层叠结构DM的同时延伸到设置在虚设层叠结构DM下方的源极绝缘层SSIL中。根据本公开的实施方式，除了源极绝缘层SSIL之外，隔离绝缘层SIL可设置在源极层叠结构(图3A所示的SOS)之间以及栅极层叠结构GST和外围接触插塞CTP下方。因此，在本公开的实施方式中，从源极层叠结构(图3A所示的SOS)到外围接触插塞CTP的电流流动可被源极绝缘层SSIL和隔离绝缘层SIL阻挡，并且由于从源极层叠结构(图3A所示的SOS)到外围接触插塞CTP的泄漏电流而引起的半导体存储器装置的操作可靠性的劣化可减少。
垂直结构CPL可设置在与之相邻的第一狭缝SI1和第二狭缝SI2之间。垂直结构CPL可延伸到源极层叠结构(图3A所示的SOS)中。
为了改进半导体存储器装置的制造工艺的稳定性，可在虚设层叠结构DM周围形成支撑结构。支撑结构可形成为各种结构。更具体地，支撑结构可包括绝缘柱、绝缘层和虚设沟道柱中的至少一个。图2示出包括绝缘柱IP和绝缘杆IB的支撑结构。
绝缘柱IP和绝缘杆IB可被设置为与源极绝缘层SSIL和隔离绝缘层SIL相邻，并且可延伸以穿透栅极层叠结构GST。各个绝缘杆IB可形成为在水平方向上比各个绝缘柱IP更长。在执行制造半导体存储器装置的工艺时，填充第一狭缝SI1的绝缘材料、绝缘柱IP和绝缘杆IB可阻挡蚀刻材料朝着设置有外围接触插塞CTP的区域引入。
图3A和图3B是根据本公开的实施方式的半导体存储器装置的截面图。图3A和图3B中的每一个示出沿着图2所示的线I-I’和II-II’截取的半导体存储器装置的截面图。
参照图3A，源极层叠结构SOS和外围接触插塞CTP可设置在外围电路结构PC上方。外围电路结构PC可设置在基板SUB上，如参照图1描述的。根据上述结构，外围电路结构PC可设置在基板SUB和源极层叠结构SOS之间。基板SUB可包括掺杂有n型或p型杂质的阱区域，并且可在基板SUB的阱区域中限定通过隔离层ISO隔离的有源区域。隔离层ISO可由绝缘材料形成。
外围电路结构PC可包括外围栅电极PG、栅极绝缘层GI、用作源极区域和漏极区域的结Jn、外围电路线PCL、下接触插塞PCP和下绝缘层LIL。外围栅电极PG可用作NMOS晶体管和PMOS晶体管的栅电极。栅极绝缘层GI可设置在各个外围栅电极PG和基板SUB之间。结Jn可以是通过将n型或p型杂质注入到与各个外围栅电极PG交叠的有源区域中而限定的区域，并且可设置在各个外围栅电极PG的两侧。外围电路线PCL可通过下接触插塞PCP电连接到外围电路结构PC的电路。外围电路结构PC的电路可包括NMOS晶体管、PMOS晶体管、电阻器、电容器等，如参照图1描述的。例如，NMOS晶体管可通过下接触插塞PCP连接到外围电路线PCL。
下绝缘层LIL可覆盖外围电路结构PC的电路、外围电路线PCL和下接触插塞PCP。下绝缘层LIL可包括层叠为多层的绝缘层。
外围接触插塞CTP可在穿透下绝缘层LIL的同时连接到任一条外围电路线PCL。例如，外围接触插塞CTP可穿透虚设层叠结构DM，并且可在穿过源极绝缘层SSIL的内部以连接到外围电路线PCL的同时延伸到下绝缘层LIL中。外围电路线PCL可以是电连接到构成块选择晶体管的NMOS晶体管的线。
源极层叠结构SOS可包括设置在下绝缘层LIL上方的至少一个掺杂半导体层。例如，源极层叠结构SOS可包括掺杂有n型杂质的n型掺杂半导体层。另选地，源极层叠结构SOS可形成为掺杂有p型杂质的p型掺杂半导体层和掺杂有n型杂质的n型掺杂半导体层的层叠结构。n型掺杂半导体层可用作单元串的源极区域，p型掺杂半导体层可用作阱结构。
在实施方式中，如图3A所示，源极层叠结构SOS可包括层叠在外围电路结构PC上方的第一源极层SL1、沟道连接层SOC和第二源极层SL2。第一源极层SL1、沟道连接层SOC和第二源极层SL2可包括n型掺杂半导体层。源极层叠结构SOS的第一源极层SL1、沟道连接层SOC和第二源极层SL2中的每一个可被隔离绝缘层SIL和源极绝缘层SSIL穿透。
源极绝缘层SSIL可设置在基板SUB上方，并且可被设置为与源极层叠结构SOS间隔开。源极绝缘层SSIL可设置在与源极层叠结构SOS相同的高度处。
隔离绝缘层SIL可设置在源极层叠结构SOS和源极绝缘层SSIL之间。更具体地，隔离绝缘层SIL可设置在源极层叠结构SOS的侧壁上。隔离绝缘层SIL可被源极绝缘层SSIL穿透。换言之，源极绝缘层SSIL可包括与下绝缘层LIL接触的底表面。
隔离绝缘层SIL和源极绝缘层SSIL可包括不同的材料。在实施方式中，与源极绝缘层SSIL相对于硅层的蚀刻选择性相比，隔离绝缘层SIL可包括相对于硅层具有高蚀刻选择性的绝缘材料。在实施方式中，隔离绝缘层SIL可包括氮化物层，源极绝缘层SSIL可包括氧化物层。
第一层叠结构ST1和第二层叠结构ST2可设置在比隔离绝缘层SIL和源极绝缘层SSIL设置的高度更高的高度处。第一层叠结构ST1可被设置成栅极层叠结构GST，第二层叠结构ST2可被设置成虚设层叠结构DM。
绝缘杆IB可设置在栅极层叠结构GST和虚设层叠结构DM之间的边界处。绝缘柱IP可穿透栅极层叠结构GST。
栅极层叠结构GST可包括在源极层叠结构SOS上交替地层叠的多个层间绝缘层ILD和多个导电层CP。各个层间绝缘层ILD可在水平方向上延伸以围绕多个垂直结构CPL。
虚设层叠结构DM可包括在源极绝缘层SSIL上交替地层叠的多个虚设层间绝缘层DIL和多个牺牲层SC。各个虚设层间绝缘层DIL和各个牺牲层SC可在水平方向上延伸以围绕外围接触插塞CTP。多个虚设层间绝缘层DIL可设置在与多个层间绝缘层ILD的高度基本上相等的高度处，并且多个牺牲层SC可设置在与多个导电层CP的高度基本上相等的高度处。
外围接触插塞CTP可穿透虚设层叠结构DM的多个虚设层间绝缘层DIL和多个牺牲层SC。外围接触插塞CTP可包括穿透虚设层叠结构的上触点UCT和穿透源极绝缘层SSIL的下触点BCT。除了源极绝缘层SSIL之外，下触点BCT可通过隔离绝缘层SIL与源极层叠结构SOS间隔开。
各个导电层CP可由包括掺杂硅层、金属层、金属硅化物层、屏障层等的各种导电材料形成，并且可包括两种或更多种类型的导电材料。在实施方式中，各个导电层CP可包括钨和围绕钨的表面的氮化钛(TiN)层。钨可以是低电阻金属，并且可降低导电层CP的电阻。氮化钛(TiN)层是屏障层，并且可阻挡钨和层间绝缘层ILD之间的直接接触。各个层间绝缘层ILD可由包括氧化物层等的绝缘材料形成。多个虚设层间绝缘层DIL可由与多个层间绝缘层ILD相同的绝缘材料形成。多个牺牲层SC可由与多个层间绝缘层ILD的材料不同的材料形成。更具体地，多个牺牲层SC可由相对于多个层间绝缘层ILD具有高蚀刻速率差异的材料形成。在实施方式中，各个牺牲层可由氮化物层形成。
多个导电层CP可用作源极选择线、字线和漏极选择线。源极选择线可用作源极选择晶体管的栅电极，字线可用作存储器单元的栅电极，漏极选择线可用作漏极选择晶体管的栅电极。
图2所示的第一狭缝SI1和第二狭缝SI2中的每一个可由侧壁绝缘层SWI和源极接触结构SCT填充。侧壁绝缘层SWI可沿着与之对应的狭缝(例如，SI1)的侧壁延伸，并且可形成在栅极层叠结构GST的侧壁上。源极接触结构SCT可通过侧壁绝缘层SWI与多个导电层CP绝缘。源极接触结构SCT可延伸到源极层叠结构SOS中，并且可与沟道连接层SCC接触。源极接触结构SCT可由包括掺杂硅层、金属层、金属硅化物层、屏障层等的各种导电材料形成，并且可包括两种或更多种类型的导电材料。在实施方式中，源极接触结构SCT可形成为与沟道连接层SCC接触的掺杂硅层和形成在掺杂硅层上的金属层的层叠结构。掺杂硅层可包括n型掺杂剂，并且金属层可由诸如钨的低电阻金属形成，以降低其电阻。
参照图3B，隔离绝缘层SIL可形成为与参照图3A描述的隔离绝缘层的结构不同的结构。以下，将省略相同组件的重复描述。
参照图3B，隔离绝缘层SIL可包括设置在源极层叠结构SOS和源极绝缘层SSIL之间的第一部分P1以及设置在源极绝缘层SSIL和下绝缘层LIL之间的第二部分P2。下触点BCT可在穿透源极绝缘层SSIL、隔离绝缘层SIL的第二部分P2和下绝缘层LIL的一部分的同时连接到外围电路线PCL。
参照图3A和图3B，各个垂直结构CPL可包括沟道层CL和存储器层ML。沟道层CL可穿透构成栅极层叠结构的第一层叠结构ST1，并且沟道层CL可延伸到源极层叠结构SOS中。存储器层ML可插置在沟道层CL和栅极层叠结构GST之间以及沟道层CL和源极层叠结构SOS的第一源极层SL1之间。沟道层CL可用作单元串的沟道区域，并且可包括诸如硅的半导体材料。沟道层CL可形成为管状形状。当沟道层CL形成为管状形状时，垂直结构CPL还可包括设置在沟道层CL的中央区域中的芯绝缘层CO和封盖图案CAP。封盖图案CAP可包括掺杂半导体层。沟道层CL可包括与第一源极层SL1和第二源极层SL2之间的沟道连接层SCC接触的侧壁。沟道连接层SCC可连接到沟道层CL的设置在与沟道连接层SCC的高度基本上相同的高度处的部分。
图4A至图4C是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。更具体地，图4A是示出沿着图2所示的线I-I’和II-II’截取的在半导体存储器装置的制造方法中形成初步源极层叠结构PSOS的工艺的截面图。图4B和图4C是示出在初步源极层叠结构PSOS之后继续的后续工艺的截面图，并且是沿着图2所示的线II-II’截取的工艺截面图。
参照图4A，可在基板SUB内形成限定基板SUB的有源区域的隔离层。然后，可形成栅极绝缘层GI、外围栅电极PG、源极和漏极结Jn、外围电路线PCL、下接触插塞PCP和下绝缘层LIL，它们构成参照图3A描述的外围电路结构PC。
随后，可在下绝缘层LIL上方形成初步源极层叠结构PSOS。初步源极层叠结构PSOS可包括依次层叠的第一源极层101、源极牺牲层105和第二源极层109。初步源极层叠结构PSOS还可包括设置在第一源极层101和源极牺牲层105之间的第一保护层103，并且还可包括设置在源极牺牲层105和第二源极层109之间的第二保护层107。
第一源极层101和第二源极层109中的至少一个可由掺杂半导体层形成。在实施方式中，第一源极层101和第二源极层109可由掺杂硅层形成。第一源极层101和第二源极层109可包括n型杂质。第一保护层103和第二保护层107可由氧化物层形成。源极牺牲层105可由未掺杂半导体层形成。在实施方式中，源极牺牲层105可由未掺杂硅层形成。
参照图4B，可在初步源极层叠结构PSOS上方形成掩模图案111。可通过光刻工艺对掩模图案111进行构图。随后，可使用掩模图案111作为蚀刻屏障通过蚀刻工艺来蚀刻初步源极层叠结构PSOS。因此，可形成第一开口OP1以穿透初步源极层叠结构PSOS。第一开口OP1可形成为暴露下绝缘层LIL。
在形成第一开口OP1之后，可去除掩模图案111。
以下，基板SUB可相对于第一开口OP1被分成第一区域A1和第二区域A2。基板SUB的设置在初步源极层叠结构PSOS下方的部分区域可被定义为第一区域A1，基板SUB的设置在第一开口OP1下方的部分区域可被定义为第二区域A2。换言之，可执行形成第一开口OP1的工艺，使得在第一开口OP1与基板SUB的第二区域A2交叠时，初步源极层叠结构PSOS保留在与基板SUB的第一区域A1交叠的区域中。
参照图4C，可沿着第一开口OP1的表面形成第一绝缘层113。与氧化物层相对于源极牺牲层105的蚀刻选择性相比，第一绝缘层113可包括相对于源极牺牲层105具有高蚀刻选择性的绝缘材料。在实施方式中，第一绝缘层113可由氮化物层形成。第一绝缘层113可包括形成在初步源极层叠结构PSOS的侧壁上的第一部分P1、形成在第一开口OP1的底表面上的第二部分P2以及形成为覆盖初步源极层叠结构PSOS的第三部分P3。
图5A至图11B是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。更具体地，图5A至图6B是沿着图2所示的线II-II’截取的工艺截面图，图7A至图11B是沿着图2所示的线I-I’和II-II’截取的工艺截面图。
图5A、图6A、图7A、图8A、图9A、图10A和图11A是示出根据本公开的实施方式的半导体存储器装置的制造方法的工艺截面图。图5B、图6B、图7B、图8B、图9B、图10B和图11B是示出根据本公开的另一实施方式的半导体存储器装置的制造方法的工艺截面图。
图5A和图5B是示出根据本公开的实施方式的形成第二绝缘层的工艺的截面图。
参照图5A，可去除参照图4C描述的第一绝缘层113的第二部分P2和第三部分P3。可执行回蚀工艺或平坦化和回蚀工艺，使得第一绝缘层113的第二部分P2和第三部分P3被去除。因此，第一绝缘层113的第一部分P1可保留，并且下绝缘层LIL可通过第一开口OP1的底表面暴露。以下，通过第一绝缘层113的第二部分P2和第三部分P3的去除而暴露的第一开口OP1的内部空间可被定义为第二开口OP2。
随后，可在第二开口OP2内形成第二绝缘层115。第二绝缘层115可由氧化物层形成。第二绝缘层115的表面可被平坦化，使得初步源极层叠结构PSOS的顶表面暴露。为了将第二绝缘层115平坦化，可使用化学机械抛光(CMP)工艺。
参照图5B，可在参照图4C描述的第一绝缘层113上方形成第二绝缘层115。第二绝缘层115可由氧化物层形成。第一绝缘层113和第二绝缘层115的表面可被平坦化，使得初步源极层叠结构PSOS的顶表面暴露。为了第一绝缘层113和第二绝缘层115，可使用化学机械抛光(CMP)工艺。因此，第一绝缘层113的第一部分P1和第二部分P2可保留。
图6A和图6B是示出根据本公开的实施方式的形成下触点的工艺的截面图。
参照图6A，可形成下触点121以穿透通过参照图5A描述的工艺提供的第二绝缘层115。
参照图6B，可形成下触点121以穿透通过参照图5B描述的工艺提供的第二绝缘层115和第一绝缘层113的第二部分P2。
参照图6A和图6B，下触点121可穿透第二绝缘层115与外围电路结构PC的外围电路线PCL之间的下绝缘层LIL的部分区域，以连接到外围电路线PCL。下触点121可与初步源极层叠结构PSOS间隔开。根据本公开的实施方式，下触点121可与初步源极层叠结构PSOS间隔开，第一绝缘层113的第一部分P1和第二绝缘层115插置在下触点121和初步源极层叠结构PSOS之间。
图7A是示出关于图6A所示的结构的后续工艺的截面图，图7B是示出关于图6B所示的结构的后续工艺的截面图。
参照图7A和图7B，包括第一材料层131和第二材料层133的初步层叠结构PST可形成在初步源极层叠结构PSOS上方。第一材料层131和第二材料层133的交替层叠数量可不同地改变。
第一材料层131可由用于层间绝缘层的绝缘材料形成，第二材料层133可由用于牺牲层的绝缘材料形成。第二材料层133可由与第一材料层131的材料不同的材料形成。更具体地，第二材料层133可由能够在选择性地蚀刻第二材料层133的工艺中使第一材料层131的蚀刻最小化的同时蚀刻的材料形成。换言之，第二材料层133可由相对于第一材料层131具有高蚀刻速率差的材料形成。在实施方式中，第一材料层131可由诸如氧化硅(SiO2)层的氧化物层形成，第二材料层133可由诸如氮化硅(SiN)层的氮化物层形成。
随后，可形成穿透初步层叠结构PST的支撑结构161P和161B。另外，可形成穿透初步层叠结构PST的垂直结构CPL。垂直结构CPL可在进一步穿透第二源极层109、第二保护层107、源极牺牲层105和第一保护层103的同时延伸到第一源极层101中。
支撑结构161P和161B可穿透与参照图3A描述的第二绝缘层115相邻的初步层叠结构PST。支撑结构161P和161B可包括参照图3A描述的绝缘柱161P和绝缘杆161B。支撑结构161P和161B的结构和布置可不同地改变。
各个垂直结构CPL可形成在穿透初步层叠结构PST的沟道孔151内。沟道孔151可在进一步穿透第二源极层109、第二保护层107、源极牺牲层105和第一保护层103的同时延伸到第一源极层101中。形成垂直结构CPL的工艺可包括执行用于形成沟道孔151的蚀刻工艺的工艺、在沟道孔151的表面上形成存储器层153的工艺以及在存储器层153上形成沟道层155的工艺。
存储器层153可包括阻挡绝缘层、数据存储层和隧道绝缘层。沟道层155可由半导体层形成。在实施方式中，沟道层155可形成为完全填充沟道孔151的中央区域。在另一实施方式中，沟道层155可适形地形成在存储器层153上，并且沟道孔151的中央区域可能未由沟道层155完全填充。可在沟道层155上形成填充沟道孔151的中央区域的芯绝缘层157和封盖图案159。封盖图案159可在芯绝缘层157上填充沟道孔151的中央区域。封盖图案159可由掺杂半导体层形成。
图8A是示出关于图7A所示的结构的后续工艺的截面图，图8B是示出关于图7B所示的结构的后续工艺的截面图。
参照图8A和图8B，可形成穿透图7A和图7B所示的初步层叠结构PST的狭缝SI。狭缝SI的布局可与参照图2描述的第一狭缝SI1相同。参照图2描述的第二狭缝SI2可通过形成狭缝SI的工艺与第一狭缝SI1同时提供。
狭缝SI可与基板SUB的第一区域A1交叠。即，狭缝SI可与初步源极层叠结构PSOS交叠，因此，初步源极层叠结构PSOS可在用于形成狭缝SI的蚀刻工艺中用作蚀刻停止层。具体地，初步源极层叠结构PSOS的第二源极层109可用作蚀刻停止层。因此，可防止或减轻包括外围电路线PCL的外围电路结构PC由于形成至较深深度的狭缝SI的蚀刻工艺的影响而损坏的现象。
随后，可通过狭缝SI选择性地去除图7A和图7B所示的初步层叠结构PST的第二材料层133。第二材料层133被去除的区域被定义为栅极区域GA。栅极区域GA可形成以暴露垂直结构CPL。
可控制用于形成栅极区域GA的蚀刻工艺，使得初步层叠结构PST的与第一绝缘层113和第二绝缘层115交叠的第一材料层131和第二材料层133可作为虚设层叠结构DM保留。换言之，初步层叠结构PST可作为与基板SUB的第二区域A2交叠的虚设层叠结构DM保留。
支撑结构161P和161B可提供支撑，使得即使在形成栅极区域GA时第一材料层131也不会塌陷而是可维持。在用于形成栅极区域GA的蚀刻工艺期间，支撑结构161P和161B可阻挡从狭缝SI引入的蚀刻材料朝着与第一绝缘层113和第二绝缘层115交叠的区域引入。因此，虚设层叠结构DM的第二材料层133不会被去除而是可保留。
图9A是示出关于图8A所示的结构的后续工艺的截面图，图9B是示出关于图8B所示的结构的后续工艺的截面图。
参照图9A和图9B，可在图8A和图8B所示的栅极区域GA内分别形成第三材料层135。
各个第三材料层135可包括掺杂硅层、金属硅化物层和金属层中的至少一个。各个第三材料层135可包括用于低电阻布线的金属。在实施方式中，各个第三材料层135可包括诸如钨或钼的低电阻金属。各个第三材料层135还可包括诸如氮化钛层、氮化钨层或氮化钽层的屏障层。
通过上述工艺，可形成包括交替地设置的第一材料层131和第三材料层135的栅极层叠结构GST。
随后，可在狭缝SI的侧壁上形成侧壁绝缘层165。然后，可通过蚀刻通过狭缝SI暴露的第二源极层109和第二保护层107来暴露源极牺牲层105。
图10A是示出关于图9A所示的结构的后续工艺的截面图，图10B是示出关于图9B所示的结构的后续工艺的截面图。
参照图10A和图10B，可通过去除图9A和图9B所示的源极牺牲层105来限定源极区域SA。源极区域SA可以是由第一源极层101和第二源极层109限定的开口区域。
随后，可通过蚀刻通过源极区域SA暴露的存储器层153来将存储器层153隔离成第一存储器层153a和第二存储器层153b。沟道层155的侧壁的一部分可在第一存储器层153a和第二存储器层153b之间暴露。在蚀刻存储器层153的工艺期间，图9A和图9B所示的第一保护层103和第二保护层107可被去除。因此，面向源极区域SA的第二源极层109的底表面和第一源极层101的顶表面可暴露。
第一绝缘层113可由与第二绝缘层115的材料不同的材料形成。更具体地，在选择性地去除图9A和图9B所示的源极牺牲层105的工艺中，与第二绝缘层115相比，第一绝缘层113可包括相对于源极牺牲层105具有高蚀刻选择性的材料。因此，在图9A和图9B所示的源极牺牲层105被选择性地去除时，第一绝缘层113可保护第二绝缘层115。在实施方式中，第一绝缘层113可由氮化物层形成，并且第二绝缘层115可由氧化物层形成。
图11A是示出关于图10A所示的结构的后续工艺的截面图，图11B是示出关于图10B所示的结构的后续工艺的截面图。
参照图11A和图11B，可在图10A和图10B所示的源极区域SA内形成沟道连接层171。沟道连接层171可与沟道层155、第一源极层101和第二源极层109接触。第一源极层101、沟道连接层171和第二源极层109可形成源极层叠结构SOS。可使用沟道层155、第一源极层101和第二源极层109作为种子层通过化学气相沉积工艺或生长工艺来形成沟道连接层171。
随后，可形成填充在狭缝SI内的源极接触结构181。源极接触结构181可形成在侧壁绝缘层165上并且可与沟道连接层171接触。
随后，可形成穿透虚设层叠结构DM的上触点185。上触点185可与下触点121接触。上触点185和下触点121可形成外围接触插塞187。外围接触插塞187可连接到外围电路结构PC的外围电路线PCL。图9A和图9B所示的第一材料层131可作为虚设层叠结构DM的虚设层间绝缘层保留，图9A和图9B所示的第二材料层133可作为虚设层叠结构DM的牺牲层保留。图9A和图9B所示的第一材料层131和第二材料层133由具有蚀刻选择性的绝缘材料形成，因此，可使用绝缘层作为目标来执行用于限定设置外围接触插塞187的空间的蚀刻工艺，而不会阻挡任何导电材料或任何半导体层。
图12是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图12，存储器系统1100可包括存储器装置1120和存储控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装。存储器装置1120可以是非易失性存储器。另外，存储器装置1120可具有上面参照图1至图3B描述的结构，并且可根据上面参照图4A至图11B描述的制造方法来制造。在实施方式中，存储器装置1120可包括：基板；源极层叠结构和源极绝缘层，其设置在基板上方以彼此间隔开；隔离绝缘层，其设置在源极层叠结构和源极绝缘层之间；第一层叠结构，其位于源极层叠结构上；第二层叠结构，其设置在源极绝缘层上方；垂直结构，其穿透第一层叠结构和源极层叠结构的一部分；以及下触点，其穿透源极绝缘层。
存储控制器1110可控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可用作CPU 1112的操作存储器，CPU 1112执行用于存储控制器1110的数据交换的总体控制操作，并且主机接口1113可包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可检测从存储器装置1120读取的数据中所包括的错误，并且可纠正所检测到的错误。存储器接口1115可与存储器装置1120接口。存储控制器1110还可包括用于存储用于与主机接口的代码数据的只读存储器(ROM)等。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与存储控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1110可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议之一来与外部(例如，主机)通信。
图13是示出根据本公开的实施方式的计算系统的配置的框图。
参照图13，计算系统1200可包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可进一步包括用于向计算系统1200供应操作电压的电池，并且可进一步包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可配置有存储器装置1212和存储控制器1211。
存储器装置1212可具有与上面参照图12描述的存储器装置1120相同的配置。
存储控制器1211可具有与上面参照图12描述的存储控制器1110相同的配置。
根据本公开，隔离绝缘层形成在源极层叠结构的侧壁上方，从而改进操作可靠性。
相关申请的交叉引用
本申请要求2022年7月20日提交于韩国知识产权局的韩国专利申请号10-2022-0089591的优先权，其完整公开通过引用并入本文。

Claims (26)

1.一种半导体存储器装置，该半导体存储器装置包括：
基板；
源极层叠结构和源极绝缘层，该源极层叠结构和该源极绝缘层设置在所述基板上方以彼此间隔开；
隔离绝缘层，该隔离绝缘层设置在所述源极层叠结构和所述源极绝缘层之间；
第一层叠结构，该第一层叠结构设置在所述源极层叠结构上方；
第二层叠结构，该第二层叠结构设置在所述源极绝缘层上方；
垂直结构，该垂直结构穿透所述源极层叠结构的一部分和所述第一层叠结构；以及
下触点，该下触点穿透所述源极绝缘层。
2.根据权利要求1所述的半导体存储器装置，其中，所述源极层叠结构和所述源极绝缘层设置在相同的高度处。
3.根据权利要求1所述的半导体存储器装置，其中，所述隔离绝缘层包括与所述源极绝缘层的材料不同的材料。
4.根据权利要求3所述的半导体存储器装置，其中，所述隔离绝缘层包括氮化物层。
5.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括外围电路结构，该外围电路结构设置在所述基板和所述源极层叠结构之间以及所述基板和所述源极绝缘层之间，
其中，所述下触点连接到所述外围电路结构。
6.根据权利要求5所述的半导体存储器装置，其中，所述隔离绝缘层包括：
第一部分，该第一部分设置在所述源极层叠结构和所述源极绝缘层之间；以及
第二部分，该第二部分设置在所述源极绝缘层和所述外围电路结构之间。
7.根据权利要求6所述的半导体存储器装置，其中，所述隔离绝缘层的所述第二部分被所述下触点穿透。
8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括上触点，该上触点穿透所述第二层叠结构并且连接到所述下触点。
9.根据权利要求1所述的半导体存储器装置，其中，所述下触点与所述源极层叠结构间隔开。
10.根据权利要求1所述的半导体存储器装置，其中，所述隔离绝缘层被所述源极绝缘层穿透。
11.根据权利要求1所述的半导体存储器装置，其中，所述源极层叠结构包括第一源极层和第二源极层，并且
其中，所述垂直结构穿透所述第二源极层的一部分和所述第一源极层。
12.根据权利要求11所述的半导体存储器装置，其中，所述源极层叠结构还包括位于所述第一源极层和所述第二源极层之间的沟道连接层，
其中，所述垂直结构包括沟道层和存储器层，并且
其中，所述沟道连接层连接到所述沟道层的设置在与所述沟道连接层相同的高度处的一部分。
13.一种半导体存储器装置，该半导体存储器装置包括：
源极层叠结构和源极绝缘层，该源极层叠结构和该源极绝缘层设置在外围电路上方以彼此间隔开；
隔离绝缘层，该隔离绝缘层设置在所述源极绝缘层和所述源极层叠结构之间；
第一层叠结构，该第一层叠结构包括所述源极层叠结构上方的多个导电层和多个层间绝缘层；
狭缝，该狭缝分割所述第一层叠结构，该狭缝延伸到所述源极层叠结构中；以及
下触点，该下触点穿透所述源极绝缘层。
14.根据权利要求13所述的半导体存储器装置，其中，所述隔离绝缘层在外围电路结构和所述源极绝缘层之间延伸。
15.根据权利要求13所述的半导体存储器装置，其中，所述隔离绝缘层设置在所述源极层叠结构的侧壁上。
16.根据权利要求13所述的半导体存储器装置，该半导体存储器装置还包括第二层叠结构，该第二层叠结构包括设置在所述源极绝缘层上方的多个虚设层间绝缘层和多个牺牲层。
17.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在包括第一区域和第二区域的基板上形成外围电路结构；
在所述外围电路结构上方形成初步源极层叠结构；
形成穿透所述初步源极层叠结构的开口，该开口与所述基板的所述第二区域交叠；
沿着所述开口的侧壁形成第一绝缘层；
在所述开口内形成第二绝缘层；
形成穿透所述第二绝缘层的下触点；
在所述初步源极层叠结构上方形成第一材料层和第二材料层交替地层叠的初步层叠结构；
形成穿透所述初步源极层叠结构的一部分和所述初步层叠结构的垂直结构，该垂直结构与所述基板的所述第一区域交叠；以及
形成穿透所述初步层叠结构并且连接到所述下触点的上触点，该上触点与所述基板的所述第二区域交叠。
18.根据权利要求17所述的方法，其中，所述第一绝缘层包括：
第一部分，该第一部分形成在所述初步源极层叠结构的侧壁上；
第二部分，该第二部分形成在所述开口的底表面上；以及
第三部分，该第三部分形成为覆盖所述初步源极层叠结构。
19.根据权利要求18所述的方法，该方法还包括以下步骤：
去除所述第一绝缘层的所述第二部分和所述第三部分，
其中，所述第二绝缘层形成在所述第一绝缘层的所述第一部分上。
20.根据权利要求18所述的方法，该方法还包括以下步骤：
将所述第一绝缘层和所述第二绝缘层平坦化，使得所述第一绝缘层的所述第三部分被去除。
21.根据权利要求20所述的方法，其中，所述下触点穿透所述第一绝缘层的所述第二部分。
22.根据权利要求17所述的方法，该方法还包括以下步骤：
形成狭缝，该狭缝穿透所述初步层叠结构以与所述第一区域交叠；以及
通过经由所述狭缝利用第三材料层替换所述第二材料层来形成栅极层叠结构，
其中，所述第一材料层和所述第二材料层保留以与所述第二区域交叠。
23.根据权利要求22所述的方法，其中，所述初步源极层叠结构包括层叠在所述基板上方的第一源极层和源极牺牲层，
其中，所述垂直结构包括沟道层和存储器层，并且
其中，所述方法还包括以下步骤：利用沟道连接层替换所述存储器层的由所述源极牺牲层围绕的一部分以及所述源极牺牲层。
24.根据权利要求23所述的方法，其中，与所述第二绝缘层相对于所述源极牺牲层的蚀刻选择性相比，所述第一绝缘层相对于所述源极牺牲层具有高蚀刻选择性。
25.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在外围电路结构上方形成初步源极层叠结构，该初步源极层叠结构包括第一源极层和源极牺牲层；
形成穿透所述初步源极层叠结构的开口；
沿着所述开口的侧壁形成第一绝缘层；
在通过所述第一绝缘层敞开的所述开口内形成第二绝缘层；
形成穿透所述第二绝缘层的下触点；
在所述初步源极层叠结构上方形成第一材料层和第二材料层交替地层叠的初步层叠结构；
形成穿透所述初步层叠结构的狭缝；以及
通过所述狭缝利用沟道连接层替换所述源极牺牲层。
26.根据权利要求25所述的方法，其中，所述第一绝缘层和所述第二绝缘层在所述开口内层叠，并且
其中，所述下触点穿透所述第一绝缘层和所述第二绝缘层。
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