KR20240012093A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 기판; 상기 기판 상에 서로 이격되어 배치된 소스적층체 및 소스절연막; 상기 소스적층체와 상기 소스절연막 사이에 배치된 분리절연막; 상기 소스적층체 상의 제1 적층체; 상기 소스절연막 상의 제2 적층체; 상기 제1 적층체 및 상기 소스적층체의 일부를 관통하는 수직 구조체; 및 상기 소스절연막을 관통하는 하부 콘택을 포함하는 반도체 메모리 장치를 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는, 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 복수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다. 이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본 발명의 실시 예들은 동작 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 기판; 상기 기판 상에 서로 이격되어 배치된 소스적층체 및 소스절연막; 상기 소스적층체와 상기 소스절연막 사이에 배치된 분리절연막; 상기 소스적층체 상의 제1 적층체; 상기 소스절연막 상의 제2 적층체; 상기 제1 적층체 및 상기 소스적층체의 일부를 관통하는 수직 구조체; 및 상기 소스절연막을 관통하는 하부 콘택을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 주변회로구조체 상의 소스적층체; 상기 소스적층체를 관통하는 개구부; 상기 개구부 내부의 소스절연막; 상기 소스절연막과 상기 소스적층체 사이의 분리절연막; 상기 소스적층체 상의 복수의 층간 절연막들 및 복수의 도전막들을 포함하는 제1 적층체; 상기 제1 적층체를 구획하고, 상기 소스적층체 내부로 연장된 슬릿; 및 상기 소스절연막을 관통하는 하부 콘택을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판 상에 주변회로구조체를 형성하는 단계; 상기 주변회로구조체 상에 예비소스적층체를 형성하는 단계; 상기 예비소스적층체를 관통하는 개구부를 상기 제2 영역에 중첩되게 형성하는 단계; 상기 개구부 측벽을 따라 제1 절연물을 형성하는 단계; 상기 개구부 내부에 제2 절연물을 형성하는 단계; 상기 제2 절연물을 관통하는 하부 콘택을 형성하는 단계; 상기 예비소스적층체 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 예비 적층체를 형성하는 단계; 상기 예비 적층체 및 상기 예비소스적층체의 일부를 관통하는 수직 구조체를 상기 제1 영역에 중첩되게 형성하는 단계; 상기 예비 적층체를 관통하여 상기 하부 콘택과 접속하는 상부 콘택을 상기 제2 영역에 중첩되게 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법은 주변회로구조체 상에 제1 소스막 및 소스 희생막을 포함하는 예비소스적층체를 형성하는 단계; 상기 예비소스적층체를 관통하는 개구부를 형성하는 단계; 상기 개구부 측벽을 따라 제1 절연물을 형성하는 단계; 상기 제1 절연물에 의해 개구된 상기 개구부 내부에 제2 절연물을 형성하는 단계; 상기 제2 절연물을 관통하는 하부 콘택을 형성하는 단계; 상기 예비소스적층체 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 예비 적층체를 형성하는 단계; 상기 예비 적층체를 관통하는 슬릿을 형성하는 단계; 및 상기 슬릿을 통해 상기 소스 희생막을 채널 연결막으로 교체하는 단계를 포함할 수 있다.
본 기술은 소스적층체 측벽에 분리절연막을 삽입하여 동작 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 나타내는 평면도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 단면도들이다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 11b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 기판(SUB) 상에 배치된 주변회로구조체(PC) 및 메모리 블록들(BLK1 내지 BLKk)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKk)은 주변회로구조체(PC)에 중첩될 수 있다.
기판(SUB)은 단결정 반도체막일 수 있다. 예를 들어, 기판(SUB)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
주변회로구조체(PC)는 메모리 블록들(BLK1 내지 BLKk)의 동작을 제어하기 위한 회로를 구성하는 로우 디코더, 컬럼 디코더, 페이지 버퍼, 제어 회로 등을 포함할 수 있다. 예를 들어, 주변회로구조체(PC)는 메모리 블록들(BLK1 내지 BLKk)과 전기적으로 연결되는 NMOS 트랜지스터, PMOS 트랜지스터, 레지스터(resistor), 및 캐패시터(capacitor) 등을 포함할 수 있다. 주변회로구조체(PC)는 기판(SUB)과 메모리 블록들(BLK1 내지 BLKk) 사이에 배치될 수 있다.
메모리 블록들(BLK1 내지 BLKk) 각각은 소스구조, 비트 라인들, 소스구조와 비트 라인들에 전기적으로 연결된 셀 스트링들, 셀 스트링들에 전기적으로 연결된 워드 라인들, 및 셀 스트링들에 전기적으로 연결된 셀렉트 라인들을 포함할 수 있다. 셀 스트링들 각각은 채널구조에 의해 직렬로 연결된 메모리 셀들 및 셀렉트 트랜지스터들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
다른 실시 예로서, 기판(SUB), 주변회로구조체(PC) 및 메모리 블록들(BLK1 내지 BLKk)는 도 1에 도시된 순서에 대한 역순으로 적층될 수 있다. 이 경우, 주변회로구조체(PC)는 메모리 블록들(BLK1 내지 BLKk) 상에 배치될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 나타내는 평면도이다. 보다 구체적으로, 도 2는 서로 이웃한 제1 메모리 블록 및 제2 메모리 블록의 레이아웃을 나타낸다.
도 2를 참조하면, 메모리 블록들(BLK1, BLK2) 각각은 소스적층체(미도시) 상에 적층된 게이트 적층체(GST) 및 소스절연막(SSIL) 상에 적층된 더미 적층체(DM)를 포함할 수 있다. 게이트 적층체(GST)는 제1 슬릿(SI1)에 의해 메모리 블록들(BLK1, BLK2)로 분리될 수 있다.
메모리 블록들(BLK1, BLK2) 각각은 수직 구조체들(CPL) 및 제2 슬릿(SI2)에 의해 관통될 수 있다. 제2 슬릿(SI2)은 메모리 블록들(BLK1, BLK2) 각각을 관통하는 수직 구조체들(CPL) 사이의 공간을 가로질러 게이트 적층체(GST)를 관통할 수 있다. 소스적층체(미도시)가 제2 슬릿(SI2)을 형성하는 동안 식각 정지막으로 이용될 수 있다.
더미 적층체(DM) 아래에는 소스절연막(SSIL) 및 분리절연막(SIL)이 배치될 수 있다. 더미 적층체(DM)는 주변콘택플러그(CTP)에 의해 관통될 수 있다. 주변콘택플러그(CTP)는 더미 적층체(DM)을 관통하여 더미 적층체(DM)의 아래에 배치된 소스절연막(SSIL) 내부로 연장될 수 있다. 본 발명의 실시 예들에 따르면, 주변콘택플러그(CTP)와 게이트 적층체(GST) 아래의 소스적층체 사이에 소스절연막(SSIL) 뿐 아니라 분리절연막(SIL)이 배치될 수 있다. 이에 따라, 본 발명의 실시 예들은 소스적층체로부터 주변콘택플러그(CTP)로의 전류의 흐름을 소스절연막(SSIL) 및 분리절연막(SIL)으로 차단할 수 있고, 소스적층체로부터 주변콘택플러그(CTP)로의 누설전류로 인한 반도체 메모리 장치의 동작 신뢰성 저하를 개선할 수 있다.
수직 구조체들(CPL)은 제1 슬릿(SI1)과 이에 인접한 제2 슬릿들(SI2) 사이에 배치될 수 있다. 수직 구조체들(CPL)은 게이트 적층체(GST)를 관통할 수 있다. 수직 구조체들(CPL)은 소스적층체(미도시) 내부로 연장될 수 있다.
반도체 메모리 장치의 제조공정에 대한 안정성을 높이기 위해, 더미 적층체(DM) 주위에 지지 구조체들이 더 형성될 수 있다. 지지 구조체들은 다양한 구조로 형성될 수 있다. 보다 구체적으로, 지지 구조체들은 절연기둥들, 절연바들, 또는 더미채널기둥들 중 적어도 어느 하나를 포함할 수 있다. 도 2는 절연기둥들(IP) 및 절연바들(IB)을 포함하는 지지 구조체들을 나타낸다.
절연기둥들(IP) 및 절연바들(IB)은 소스절연막(SSIL) 및 분리절연막(SIL)에 인접하여 배치되고, 게이트 적층체(GST)를 관통하도록 연장될 수 있다. 절연바들(IB) 각각은 절연기둥들(IP) 각각보다 수평방향으로 길게 형성된다. 제1 슬릿(SI1), 절연기둥들(IP) 및 절연바들(IB)은 반도체 메모리 장치를 제조하는 공정을 진행하는 동안, 주변콘택플러그(CTP)가 배치되는 영역을 향하여 식각 물질이 유입되는 것을 차단할 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 반도체 메모리 장치의 단면도들이다. 도 3a 및 도 3b 각각은 도 2에 도시된 선 I-I' 및 선 II-II'를 따라 절취한 반도체 메모리 장치의 단면도들을 나타낸다.
도 3a를 참조하면, 도 1를 참조하여 설명한 주변회로구조체(PC)는 소스적층체(SOS) 및 주변콘택플러그(CTP) 아래에 배치될 수 있다. 다시 말해, 주변회로구조체(PC)는 기판(SUB)과 소스적층체(SOS) 사이에 배치될 수 있다. 기판(SUB)은 n형 또는 p형 불순물이 도핑된 웰 영역들을 포함할 수 있으며, 기판(SUB)의 웰 영역들 내에 소자분리막(isolation layer: ISO)에 의해 분리된 활성 영역들이 정의될 수 있다. 소자분리막(ISO)은 절연물로 형성된다.
주변회로구조체(PC)는 주변 게이트 전극들(PG), 게이트 절연막(GI), 소스 및 드레인 정션들(Jn), 주변 회로 배선들(PCL), 하부 콘택 플러그들(PCP) 및 하부 절연막(LIL)을 포함할 수 있다. 주변 게이트 전극들(PG) 각각은 주변회로구조체(PC)의 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극들로 이용될 수 있다. 게이트 절연막(GI)은 주변 게이트 전극들(PG) 각각과 기판(SUB) 사이에 배치된다. 소스 및 드레인 정션들(Jn)은 주변 게이트 전극들(PG) 각각에 중첩된 활성 영역 내부에 n형 또는 p형 불순물을 주입하여 정의된 영역으로서, 주변 게이트 전극들(PG) 각각의 양측에 배치된다. 주변 회로 배선들(PCL)은 하부 콘택 플러그들(PCP)을 통해 주변회로구조체(PC)의 회로에 전기적으로 연결될 수 있다. 주변회로구조체(PC)의 회로는 도 1을 참조하여 설명한 바와 같이, NMOS 트랜지스터, PMOS 트랜지스터 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 예를 들어, NMOS 트랜지스터는 하부 콘택 플러그들(PCP)을 통해 주변 회로 배선들(PCL)에 연결될 수 있다.
하부 절연막(LIL)은 주변회로구조체(PC)의 회로, 주변 회로 배선들(PCL) 및 하부 콘택 플러그들(PCP)을 덮을 수 있다. 하부 절연막(LIL)은 다층으로 적층된 절연막들을 포함할 수 있다.
주변콘택플러그(CTP)는 하부 절연막(LIL)을 관통하여, 주변 회로 배선들(PCL) 중 어느 하나에 연결될 수 있다. 예를 들어, 주변콘택플러그(CTP)는 더미 적층체(DM)를 관통하고, 소스절연막(SSIL) 내부를 지나, 하부 절연막(LIL)의 내부로 연장되어 주변 회로 배선(PCL)에 연결될 수 있다. 주변 회로 배선(PCL)은 블록 선택 트랜지스터를 구성하는 NMOS 트랜지스터에 전기적으로 연결된 배선일 수 있다.
소스적층체(SOS)는 하부 절연막(LIL) 상에 배치된 적어도 하나의 도프트 반도체막을 포함할 수 있다. 예를 들어, 소스적층체(SOS)는 n형 불순물이 도핑된 n형 도프트 반도체막을 포함할 수 있다. 또는 소스적층체(SOS)는 p형 불순물이 도핑 된 p형 도프트 반도체막 및 n형 불순물이 도핑된 n형 도프트 반도체막의 적층 구조로 형성될 수 있다. n형 도프트 반도체막은 메모리 스트링의 소스 영역으로 이용될 수 있고, p형 도프트 반도체막은 웰 구조로 이용될 수 있다.
일 실시 예로서, 도 3a에 도시된 바와 같이, 소스적층체(SOS)는 주변회로구조체(PC) 상에 제1 소스막(SL1), 채널 연결막(SCC) 및 제2 소스막(SL2)을 포함할 수 있다. 제1 소스막(SL1), 채널 연결막(SCC) 및 제2 소스막(SL2)은 n형 도프트 반도체막을 포함할 수 있다. 소스적층체(SOS)의 제1 소스막(SL1), 채널 연결막(SCC) 및 제2 소스막(SL2)은 분리절연막(SIL) 및 소스절연막(SSIL)에 의해 완전히 관통될 수 있다.
소스절연막(SSIL)은 기판(SUB) 상에 소스적층체(SOS)와 서로 이격되어 배치될 수 있다. 소스절연막(SSIL)은 소스적층체(SOS)와 동일한 레벨에 배치될 수 있다.
분리절연막(SIL)은 소스적층체(SOS)와 소스절연막(SSIL) 사이에 배치될 수 있다. 보다 구체적으로, 분리절연막(SIL)은 소스적층체(SOS)의 측벽에 배치될 수 있다. 분리절연막(SIL)은 소스절연막(SSIL)에 의해 관통될 수 있다. 예를 들어, 소스절연막(SSIL)은 하부 절연막(LIL)에 접촉된 바닥면을 포함할 수 있다.
분리절연막(SIL)과 소스절연막(SSIL)은 다른 물질을 포함할 수 있다. 일 실시 예로서, 분리절연막(SIL)은 소스절연막(SSIL)에 비해 실리콘막에 대한 식각 선택비가 높은 절연물을 포함할 수 있다. 예를 들면, 분리절연막(SIL)은 질화막을 포함할 수 있고, 소스절연막(SSIL)은 산화막을 포함할 수 있다.
소스적층체(SOS), 분리절연막(SIL) 및 소스절연막(SSIL)이 배치된 레벨의 상층에 제1 적층체(ST1)와 제2 적층체(ST2)가 배치될 수 있다. 제1 적층체(ST1)는 게이트 적층체(GST)로서 제공될 수 있고, 제2 적층체(ST2)는 더미 적층체(DM)로서 제공될 수 있다.
절연바들(IB)은 게이트 적층체(GST)와 더미 적층체(DM) 사이의 경계에 배치될 수 있다. 절연기둥들(IP)은 게이트 적층체(GST)를 관통할 수 있다.
게이트 적층체(GST)는 소스적층체(SOS) 상에 교대로 적층된 층간 절연막들(ILD) 및 도전막들(CP)을 포함한다. 게이트 적층체(GST)의 층간 절연막들(ILD)은 수직 구조체들(CPL)을 감싸도록 수평방향으로 연장될 수 있다.
더미 적층체(DM)는 소스절연막(SSIL) 상에 교대로 적층된 더미 층간 절연막들(DIL) 및 희생막들(SC)을 포함할 수 있다. 더미 층간 절연막들(DIL) 및 희생막들(SC)은 주변콘택플러그들(CTP)을 감싸도록 수평방향으로 연장될 수 있다. 더미 층간 절연막들(DIL)은 층간 절연막들(ILD)과 실질적으로 동일한 레벨에 배치될 수 있고, 희생막들(SC)은 도전막들(CP)과 실질적으로 동일한 레벨에 배치될 수 있다.
주변콘택플러그(CTP)는 더미 적층체(DM)의 더미 층간 절연막들(DIL) 및 희생막들(SC)을 관통한다. 주변콘택플러그(CTP)는 더미 적층체(DM)를 관통하는 상부 콘택(UCT)과 소스 절연막(SSIL)을 관통하는 하부 콘택(BCT)을 포함할 수 있다. 하부 콘택(BCT)은 소스절연막(SSIL) 뿐만 아니라 분리절연막(SIL)에 의해 소스적층체(SOS)로부터 이격되어 배치될 수 있다.
도전막들(CP) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물로 형성될 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전막들(CP) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 메탈로서, 도전막들(CP) 각각의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간 절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다. 층간 절연막들(ILD)은 산화막 등의 절연물로 형성될 수 있다. 더미 층간 절연막들(DIL)은 층간 절연막들(ILD)과 동일한 절연물로 형성될 수 있다. 희생막들(SC)은 층간 절연막들(ILD)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 층간 절연막들(ILD)의 손상을 최소화할 수 있고 희생막들(SC)을 선택적으로 식각할 수 있도록, 희생막들(SC)은 층간 절연막들(ILD)에 대한 식각률 차이가 높은 물질로 형성될 수 있다. 예를 들어, 희생막들(SC)은 질화막으로 형성될 수 있다.
도전막들(CP)은 소스 셀렉트 라인들, 워드 라인들 및 드레인 셀렉트 라인들로 이용될 수 있다. 소스 셀렉트 라인들은 소스 셀렉트 트랜지스터들의 게이트 전극들로 이용되고, 워드 라인들은 메모리 셀의 게이트 전극들로 이용되고, 드레인 셀렉트 라인들은 드레인 셀렉트 트랜지스터들의 게이트 전극들로 이용된다.
슬릿(SI)은 측벽 절연막(SWI) 및 소스콘택구조(SCT)로 채워질 수 있다. 측벽 절연막(SWI)은 슬릿(SI)의 측벽을 따라 노출된 게이트 적층체(GST)의 측벽을 따라 연장될 수 있다. 소스콘택구조(SCT)는 측벽 절연막(SWI)에 의해 도전막들(CP)로부터 절연될 수 있다. 소스콘택구조(SCT)는 소스적층체(SOS) 내부로 연장되고, 채널 연결막(SCC)에 접촉될 수 있다. 소스콘택구조(SCT)는 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등 다양한 도전물로 형성될 수 있으며, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 소스콘택구조(SCT)는 채널 연결막(SCC)에 접촉된 도프트 실리콘막 및 도프트 실리콘막 상에 형성된 금속막의 적층 구조로 형성될 수 있다. 도프트 실리콘막은 n타입 도펀트를 포함할 수 있고, 금속막은 저항을 낮추기 위해 텅스텐과 같은 저저항 금속으로 형성될 수 있다.
도 3b를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 아래에서 설명하는 것을 제외하면 도 3a에 따른 반도체 메모리 장치와 유사할 수 있다.
분리절연막(SIL)은 소스적층체(SOS)와 소스절연막(SSIL) 사이에 배치된 제1 부분(P1) 및 소스절연막(SSIL)과 주변회로구조체(PC)의 하부 절연막(LIL) 사이에 배치된 제2 부분(P2)을 포함할 수 있다. 하부 콘택(BCT)은 소스절연막(SSIL), 분리절연막(SIL)의 제2 부분(P2) 및 하부 절연막(LIL)의 일부를 관통하여 주변 회로 배선(PCL)에 연결될 수 있다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 4a는 도 2에 도시된 선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 절취한 공정 단계별 단면도이고, 도 4b 및 도 4c는 도 2에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 공정 단계별 단면도들이다.
도 4a를 참조하면, 기판(SUB)의 활성 영역을 정의하는 소자 분리막(ISO)을 기판(SUB) 내부에 형성한다. 이후, 도 3a를 참조하여 설명한 주변회로구조체(PC)를 구성하는 게이트 절연막(GI), 주변 게이트 전극들(PG), 소스 및 드레인 정션들(Jn), 주변 회로 배선들(PCL), 및 하부 콘택 플러그들(PCP), 및 하부 절연막(LIL)을 형성한다.
이어서, 하부 절연막(LIL)상에 예비소스적층체(PSOS)를 형성한다. 예비소스적층체(PSOS)는 순차로 적층된 제1 소스막(101), 소스 희생막(105) 및 제2 소스막(109)을 포함할 수 있다. 예비소스적층체(PSOS)는 제1 소스막(101)과 소스 희생막(105) 사이에 배치된 제1 보호막(103) 및 소스 희생막(105)과 제2 소스막(109) 사이에 배치된 제2 보호막(107)을 더 포함할 수 있다.
제1 소스막(101) 및 제2 소스막(109) 중 적어도 하나는 도프트 반도체막으로 형성될 수 있으며, 예를 들어, 도프트 실리콘막으로 형성될 수 있다. 제1 소스막(101) 및 제2 소스막(109)은 n형 불순물을 포함할 수 있다. 제1 보호막(103) 및 제2 보호막(107)은 산화막으로 형성될 수 있다. 소스 희생막(105)은 언도프트 반도체막으로 형성될 수 있으며, 예를 들어, 언도프트 실리콘막으로 형성될 수 있다.
도 4b를 참조하면, 예비소스적층체(PSOS) 상에 마스크 패턴(111)을 형성한다. 마스크 패턴(111)은 포토리소그래피 공정에 의해 패터닝될 수 있다. 이어서, 마스크 패턴(111)을 식각 베리어로 이용한 식각 공정으로 예비소스적층체(PSOS)를 식각한다. 이로써, 예비소스적층체(PSOS)를 완전히 관통하는 제1 개구부(OP1)를 형성한다. 제1 개구부(OP1)는 하부 절연막(LIL)을 노출한다.
마스크 패턴(111)은 제1 개구부(OP1) 형성 후 제거될 수 있다.
기판(SUB)은 제1 개구부(OP1) 형성으로 제1 영역(A1) 및 제2 영역(A2)으로 구분될 수 있다. 예비소스적층체(PSOS)의 하부에 배치된 기판(SUB)의 일부 영역이 제1 영역(A1)으로 정의되고, 제1 개구부(OP1) 하부에 배치된 기판(SUB)의 일부 영역이 제2 영역(A2)으로 정의된다. 즉, 제1 개구부(OP1)는 기판(SUB)의 제2 영역(A2)에 중첩될 수 있다.
도 4c를 참조하면, 제1 개구부(OP1)의 측벽을 따라 제1 절연물(113)을 형성할 수 있다. 제1 절연물(113)은 산화막에 비해 소스 희생막(105)에 대한 식각 선택비가 높은 절연물을 포함할 수 있다. 제1 절연물(113)은 질화막으로 형성될 수 있다. 제1 절연물(113)은 예비소스적층체(PSOS)의 측벽에 형성된 제1 부분(P1), 제1 개구부(OP1)의 바닥면에 형성된 제2 부분(P2) 및 예비소스적층체(PSOS)를 덮도록 형성된 제3 부분(P3)을 포함할 수 있다.
도 5a 내지 도 11b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 5a 내지 도 6b는 도 2에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 공정 단계별 단면도들이고, 도 7a 및 도 11b는 도 2에 도시된 선 Ⅰ-Ⅰ' 및 선 Ⅱ-Ⅱ'를 따라 절취한 공정 단계별 단면도들이다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법은 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a 및 도 11a를 참조하여 설명한다. 본 발명의 다른 일 실시 예에 따른 반도체 메모리 장치의 제조 방법은 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b 및 도 11b를 참조하여 설명한다.
도 5a를 참조하면, 도 4c를 참조해 설명한 제1 절연물(113)의 제2 부분(P2) 및 제3 부분(P3)을 제거할 수 있다. 제1 절연물(113)의 제2 부분(P2) 및 제3 부분(P3)이 제거되도록 에치-백 공정을 수행하거나, 평탄화 및 에치-백 공정을 수행할 수 있다. 이로써, 제1 절연물(113)의 제1 부분(P1)이 잔류될 수 있고, 제1 개구부(OP1)의 바닥면을 통해 하부 절연막(LIL)이 노출될 수 있다. 이하, 제1 절연물(113)의 제2 부분(P2) 및 제3 부분(P3)의 제거로 노출된 제1 개구부(OP1)의 내부의 공간을 제2 개구부(OP2)로 정의한다.
제1 개구부(OP1)의 제1 부분(P1) 및 하부절연막(LIL) 사이에 제2 개구부(OP2)를 형성할 수 있다. 이어서, 제2 개구부(OP2) 내부에 제2 절연물(115)을 형성할 수 있다. 제2 절연물(115)은 산화막으로 형성될 수 있다. 제2 절연물(115)의 표면은 예비소스적층체(PSOS)의 상면이 노출되도록 평탄화할 수 있다. 제2 절연물(115)을 평탄화하기 위해, 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식을 이용할 수 있다.
도 5b를 참조하면, 도 4c를 참조해 설명한 제1 절연물(113) 상에 제2 절연물(115)을 형성할 수 있다. 제2 절연물(115)은 산화막으로 형성될 수 있다. 제1 절연물(113) 및 제2 절연물(115)의 표면은 예비소스적층체(PSOS)의 상면이 노출되도록 평탄화할 수 있다. 제1 절연물(113) 및 제2 절연물(115)을 평탄화하기 위해, 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식을 이용할 수 있다. 이에 따라, 제1 절연물(113)의 제1 부분(P1) 및 제2 부분(P2)이 잔류될 수 있다.
도 6a를 참조하면, 제2 절연물(115)을 관통하는 하부 콘택(121)을 형성할 수 있다.
도 6b를 참조하면, 제2 절연물(115) 및 제1 절연물(113)의 제2 부분(P2)을 관통하는 하부 콘택(121)을 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 하부 콘택(121)은 주변회로구조체(PC)의 주변회로배선(PCL)에 연결되도록 제2 절연물(115)과 주변회로배선(PCL) 사이의 하부 절연막(LIL)의 일부 영역을 관통할 수 있다. 하부 콘택(121)은 예비소스적층체(PSOS)와 이격될 수 있다. 본 발명의 실시 예들에 따르면, 하부 콘택(121)은 제1 절연물(113)의 제1 부분(P1) 및 제2 절연물(115)을 사이에 두고 예비소스적층체(PSOS)로부터 이격될 수 있다.
도 7a 및 도 7b를 참조하면, 예비소스적층체(PSOS) 상에 제1 물질막들(131) 및 제2 물질막들(133)을 포함하는 예비 적층체(PST)를 형성할 수 있다. 제1 물질막들(131) 및 제2 물질막들(133)의 교대 적층 수는 다양하게 변경될 수 있다.
제1 물질막들(131) 각각은 층간 절연막용 절연물로 형성되고, 제2 물질막들(133) 각각은 희생 절연막용 절연물로 형성될 수 있다. 제2 물질막들(133)은 제1 물질막들(131)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 제2 물질막들(133)을 선택적으로 식각하는 공정에서 제1 물질막들(131)의 식각을 최소화하면서 식각될 수 있는 물질로 제2 물질막들(133)을 형성할 수 있다. 다시 말해, 제2 물질막들(133)은 제1 물질막들(131)에 대한 식각률 차이가 큰 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(131)은 실리콘 산화막(SiO2) 등의 산화막으로 형성될 수 있고, 제2 물질막들(133)은 실리콘 질화막(SiN)등의 질화막으로 형성될 수 있다.
예비 적층체(PST)를 관통하는 지지 구조체들(161P, 161B)을 형성한다. 또한, 예비 적층체(PST)를 관통하는 수직 구조체(CPL)를 형성한다. 수직 구조체(CPL)는 제2 소스막(109), 제2 보호막(107), 소스 희생막(105), 제1 보호막(103)을 더 관통하여 제1 소스막(101) 내부로 연장될 수 있다.
지지 구조체들(161P, 161B)은 도 3a를 참조하여 설명한 바와 같이, 제2 절연막(115)에 인접한 예비 적층체(PST)를 관통할 수 있다. 지지 구조체들(161P, 161B)은 도 3a를 참조하여 설명한 바와 같이 절연기둥들(161P) 및 절연바들(161B)을 포함할 수 있다. 지지 구조체들(161P, 161B)은 다양하게 변경될 수 있다.
수직 구조체들(CPL) 각각은 예비 적층체(PST)를 관통하는 채널홀(151) 내부에 형성될 수 있다. 채널홀(151)은 제2 소스막(109), 제2 보호막(107), 소스 희생막(105), 제1 보호막(103)을 더 관통하여 제1 소스막(101) 내부로 연장될 수 있다. 수직 구조체들(CPL)을 형성하는 단계는 채널홀(151)을 형성하기 위한 식각 공정을 실시하는 단계, 채널홀(151)의 표면 상에 메모리막(153)을 형성하는 단계 및 메모리막(153) 상에 채널막(155)을 형성하는 단계를 포함할 수 있다.
메모리막(153)은 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 채널막(155)은 반도체막으로 형성될 수 있다. 채널막(155)은 채널홀(151)의 중심영역을 완전히 채우도록 형성될 수 있다. 또는 채널막(155)은 메모리막(153) 상에 컨포멀하게 형성되고, 채널홀(151)의 중심영역이 채널막(155)으로 완전히 채워지지 않을 수 있다. 이 경우, 채널막(155) 상에 채널홀(151)의 중심 영역을 채우는 코어절연막(157) 및 캡핑패턴(159)을 형성한다. 캡핑패턴(159)은 코어절연막(157) 상에서 채널홀(151)의 중심 영역을 채울 수 있다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b에 도시된 예비 적층체(PST)를 관통하는 슬릿(SI)을 형성할 수 있다. 슬릿(SI)의 레이아웃은 도 2를 참조하여 설명한 제2 슬릿(SI2)과 동일하다.
슬릿(SI)은 기판(SUB)의 제1 영역(A1)에 중첩될 수 있다. 즉, 슬릿(SI)은 예비소스적층체(PSOS)에 중첩될 수 있으므로, 슬릿(SI)을 형성하기 위한 식각 공정시, 예비소스적층체(PSOS)를 식각 정지막으로 이용할 수 있다. 특히, 예비소스적층체(PSOS)의 제2 소스막(109)을 식각 정지막으로 이용할 수 있다. 이로써, 깊은 깊이로 형성되는 슬릿(SI)을 위한 식각 공정의 영향으로, 주변회로배선(PCL)을 포함한 주변회로구조체(PC)가 손상되는 현상이 방지될 수 있다.
이어서, 슬릿(SI)을 통해 도 7a 및 도 7b에 도시된 예비 적층체(PST)의 제2 물질막들(133)을 선택적으로 제거할 수 있다. 제2 물질막들이 제거된 영역들은 게이트 영역들(GA)로서 정의한다. 게이트 영역들(GA)은 수직 구조체들(CPL)을 노출하도록 형성될 수 있다.
게이트 영역들(GA)을 형성하기 위한 식각 공정은 제1 절연물(113) 및 제2 절연물(115)에 중첩된 예비 적층체(PST)의 제1 물질막들(131) 및 제2 물질막들(133)이 더미 적층체(DM)로서 잔류할 수 있도록 제어될 수 있다.
지지 구조체들(161P, 161B)은 게이트 영역들(GA)이 형성되더라도 제1 물질막들(131)이 무너지지 않고 유지될 수 있도록 지지할 수 있다. 게이트 영역들(GA)을 형성하기 위한 식각 공정 동안, 지지 구조체들(161P, 161B)은 슬릿(SI)으로부터 유입된 식각 물질이 제1 절연물(113) 및 제2 절연물(115)에 중첩된 영역을 향하여 유입 되는 것을 차단할 수 있다. 이로써, 더미 적층체(DM)의 제2 물질막들(133)이 제거되지 않고 잔류될 수 있다.
도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b에 도시된 게이트 영역들(GA)을 제3 물질막들(135)로 채운다.
제3 물질막들(135) 각각은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 제3 물질막들(135) 각각은 저저항 배선을 위해 텅스텐 등의 저저항 금속이 이용될 수 있다. 제3 물질막들(135) 각각은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등의 베리어막을 더 포함할 수 있다.
상술한 공정에 의해, 제1 물질막들(131) 및 제3 물질막들(135)을 포함하는 게이트 적층체(GST)가 형성될 수 있다.
이어서, 슬릿(SI)의 측벽 상에 측벽 절연막(165)을 형성할 수 있다. 이후, 슬릿(SI)을 통해 노출된 제2 소스막(109)을 식각하여 소스 희생막(105)을 노출할 수 있다.
도 10a 및 도 10b를 참조하면, 도 9a 및 도 9b에 도시된 노출된 소스 희생막(105)을 제거한다. 소스 희생막이 제거된 영역을 소스 영역(SA)으로 정의한다.
이어서, 소스 영역(SA)을 통해 노출된 메모리막(153)을 식각하여 메모리막(153)을 제1 메모리막(153a) 및 제2 메모리막(153b)으로 분리할 수 있다. 채널막(155)의 측벽 일부는 제1 메모리막(153a)과 제2 메모리막(153b) 사이에서 노출될 수 있다. 소스 영역(SA) 형성 공정 및 메모리막 식각 공정 동안, 도 9a 및 도 9b에 도시된 제1 보호막(103) 및 제2 보호막(107)이 제거될 수 있다. 이로써, 소스 영역(SA)을 향하는 제2 소스막(109)의 바닥면 및 제1 소스막(101)의 상면이 노출될 수 있다.
제1 절연물(113)은 제2 절연물(115)과 다른 물질로 형성될 수 있다. 보다 구체적으로, 도 9a 및 도 9b에 도시된 노출된 소스 희생막(105)을 선택적으로 제거하는 공정에서, 제1 절연물(113)은 제2 절연물(115)에 비해 소스 희생막(105)에 대한 식각 선택비가 더 큰 물질을 포함할 수 있다. 이에 따라, 소스 희생막(105)을 선택적으로 제거하는 동안, 제1 절연물(113)은 제2 절연물(115)을 보호할 수 있다. 일 실시 예로서, 제1 절연물(113)은 질화막으로 형성될 수 있고, 제2 절연물(115)은 산화막으로 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 도 10a 및 도 10b에 도시된 소스 영역(SA) 내부에 채널 연결막(171)을 형성할 수 있다. 채널 연결막(171)은 채널막(155), 제1 소스막(101) 및 제2 소스막(109)에 접촉될 수 있다. 제1 소스막(101), 채널 연결막(171) 및 제2 소스막(109)은 소스적층체(SOS)로 정의된다. 채널 연결막(171)은 화학기상증착방식 또는 채널막(155), 제1 소스막(101) 및 제2 소스막(109)을 시드층으로 이용한 성장 방식을 이용하여 형성될 수 있다.
이어서, 슬릿(SI)의 내부를 채우는 소스콘택구조(181)를 형성한다. 소스콘택구조(181)는 측벽 절연막(165) 상에 형성되고, 채널 연결막(171)에 접촉된다.
이후, 더미 적층체(DM)를 관통하는 상부 콘택(185)을 형성할 수 있다. 상부 콘택(185)은 더미 적층체(DM)를 관통하여 하부 콘택(121)과 접속할 수 있다. 상부 콘택(185)과 하부 콘택(121)이 접속한 형태를 주변콘택플러그(187)로 정의한다. 주변콘택플러그(187)는 주변회로구조체(PC)의 주변회로배선(PCL)에 연결될 수 있다. 더미 적층체(DM)는 더미 층간 절연막들 및 희생막들의 적층 구조로 형성될 수 있다. 이에 따라, 주변콘택플러그(187)가 배치되는 공간을 정의하기 위한 식각 공정은 도전물 또는 반도체막의 차단없이 절연막들을 타겟으로 진행될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1120)는 앞서 도 1 내지 도 3b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 4a 내지 도 11b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 일 실시 예로서, 메모리 장치(1120)는 기판; 상기 기판 상에 서로 이격되어 배치된 소스적층체 및 소스절연막; 상기 소스적층체와 상기 소스절연막 사이에 배치된 분리절연막; 상기 소스적층체 상의 제1 적층체; 상기 소스절연막 상의 제2 적층체; 상기 제1 적층체 및 상기 소스적층체의 일부를 관통하는 수직 구조체; 및 상기 소스절연막을 관통하는 하부 콘택을 가질 수 있다. 메모리 장치(1120)의 구조는 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 컨트롤러(1211)는 도 12를 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
CPL: 수직 구조체 SI1, SL2: 제1 및 제2 슬릿
SIL: 분리절연막 SSIL: 소스절연막
CTP: 주변콘택플러그 GST: 게이트 적층체
DM: 더미 적층체 SOS: 소스적층체
BCT: 하부 콘택 UCT: 상부 콘택
SL1, SL2: 제1 및 제2 소스막 SCC: 채널 연결막
PSOS: 예비소스적층체 PST: 예비 적층체
101: 제1 소스막 103: 제1 보호막
105: 소스 희생막 107: 제2 보호막
109: 제2 소스막 131: 제1 물질막
133: 제2 물질막 135: 제3 물질막
113: 제1 절연물 115: 제2 절연물
151: 채널홀 153: 메모리막
155: 채널막 157: 코어절연막
159: 캡핑패턴 121: 하부 콘택
185: 상부 콘택 187:주변콘택플러그

Claims (26)

  1. 기판;
    상기 기판 상에 서로 이격되어 배치된 소스적층체 및 소스절연막;
    상기 소스적층체와 상기 소스절연막 사이에 배치된 분리절연막;
    상기 소스적층체 상의 제1 적층체;
    상기 소스절연막 상의 제2 적층체;
    상기 제1 적층체 및 상기 소스적층체의 일부를 관통하는 수직 구조체; 및
    상기 소스절연막을 관통하는 하부 콘택을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소스적층체와 상기 소스절연막은 동일한 레벨에 배치된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 분리절연막은 상기 소스절연막과 다른 물질을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 분리절연막은 질화막을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 기판과 상기 소스적층체 사이 및 상기 기판과 상기 소스절연막 사이에 배치된 주변회로구조체를 더 포함하고,
    상기 하부 콘택은 상기 주변회로구조체와 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 분리절연막은 상기 소스적층체와 상기 소스절연막 사이에 배치된 제1 부분; 및 상기 소스절연막과 상기 주변회로구조체 사이에 배치된 제2 부분을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 분리절연막의 상기 제2 부분은 상기 하부 콘택에 의해 관통되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제2 적층체를 관통하여 상기 하부 콘택과 접속하는 상부 콘택을 더 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 하부 콘택은 상기 소스적층체와 이격되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 분리절연막은 상기 소스절연막에 의해 관통되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 소스적층체는 제1 소스막 및 제2 소스막을 포함하고,
    상기 수직 구조체는 상기 제1 소스막을 관통하고, 상기 제2 소스막의 일부를 관통하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 소스적층체는 상기 제1 소스막과 상기 제2 소스막 사이에 채널 연결막을 더 포함하고,
    상기 수직 구조체는 채널막 및 메모리막을 포함하고,
    상기 채널 연결막은 상기 채널 연결막과 동일한 레벨에 배치된 상기 채널막의 일부와 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 주변회로구조체 상의 소스적층체;
    상기 소스적층체를 관통하는 개구부;
    상기 개구부 내부의 소스절연막;
    상기 소스절연막과 상기 소스적층체 사이의 분리절연막;
    상기 소스적층체 상의 복수의 층간 절연막들 및 복수의 도전막들을 포함하는 제1 적층체;
    상기 제1 적층체를 구획하고, 상기 소스적층체 내부로 연장된 슬릿; 및
    상기 소스절연막을 관통하는 하부 콘택을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 분리절연막은 상기 주변회로구조체와 상기 소스절연막 사이로 연장되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 분리절연막은 상기 소스적층체의 측벽에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 소스절연막 상의 복수의 더미 층간 절연막들 및 복수의 희생막들을 포함하는 제2 적층체를 더 포함하는 반도체 메모리 장치.
  17. 제1 영역 및 제2 영역을 포함하는 기판 상에 주변회로구조체를 형성하는 단계;
    상기 주변회로구조체 상에 예비소스적층체를 형성하는 단계;
    상기 예비소스적층체를 관통하는 개구부를 상기 제2 영역에 중첩되게 형성하는 단계;
    상기 개구부 측벽을 따라 제1 절연물을 형성하는 단계;
    상기 개구부 내부에 제2 절연물을 형성하는 단계;
    상기 제2 절연물을 관통하는 하부 콘택을 형성하는 단계;
    상기 예비소스적층체 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 예비 적층체를 형성하는 단계;
    상기 예비 적층체 및 상기 예비소스적층체의 일부를 관통하는 수직 구조체를 상기 제1 영역에 중첩되게 형성하는 단계;
    상기 예비 적층체를 관통하여 상기 하부 콘택과 접속하는 상부 콘택을 상기 제2 영역에 중첩되게 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제1 절연물은 상기 예비소스적층체의 측벽에 형성된 제1 부분; 상기 개구부의 바닥면에 형성된 제2 부분; 및 상기 예비소스적층체를 덮도록 형성된 제3 부분을 포함하는 반도체 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제1 절연물의 상기 제2 부분 및 상기 제3 부분을 제거하는 단계를 더 포함하고,
    상기 제2 절연물은 상기 제1 절연물의 상기 제1 부분 상에 형성되는 반도체 메모리 장치의 제조 방법.
  20. 제 18 항에 있어서,
    상기 제1 절연물의 상기 제3 부분이 제거되도록 상기 제1 절연물과 상기 제2 절연물을 평탄화하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 하부 콘택은 상기 제1 절연물의 상기 제2 부분을 관통하는 반도체 메모리 장치의 제조 방법.
  22. 제 17 항에 있어서,
    상기 예비 적층체를 관통하는 슬릿을 상기 제1 영역에 중첩되게 형성하는 단계; 및 상기 슬릿을 통해 상기 제2 물질막들을 제3 물질막들로 교체하여 게이트 적층체를 형성하는 단계를 더 포함하고,
    상기 제1 물질막들 및 상기 제2 물질막들은 상기 제2 영역에 중첩되게 잔류된 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 예비소스적층체는 상기 기판 상에 적층된 제1 소스막 및 소스 희생막을 포함하고,
    상기 수직 구조체는 채널막 및 메모리막을 포함하고,
    상기 소스 희생막으로 둘러싸인 상기 메모리막의 일부와 상기 소스 희생막을 채널 연결막으로 교체하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 제1 절연물은 상기 제2 절연물에 비해 상기 소스 희생막에 대한 식각 선택비가 더 큰 물질을 포함하는 반도체 메모리 장치의 제조 방법.
  25. 주변회로구조체 상에 제1 소스막 및 소스 희생막을 포함하는 예비소스적층체를 형성하는 단계;
    상기 예비소스적층체를 관통하는 개구부를 형성하는 단계;
    상기 개구부 측벽을 따라 제1 절연물을 형성하는 단계;
    상기 제1 절연물에 의해 개구된 상기 개구부 내부에 제2 절연물을 형성하는 단계;
    상기 제2 절연물을 관통하는 하부 콘택을 형성하는 단계;
    상기 예비소스적층체 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 예비 적층체를 형성하는 단계;
    상기 예비 적층체를 관통하는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 상기 소스 희생막을 채널 연결막으로 교체하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 개구부 내부는 제1 절연물 및 제2 절연물이 적층되어 형성되고,
    상기 하부 콘택은 제1 절연물 및 제2 절연물을 관통하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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