CN108074937A - 制造半导体装置的方法 - Google Patents

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Abstract

本文提供了制造半导体装置的方法。所述制造半导体装置的方法包括以下步骤：在下部结构上交替堆叠第一材料层和第二材料层；形成穿过所述第一材料层和所述第二材料层的第一孔，每个所述第一孔限定沟道区；通过所述第一孔来去除所述第二材料层，使得在所述第一材料层之间形成层间间隔；以及通过所述第一孔来形成填充相应的层间间隔的导电图案。

Description

制造半导体装置的方法
技术领域
本公开的各种实施方式涉及半导体装置，并且更具体地，涉及制造包括半导体图案的堆叠的半导体装置的方法。
背景技术
半导体装置可以包括具有能够存储数据的存储单元的存储阵列。存储阵列可以以三维来布置，以提高半导体装置的集成度。以三维布置的存储单元可以通过导电图案的堆叠来接收选通信号。已经提出了各种技术来简化这种三维半导体装置的制造处理。
发明内容
本公开的各种实施方式涉及半导体装置的简化制造方法。
本公开的一个实施方式提供了一种制造半导体装置的方法，该方法包括以下步骤：在下部结构上交替堆叠第一材料层和第二材料层；形成穿过所述第一材料层和所述第二材料层的第一孔，每个所述第一孔限定沟道区；通过所述第一孔来去除所述第二材料层，使得在所述第一材料层之间形成层间间隔；以及通过所述第一孔来形成填充相应的层间间隔的导电图案。
该方法还可以包括以下步骤：沿着所述第一孔的侧壁形成隧穿绝缘层；以及在所述隧穿绝缘层上形成沟道层，每个所述沟道层用作所述沟道区。
所述层间间隔的部分区域可以被所述导电图案填充，使得环形间隔被限定在所述隧穿绝缘层与所述导电图案之间的每个所述层间间隔中。
在形成所述第一孔之前，该方法还可以包括以下步骤：同时形成将所述第一材料层和所述第二材料层划分为块堆叠的块分离层和将每个所述块堆叠划分为线堆叠的线分离层。
附图说明
以下，现在将参照附图来更全面地描述示例性实施方式；然而，它们可以以不同的形式来实现，并且不应被解释为限于本文所阐述的实施方式。相反，这些实施方式被提供来使得本公开将是彻底和完整的，并且将向本领域技术人员充分地传达这些示例性实施方式的范围。
在附图中，为了清楚例示起见，尺寸可能被夸大。应当理解，当元件被称为位于两个“之间”时，其可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。
图1是例示根据本公开的实施方式的半导体装置的框图；
图2A和图2B是例示半导体装置的块堆叠的视图；
图3A、图3B和图3C是例示根据本公开的实施方式的块堆叠的第一区域的平面图；
图4A和图4B是例示根据本公开的单元串的实施方式的截面图；
图5是例示根据本公开的实施方式的块堆叠的第二区域的平面图；
图6是例示根据本公开的实施方式的块堆叠与接触塞之间的联接关系的截面图；
图7A和图7B是例示根据本公开的实施方式的虚拟结构的截面图；
图8A、图8B、图8C、图8D和图8E是例示根据本公开的实施方式的制造半导体装置的方法的截面图；
图9A和图9B是例示根据本公开的实施方式的制造半导体装置的方法的截面图；
图10是例示根据本公开的实施方式的半导体装置及其制造方法的截面图；
图11是例示根据本公开的实施方式的半导体装置及其制造方法的截面图；
图12是例示根据本公开的实施方式的存储系统的框图；以及
图13是例示包括参照图12所示的存储系统的计算系统的框图。
具体实施方式
以下，将参照附图来更详细地描述实施方式。本文参照作为实施方式和中间结构的示意性例示的截面例示来描述实施方式。这样，例示的形状变化应被预计作为例如制造技术和/或容差的结果。因此，实施方式不应被解释为限于本文所示的区域的特定形状，而是可以包括由例如制造导致的形状偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”这样的术语可以用于描述各种组件，但是它们不应限制各种组件。这些术语仅用于将组件与其它组件区分开的目的。例如，在不脱离本公开的精神和范围的情况下，第一组件可以被称为第二组件，并且第二组件可以被称为第一组件等。此外，“和/或”可以包括所提及的组件中的任一种或组合。
此外，只要句中没有明确提及，单数形式就可以包括复数形式。此外，本说明书中所使用的“包含/包括”或“包含有/包括有”表示存在或可以添加一个或更多个组件、步骤、操作和元件。
此外，除非另有定义，否则本说明书中使用的包括技术和科学术语的所有术语具有与相关领域技术人员一般所理解的含义相同的含义。在一般使用的词典中定义的术语应被解释为具有与在相关领域的背景下所解释的含义相同的含义，并且除非在本说明书中另外清楚地定义，否则所述术语不应被解释为具有理想化或过于正式的含义。
还应当注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一组件，而且也可以通过中间组件间接联接另一组件。另一方面，“直接连接/直接联接”是指一个组件直接联接另一组件，而不存在中间组件。
图1是例示半导体装置100的框图。
参照图1，半导体装置100包括存储单元阵列10和外围电路20。半导体装置100可以是非易失性存储装置。半导体装置100可以是NAND闪存装置。
存储单元阵列10通过行线RL联接至地址解码器21。存储单元阵列10通过位线BL联接至读/写电路23。
存储单元阵列10包括多个存储块。每个存储块均包括多个单元串。每个单元串均包括堆叠在基板上的多个存储单元。存储单元可以是非易失性存储单元。存储单元可以通过沟道层来彼此串联联接，以形成单元串。
外围电路20包括地址解码器21、电压生成器22、读/写电路23、输入/输出缓冲器24和控制逻辑25。
地址解码器21在控制逻辑25的控制下操作。地址解码器21通过行线RL联接至存储单元阵列10，并被配置为控制行线RL。行线RL联接至形成存储单元阵列10的块堆叠的源极选择线、字线和漏极选择线。
地址解码器21从控制逻辑25接收地址ADDR。
地址ADDR包括块地址和行地址。地址解码器21被配置为对所接收到的地址ADDR当中的块地址进行解码。地址解码器21可以响应于所解码的块地址来选择对应的一个存储块。
电压生成器22在控制逻辑25的控制下操作。电压生成器22使用施加至半导体装置100的外部供电电压来生成内部供电电压。将内部供电电压被施加至地址解码器21、读/写电路23、输入/输出缓冲器24和控制逻辑25，并用作半导体装置100的操作电压。
读/写电路23可以通过位线BL联接至存储单元阵列10。读/写电路23可以被配置为响应于控制逻辑25的控制来控制位线BL。
控制逻辑25联接至地址解码器21、电压生成器22、读/写电路23和输入/输出缓冲器24。控制逻辑25从输入/输出缓冲器24接收控制信号CTRL和地址ADDR。控制逻辑25被配置为响应于控制信号CTRL来控制半导体存储装置100的整体操作。控制逻辑25将地址ADDR发送到地址解码器21。
输入/输出缓冲器24从外部接收控制信号CTRL和地址ADDR，并将接收到的控制信号CTRL和地址ADDR发送到控制逻辑25。另外，输入/输出缓冲器24被配置为将从外部输入的数据DATA发送到读/写电路23，或将从读/写电路23接收的数据DATA输出到外部。
外围电路20可以包括多个驱动晶体管和寄存器，以执行上述操作。为了提高集成度，外围电路20的一部分可以被设置为与存储单元阵列10交叠，并且存储单元阵列10可以包括以三维布置的存储单元。
存储单元阵列10可以包括通过存储块而彼此分离的块堆叠。块堆叠可以由不同的块选择信号来控制。包括在每个块堆叠中的导电图案可以由相同的块选择信号来控制。
图2A和图2B是例示半导体装置的块堆叠BLK的视图。
参照图2A，块堆叠BLk可以包括第一区域A1和至少一个第二区域A2。第一区域A1是设置有单元串的区域，第二区域A2是设置有接触塞的区域。接触塞与向单元串发送选通信号的导电图案接触。
第二区域A2被设置成在第一方向D1上与第一区域A1相邻。单元串可以沿着第一方向D1和与第一方向D1相交的第二方向D2布置成矩阵形状。向单元串发送选通信号的导电图案可以沿着第三方向D3堆叠。第三方向D3与在第一方向D1和第二方向D2上延伸的水平表面垂直相交。
参照图2B，块堆叠BLk可以包括沿着第三方向D3堆叠的下部结构LST、中间结构MST和上部结构UST。
例如，下部结构LST可以包括将选通信号发送到管状晶体管的管栅。中间结构MST可以包括将选通信号发送到存储单元的字线。上部结构UST可以包括将选通信号发送到漏极选择晶体管的漏极选择线以及将选通信号发送到源极选择晶体管的源极选择线。
对于另一示例，下部结构LST可以包括源极选择线和源极区。源极选择线将选通信号发送到源选择晶体管。中间结构MST可以包括将选通信号发送到存储单元的字线。上部结构UST可以包括将选通信号发送到漏极选择晶体管的漏极选择线。
图3A至图3C是例示根据本公开的块堆叠的第一区域的各种实施方式的平面图。
参照图3A至图3C，将块堆叠彼此分离的块分离层S1可以被设置在第一区域A1中。每个块堆叠可以通过第一区域A1中的线分离层S2来分离成多个线堆叠LA。线分离层S2被设置在第一区域A1中，并且沿着第二方向D2布置在相邻的块分离层S1之间。
块分离层S1、线分离层S2和线堆叠LA可以沿着第一方向D1延伸。
每个线堆叠LA被单元柱CP贯穿。单元柱CP可以沿着第一方向D1设置在直线上，或者以之字形的方式来设置。每个线堆叠L均可以被一行单元柱CP贯穿，如图所示，或者尽管未例示，但也可以被两行或更多行的单元柱CP贯穿。
块分离层S1和线分离层S2中的每一个均可以具有线型形状，如图3A所示。块分离层S1和线分离层S2可以包括在相对于第一方向D1彼此相邻的单元柱CP之间突出的突起P，如图3B和图3C所示。因此，块分离层S1和线分离层S2中的每一个的侧壁具有突起-凹陷结构。
参照图3B，块分离层S1和线分离层S2中的每个突起P可以按照沿着第二方向D2延伸的杆的形式来形成。
参照图3C，块分离层S1和线分离层S2中的每一个的侧壁具有与单元柱CP的外形对应的突起-凹陷结构。例如，当每个单元柱CP具有圆形截面时，块分离层S1和线分离层S2的每一个的侧壁可以具有与单元柱CP的外形对应的波形形状。
图4A和图4B是例示根据本公开的单元串的各种实施方式的截面图。具体地，参照图4A和图4B，例示了下部结构包括管状晶体管的情况。此外，图4A和图4B是沿着图3A至图3C中的线I-I'截取的第一区域的截面图。
参照图4A和图4B，单元串可以包括通过沟道层143串联联接的至少一个漏极选择晶体管DST、存储单元MC、管状晶体管Ptr和至少一个源极选择晶体管SST。存储单元MC可以在管状晶体管Ptr上被布置成至少两行。漏极选择晶体管DST可以被设置为在存储单元MC上方具有单层结构或者两层或更多层结构。源极选择晶体管SST可以被设置为在存储单元MC上方具有单层结构或者两层或更多层结构。
管状晶体管Ptr的栅极是管栅的一部分。管栅可以包括由导电材料形成的第一管栅101和第二管栅105。第二管栅105可以被设置在第一管栅101上。管状晶体管Ptr的沟道区P_CH是沟道层143中的被第一管栅101和第二管栅105包围的一部分。第一管栅101和第二管栅105与参照图2B所述的下部结构LST对应。下部结构LST可以从图2A中所示的第一区域A1延伸至第二区域A2。
层间绝缘层111和导电图案133交替堆叠在下部结构LST上。交替堆叠的层间绝缘层111和导电图案133可以被划分为中间结构MST和设置在中间结构MST上的上部结构UST。交替堆叠的层间绝缘层111和导电图案133可以被块分离层S1和线分离层S2贯穿。
中间结构MST的导电图案133是用作存储单元MC的栅极的字线WL。上部结构UST的导电图案133是用作漏极选择晶体管DST的栅极的漏极选择线DSL和用作源极选择晶体管SST的栅极的源极选择线SSL。漏极选择线DSL和源极选择线SSL中的每一个均可以被设置为在字线WL上方具有单层结构或者两层或更多层结构。
至少一些线分离层S2被设置在栅极选择线DSL与源极选择线SSL之间。字线WL可以被线分离层S2划分为漏极侧字线和源极侧字线。漏极侧字线是设置在漏极选择线DSL下方的字线WL，源极侧字线是设置在源极选择线SSL下方的字线WL。
层间绝缘层111和导电图案133可以被第一区域中的单元柱CP贯穿。每个单元柱CP均可以包括第一多层。
参照图4A，第一多层可以包括沿着穿过第一区域中的层间绝缘层111和导电图案133的每个第一孔的侧壁形成的隧穿绝缘层141和沟道层143。沟道层143可以延伸到第一管栅101和第二管栅105中，使得沟道层143的一部分用作管状沟道区P_CH。沟道层143可以包括：漏极侧沟道区D_CH，其从管状沟道区P_CH的第一端延伸，并且穿过漏极选择线DSL和设置在漏极选择线DSL下方的漏极侧字线；以及源极侧沟道区S_CH，其从管状沟道区P_CH的第二端延伸并且穿过源极选择线SSL和设置在源极选择线SSL下方的源极侧字线。
隧穿绝缘层141延伸并包围管状沟道区P_CH，使得隧穿绝缘层141的一部分用作管状晶体管Ptr的栅极绝缘层。
从单元柱CP到导电图案133的水平距离可以大于从单元柱CP到层间绝缘层111的水平距离。因此，环形间隔RS可以被限定在层间绝缘层111之间。每个环形间隔RS可以被填充有第一阻挡绝缘层137和数据存储层139。
每个第一阻挡绝缘层137被形成在相关联的环形间隔RS中对应的导电图案133的侧壁上。每个数据存储层139被密封在对应的环形间隔RS中。当数据存储层139通过层间绝缘层111彼此分离而不是彼此联接时，可以增强存储单元MC的数据保持特性。另外，可以减轻设置在不同层的存储单元MC之间的干扰现象。
层间绝缘层111可以与单元柱CP直接接触。另选地，第二阻挡绝缘层135可以被设置在层间绝缘层111与单元柱CP之间。第二阻挡绝缘层135可以沿着层间绝缘层111与单元柱CP之间的界面、环状间隔RS的表面和管状沟道区P_CH的外表面延伸。
参照图4B，第一多层可以包括沿着穿过第一区域中的层间绝缘层111和导电图案133的每个第一孔的侧壁形成的第一阻挡绝缘层137、数据存储层139、隧穿绝缘层141和沟道层143。沟道层143和隧穿绝缘层141可以具有与参照图4A所述的结构相同的结构。
第一阻挡绝缘层137包围隧穿绝缘层141的外表面，并且数据存储层139被设置在隧穿绝缘层141与第一阻挡绝缘层137之间。第一阻挡绝缘层137和数据存储层139延伸以包围管状沟道区P_CH，因此可以用作管状晶体管Ptr的栅极绝缘层。
单元柱CP和管状沟道区P_CH可以被第二阻挡绝缘层135包围。
参照图4A和图4B，沟道层143可以由半导体材料制成。沟道层143可以具有包围芯绝缘层145的衬垫的形式。在这种情况下，芯绝缘层145的端部可以被形成为低于沟道层143的端部。沟道层143的端部可以被形成为包围设置在芯绝缘层145的相应端部上的覆盖层147。每个覆盖层147可以由掺杂的硅层形成并用作结。
每个导电图案133均可以包括掺杂的硅层、硅化物层和金属层当中的至少一个。金属层可以由电阻低于硅层的电阻的金属制成，并且例如，可以包括钨。
第一阻挡绝缘层137可以由氧化硅层形成。数据存储层139可以由能够俘获电荷的氮化硅层形成。隧穿绝缘层141可以由使得电荷隧穿成为可能的氧化硅层形成。第二阻挡绝缘层135可以由能够防止背部隧穿现象的绝缘层形成。例如，第二阻挡绝缘层135可以由氧化铝Al2O3层形成。
设置在漏极选择线DSL与沟道层143之间的第一阻挡绝缘层137和数据存储层139可以用作漏极选择晶体管DST的栅极绝缘层。设置在源极选择线SSL与沟道层143之间的第一阻挡绝缘层137和数据存储层139可以用作源极选择晶体管SST的栅极绝缘层。
图5是例示根据本公开的实施方式的块堆叠的第二区域的平面图。
参照图5，将块堆叠彼此分离的块分离层S1从第一区域A1延伸至第二区域A2。尽管图5中所示的每个块分离层S1具有线型形状，但块分离层S1的形状不限于线型形状。例如，第二区域A2的每个块分离层S1可以包括突起，并且包括各自均具有突起-凹陷结构的侧壁，如参照图3B和图3C所述。
参照图3A至图3C所述的每个线堆叠LA的端部延伸至第二区域A2。以下，每个线堆叠LA的端部被定义为焊盘PAD。焊盘PAD可以在第二区域A2中以阶梯式形状来构图。焊盘PAD可以被绝缘柱S3贯穿。
焊盘PAD可以被虚拟柱DP贯穿。构成焊盘PAD的导电图案的端部与接触塞CT接触。接触塞CT可以被设置在第二区域A2中的虚拟柱DP之间。
图6是例示块堆叠与接触塞之间的联接关系的截面图。图7A和图7B是例示虚拟结构的截面图。具体地，图6、图7A和图7B例示了下部结构包括管状晶体管的情况。此外，图6是沿着图5中的线II-II'截取的截面图，并且图7A和图7B是沿着图5中的线III-III'截取的截面图。
参照图6、图7A和图7B，下部结构LST、中间结构MST和上部结构UST的端部被设置在第二区域中。
第二区域中的下部结构LST包括从第一区域延伸的第一管栅101和第二管栅105。
第二区域中的中间结构MST和上部结构UST包括从第一区域延伸的层间绝缘层111和导电图案133。层间绝缘层111和导电图案133可以被构图为在第二区域中具有阶梯式结构SW。阶梯式结构SW可以被平整绝缘层117覆盖。
参照图6，层间绝缘层111和导电图案133可以被第二区域中的绝缘柱S3贯穿。绝缘柱S3被设置在彼此间隔开的位置处，使得图5中的焊盘PAD可以不被绝缘柱S3分离成多个图案。
接触塞CT可以延伸，以与对应于其的导电图案133接触。
参照图7A和图7B，虚拟结构被形成在第二区域中。虚拟结构可以包括穿过第二区域中的层间绝缘层111和导电图案133的虚拟柱DP。每个虚拟柱DP均可以包括由与参照图4A或图4B所述的第一多层的材料相同的材料制成的第二多层。
参照图7A，第二多层可以由与参照图4A所述的第一多层的材料相同的材料制成。具体地，第二多层可以包括沿着穿过第二区域中的层间绝缘层111和导电图案133的每个第二孔的侧壁形成的隧穿绝缘层141和沟道层143。第二孔可以延伸到第二管栅105中。隧穿绝缘层141和沟道层143可以延伸到每个第二孔的底部上。
参照图4A所述的环形间隔RS可以在设置在第二区域中的层间绝缘层111之间延伸。在这种情况下，从虚拟柱DP到导电图案133的水平距离可以大于从虚拟柱DP到层间绝缘层111的水平距离。虚拟结构还可以包括填充第二区域的环形间隔RS的第一阻挡绝缘层137和数据存储层139。
每个第一阻挡绝缘层137被形成在相关联的环形间隔RS中的对应的导电图案133的侧壁上。每个数据存储层139可以通过相关联的隧穿绝缘层141来被密封在对应的环形间隔RS中。
参照图4A所述的第二阻挡绝缘层135可以在第二区域的第二孔和层间间隔的表面上延伸。
参照图7B，第二多层可以包括沿着穿过第二区域中的层间绝缘层111和导电图案133的每个第二孔的侧壁形成的第一阻挡绝缘层137、数据存储层139、隧穿绝缘层141和沟道层143。第二孔、沟道层143和隧穿绝缘层141可以具有与参照图7A所述的结构相同的结构。
第一阻挡绝缘层137包围隧穿绝缘层141的外表面，并且数据存储层139被设置在隧穿绝缘层141与第一阻挡绝缘层137之间。
参照图4B所述的第二阻挡绝缘层135可以被设置在第二区域中的第二孔的表面上。
参照图7A和图7B，第二区域中的沟道层143可以由半导体材料形成。沟道层143可以具有包围芯绝缘层145的衬垫的形式。在这种情况下，芯绝缘层145可以被形成为低于沟道层143，并且沟道层143可以被形成为包围设置在芯绝缘层145上的覆盖层147。设置在第二区域中的覆盖层147可以由掺杂的硅层形成，并且可以被包括在虚拟结构中。
图8A至图8E是例示根据本公开的实施方式的制造半导体装置的方法的截面图。具体地，图8A至图8E通过处理的步骤来例示沿着图3A至图3C中的线I-I'截取的第一区域的截面图以及沿着图5中的线II-II'和线III-III'截取的第二区域的截面图。另外，图8A至图8E是例示制造包括管状晶体管的半导体装置的方法的截面图。
参照图8A，形成包括嵌入有牺牲层103的管栅的下部结构。下面将详细描述形成下部结构的处理的示例。
首先，沉积导电层，以形成第一管栅101。然后，通过蚀刻第一管栅101来在第一区域中形成第一管孔PH。随后，在第一管孔PH中填充牺牲层103。牺牲层103可以由与通过以下处理形成的第二材料层113的材料相同的材料形成。
随后，沉积导电层，以按照用导电层覆盖牺牲层103这样的方式来在第一管栅101上形成第二管栅105。
在形成如上所述的下部结构之后，将用作层间绝缘层111的第一材料层和相对于第一材料层具有蚀刻选择性的第二材料层113交替堆叠在下部结构上。第二材料层113可以由相对于层间绝缘层111具有蚀刻选择性的绝缘材料制成。例如，层间绝缘层111可以由氧化物层形成，第二材料层113可以由非金属氮化物层形成。
随后，蚀刻层间绝缘层111和第二材料层113，以在第二区域中形成阶梯式结构SW。在图5中所示的第一方向D1和第二方向D2上形成阶梯式结构SW。由于阶梯式结构SW，所以在第一方向D1和第二方向D2上暴露出了设置在不同层上的材料层。
然后，可以形成平整绝缘层117，以覆盖阶梯式结构SW。
随后，可以同时形成块分离层S1、线分离层S2和绝缘柱S3，以穿过层间绝缘层111和第二材料层113。下面将详细描述形成块分离层S1、线分离层S2和绝缘柱S3的处理的示例。
首先，通过蚀刻层间绝缘层111和第二材料层113形成狭缝和孔。狭缝可以包括限定形成有块分离层S1的区域的第一狭缝和限定形成有线分离层S2的相应区域的第二狭缝。孔可以与第一狭缝和第二狭缝间隔开，并且可以被设置在第二区域中彼此间隔开的位置处。
随后，形成绝缘层，使得第一狭缝、第二狭缝和孔被绝缘层填充。然后，可以使绝缘层的表面变平。这样，形成了填充第一狭缝的块分离层S1、填充第二狭缝的线分离层S2和填充孔的绝缘柱S3。
块分离层S1将层间绝缘层111和第二材料层113分离成块堆叠，并且线分离层S2将相应的块堆叠分离成线堆叠。每个线堆叠的端部具有阶梯式结构SW。绝缘柱S3被设置成穿过相应的线堆叠的端部。
在本公开的实施方式中，同时形成块分离层S1、线分离层S2和绝缘柱S3。因此，根据本公开的实施方式，可以简化半导体装置的制造处理。
在已经形成块分离层S1、线分离层S2和绝缘柱S3之后，通过蚀刻层间绝缘层111和第二材料层113来同时形成第一孔H1和第二孔H2。第一孔H1穿过层间绝缘层111和第二材料层113。第一孔H1被设置在第一区域中彼此相邻的块分离层S1与线间隔S2之间以及第一区域中相邻的线分离层S2之间。第二孔H2穿过第二区域中的层间绝缘层111和第二材料层113。
第一孔H1和第二孔H2还可以穿过第二管栅105。因此，牺牲层103可以通过第一孔H1而暴露。
在形成第一孔H1和第二孔H2的处理期间，可以蚀刻平整绝缘层117。
参照图8B，通过第一孔H1和第二孔H2去除第二材料层，使得在层间绝缘层111之间形成层间间隔131。每个层间间隔131从第一区域延伸至第二区域。第一孔H1可以用作用于去除第一区域的第二材料层的蚀刻材料的入口，并且第二孔H2可以用作用于去除构成相应的线堆叠的端部的第二材料层的蚀刻材料的入口。
当参照图8A所述的牺牲层由与第二材料层相同的非金属氮化物层形成时，可以在去除第二材料层的同时去除牺牲层。因此，可以对设置在第一管栅101中的管孔PH进行开口。根据本公开的实施方式，可以在同一蚀刻步骤中去除第二材料层和牺牲层，从而可以在同一蚀刻步骤中对层间间隔131和管孔PH进行开口。因此，可以简化半导体装置的制造处理。此外，与金属材料层相比，非金属氮化物层可以在较短的时间内以低成本容易地去除，而没有残留物。因此，可以便于蚀刻第二材料层和牺牲层的处理。
根据本公开的实施方式，层间间隔131的形状和堆叠有层间绝缘层111的形状可以由块分离层S1、线分离层S2和绝缘柱S3支撑并维持。
参照图8C，通过第一孔H1和第二孔H2来形成分别填充层间间隔131的导电图案133。可以执行以下处理来形成导电图案133。
首先，可以形成导电层，使得每个层间间隔131的至少一部分被其填充。然后，可以执行蚀刻处理和清洁处理，以从第一孔H1、第二孔H2和管孔PH中去除导电层。导电图案133的导电层通过第一孔H1朝向在第一区域中的开口的层间间隔来绘制，并且通过第二孔H2从相应的线堆叠的端部朝向第二区域中开口的层间间隔来绘制。
根据本公开的实施方式，由于在形成单元柱之前形成了导电图案133，所以可以从根本上防止单元柱阻碍导电图案133的形成的问题。因此，根据本公开的实施方式，导电图案133可以被容易地绘制到层间间隔131中的离作为导电图案133的入口的第一孔H1和第二孔H2相对远的侧壁。因此，可以确保每个导电图案133的足够体积，从而可以减轻导电图案133的电阻。因此，可以减少字线加载问题。此外，尽管每个单元柱的直径相对较大，但是防止了单元柱阻碍导电层的形成的问题。因此，根据本公开的实施方式，减少了限制每个单元柱的直径的因素。
使填充相应的层间间隔131的每个导电图案133的一部分凹进。因此，每个导电图案133仅保持在对应的层间间隔131的一部分中，使得在层间间隔131中形成了环形间隔RS。
参照图8D，形成第一阻挡绝缘层137，以覆盖形成在环形间隔中相应的导电图案133的侧壁。然后，在相应的第一阻挡绝缘层137上形成填充相应的环形间隔的数据存储层139。
可以通过沉积能够阻挡电荷的绝缘层并且然后经由蚀刻处理从第一孔、第二孔和管孔中去除绝缘层的部分来形成第一阻挡绝缘层137。能够阻挡电荷的绝缘层被形成为覆盖环形间隔中的导电图案133的侧壁。尽管第一阻挡绝缘层137保持覆盖相应的导电图案133的侧壁，但是可以使环形间隔中的第一阻挡绝缘层137凹入，使得环形间隔的部分分别开口。
可以通过沉积能够捕获电荷的存储层并且然后经由蚀刻处理从第一孔、第二孔和管孔中去除存储层的部分来形成数据存储层139。存储层被形成为覆盖环形间隔中的第一阻挡绝缘层137。数据存储层139是填充环形间隔并通过层间绝缘层111而彼此分开的存储层的部分。也就是说，每个数据存储层139仅被设置在对应的环形间隔中。
设置在每个线堆叠的端部中的第一阻挡绝缘层137和数据存储层139保持为被导电图案133包围的虚拟结构。
在实施方式中，还可以在形成第一阻挡绝缘层137之前形成第二阻挡绝缘层135。第二阻挡绝缘层135沿着层间间隔、第一孔、第二孔和管孔的表面延伸。
在已经形成数据存储层139之后，可以同时形成第一孔中的单元柱CP和第二孔中的虚拟柱DP。
形成单元柱CP和虚拟柱DP的处理可以包括沿着第一孔和第二孔的侧壁形成隧穿绝缘层141的步骤以及在隧穿绝缘层141上形成沟道层143的步骤。
隧穿绝缘层141沿着第一孔和第二孔的侧壁延伸，使得第一阻挡绝缘层137和数据存储层139被密封在隧穿绝缘层141与导电图案133之间限定的环形间隔中。
在已经对管孔开口之后形成隧穿绝缘层141。因此，第一孔中的隧穿绝缘层141不仅可以沿着第一孔的侧壁延伸，而且也可以沿着第一管栅101中的管孔的表面延伸。还可以在已经对管孔开口之后形成沟道层143。因此，第一孔中的沟道层143不仅可以沿着第一孔的侧壁延伸，而且也可以沿着第一管栅101中的管孔的表面延伸。沿着第一孔的侧壁和管孔的表面形成的沟道层143可以被划分为漏极侧沟道区D_CH、源极侧沟道区S_CH和管沟道区P_CH。第一孔中的隧穿绝缘层141和沟道层143形成单元柱CP。
第二孔中的隧穿绝缘层141和沟道层143不仅可以沿着第二孔的侧壁延伸，而且可以沿着第二孔的底部延伸。第二孔中的隧穿绝缘层141和沟道层143形成虚拟柱DP。虚拟柱DP、数据存储层139和包围虚拟柱DP的第一阻挡绝缘层137保持为虚拟结构。根据本公开的上述实施方式，虚拟结构被设置有线堆叠的相应端部的第二区域中的导电图案133包围。
当沟道层143沿着第一孔、第二孔和管孔的表面以衬垫的形式来形成时，第一孔、第二孔和管孔的内部可以填充有芯绝缘层145。芯绝缘层145的高度可以低于沟道层143的高度。在这种情况下，还可以在芯绝缘层145上形成与沟道层143的内侧壁接触的覆盖层147。覆盖层147和沟道层143可以由半导体层形成。覆盖层147可以掺杂有杂质。第二孔中的覆盖层147可以保持为虚拟结构。
参照图8E，在第二区域中形成穿过层间绝缘层111和平整层117中的至少一个的接触塞CT。接触塞CT延伸以接触导电图案133。如图5所示，接触塞CT被设置在包括虚拟柱DP的虚拟结构之间。
图9A和图9B是例示根据本公开的实施方式的制造半导体装置的方法的截面图。具体地，图9A至图9B通过处理的步骤来示出了沿着图3A至图3C的线I-I'截取的第一区域的截面图以及沿着图5中的线II-II'和线III-III'截取的第二区域的截面图。另外，图9A至图9B是例示制造包括管状晶体管的半导体装置的方法的截面图。
首先，通过参照图8A和图8B所述的处理来形成各自均具有阶梯式结构SW的端部的下部结构和线堆叠。下部结构可以包括形成有管孔PH的管栅，并且管栅可以包括第一管栅101和第二管栅105。阶梯式结构SW可以被平整绝缘层117覆盖。由块分离层S1限定的堆叠被线分离层S2分离成线堆叠。设置在第二区域中的线堆叠的端部被绝缘柱S3贯穿。层间绝缘层111彼此间隔开，并且层间间隔被置于其间。
如参照图8B所述，可以通过经由第一孔H1和第二孔H2去除第二材料层来形成层间间隔，并且可以通过第一孔H1来对管孔PH开口。
随后，如参照图8C所述，导电图案133通过第一孔H1和第二孔H2来形成。每个导电图案133可以完全填充对应的层间间隔，使得参照图8C所述的环形间隔RS没有开口。
参照图9B，可以同时形成填充第一孔的单元柱CP和填充第二孔的虚拟柱DP。
可以通过参照图8D所述的处理来形成单元柱CP和虚拟柱DP。不同于图8的情况，在第一孔和第二孔的侧壁上形成第一阻挡绝缘层137，以覆盖导电图案133。然后，形成数据存储层139、隧穿绝缘层141和沟道层143。
在对管孔开口之后形成第一阻挡绝缘层137、数据存储层139和隧穿绝缘层141。因此，第一孔中的第一阻挡绝缘层137、数据存储层139和隧穿绝缘层141不仅可以沿着第一孔的侧壁延伸，而且也可以沿着第一管栅101中的管孔的表面延伸。
沟道层143可以以与参照图8D所述的相同的方式来被划分为漏极侧沟道区D_CH、源极侧沟道区S_CH和管沟道区P_CH。
还可以以与参照图8D所述的相同的方式来形成芯绝缘层145和覆盖层147。
还可以在形成第一阻挡绝缘层137之前形成第二阻挡绝缘层135。一些第二阻挡绝缘层135沿着第一孔和管孔的表面延伸，而其它的第二阻挡绝缘层135沿着第二孔的表面延伸。
在已经形成单元柱CP和虚拟柱DP之后，以与参照图8E所述的相同的方式来在第二区域中形成接触塞CT。
图10是例示根据本公开的实施方式的半导体装置及其制造方法的截面图。图11是例示根据本公开的实施方式的半导体装置及其制造方法的截面图。具体地，图10和图11中的每一个均示出了沿着图3A至图3C中的线I-I'截取的第一区域的截面图以及沿着图5中的线II-II'和线III-III'截取的第二区域的截面图。另外，图10和图11是例示具有沟道层的下端与源极区接触的结构的半导体装置及其制造方法的截面图。
参照沿着如图10和图11所示的线I-I'截取的截面图，单元串可以包括通过沟道层243串联联接的至少一个漏极选择晶体管DST、存储单元MC和至少一个源极选择晶体管SST。存储单元MC可以被设置在漏极选择晶体管DST与源极选择晶体管SST之间。沟道层243与设置在源极选择晶体管SST下方的源极区201接触。
源极区201可以是导电层。例如，源极区201可以是掺杂的硅层。源极区201被包括在参照图2B所述的下部结构LST中。
层间绝缘层211和导电图案233交替堆叠在源极区201上。交替堆叠的层间绝缘层211和导电图案233可以被划分为下部结构LST、设置在下部结构LST上的中间结构MST和设置在中间结构MST上的上部结构UST。交替堆叠的层间绝缘层211和导电图案233可以被块分离层S1和线分离层S2贯穿。
下部结构LST的每个导电图案233是用作对应的源极选择晶体管SST的栅极的源极选择线SSL。中间结构MST的导电图案233是用作存储单元MC的栅极的字线WL。上部结构UST的每个导电图案233是用作对应的漏极选择晶体管DST的栅极的漏极选择线DSL。源极选择线SSL可以被设置为在字线WL下方具有单层结构或者两层或更多分层结构。漏极选择线DSL可以被设置为在字线WL上方具有单层结构或者两层或更多层结构。
设置在第一区域中的沟道层243用作单元串的沟道区。块分离层S1将层间绝缘层211和导电图案233限定为块堆叠。线分离层S2穿过块堆叠。线分离层被设置在沟道层243之间。
块堆叠的层间绝缘层211和导电图案233可以被第一区域中的单元柱CP贯穿。每个单元柱CP均可以包括第一多层。
参照如图10所示的沿着线I-I'截取的第一区域的截面图，每个单元柱CP的第一多层可以包括沿着穿过第一区域中的层间绝缘层211和导电图案233的每个第一孔的侧壁形成的隧穿绝缘层241和沟道层243。隧穿绝缘层241被形成为使得源极区201开口，以使沟道层243接触源极区201。
导电图案233、层间绝缘层21之间的环形间隔RS、第一阻挡绝缘层237和数据存储层239的布置可以与参照图4A所述的相同。
层间绝缘层211可以接触单元柱CP。另选地，第二阻挡绝缘层235可以被设置在层间绝缘层211与单元柱CP之间。第二阻挡绝缘层235可以沿着层间绝缘层211与单元柱CP之间的界面延伸。
参照如图11所示的沿着线I-I'截取的第一区域的截面图，第一多层可以包括沿着穿过第一区域中的层间绝缘层211和导电图案233的每个第一孔的侧壁形成的第一阻挡绝缘层237、数据存储层239、隧穿绝缘层241和沟道层243。沟道层243和隧穿绝缘层241可以具有与参照图10所述的结构相同的结构。
第一阻挡绝缘层237包围隧穿绝缘层241的外表面，并且数据存储层239设置在隧穿绝缘层241与第一阻挡绝缘层237之间。第一阻挡绝缘层237与数据存储层239被形成为使得源极区201开口，以使沟道层243接触源极区201。
参照如图10和图11所示的沿着线I-I'截取的第一区域的截面图，沟道层243可以由半导体材料制成。沟道层243可以具有包围芯绝缘层245的衬垫的形式。在这种情况下，如参照图4A和图4B所述，每个单元柱CP还可以包括芯绝缘层245和覆盖层247。
导电图案233、第一阻挡绝缘层237、数据存储层239、隧穿绝缘层241和第二阻挡绝缘层235的材料和功能可以与参照图4A和图4B所述的材料和功能相同。
参照如图10和图11所示的沿着线II-II'和线III-III'截取的第二区域的截面图，源极区201从第一区域延伸至第二区域。而且，各自均包括交替堆叠的层间绝缘层211和导电图案233的线堆叠从第一区域延伸至第二区域。导电图案233的每个端部均可以在第二区域中具有阶梯式结构SW。阶梯式结构SW可以被平整绝缘层217覆盖。
参照如图10和图11所示的沿着线II-II'截取的第二区域的截面图，层间绝缘层211和导电图案233可以被第二区域中的绝缘柱S3贯穿。如参照图5所述，绝缘柱S3被设置在彼此间隔开的位置处，使得与每个线堆叠的端部对应的焊盘PAD不被绝缘柱S3分离成多个图案。
接触塞CT可以延伸，以接触对应的导电图案233。
参照如图10和图11所示的沿着线III-III'截取的第二区域的截面图，在第二区域中形成了虚拟结构。虚拟结构可以包括穿过层间绝缘层211的虚拟柱DP和第二区中的导电图案233。每个虚拟柱DP均可以包括由与第一多层相同的材料制成的第二多层。
参照如图10所示的沿着线III-III'截取的第二区域的截面图，第二多层可以包括沿着穿过第二区域中的层间绝缘层211和导电图案233的每个单元柱CP的侧壁形成的隧穿绝缘层241和沟道层243。
环形间隔RS可以从第一区域延伸至第二区域的层间绝缘层211之间的间隔。第二区域中的环形间隔RS、导电图案233、层间绝缘层211、第一阻挡绝缘层237和数据存储层239的布置可以与参照图5所述的相同。第二阻挡绝缘层235也可以以与第一区域相同的方式来被形成在第二区域中。
参照如图11所示的沿着线III-III'截取的第二区域的截面图，第二多层可以包括沿着穿过第二区域中的层间绝缘层211和导电图案233的每个第二孔的侧壁形成的第一阻挡绝缘层237、数据存储层239、隧穿绝缘层241和沟道层243。
第一阻挡绝缘层237包围隧穿绝缘层241的外表面，并且数据存储层139被设置在隧穿绝缘层241与第一阻挡绝缘层237之间。第二阻挡绝缘层235也可以以与第一区域相同的方式来被形成在第二区域中。
参照如图10和图11所示的沿着线II-II'和线III-III'截取的第二区域的截面图，芯绝缘层245和覆盖层247也可以以与第一区域相同的方式来被形成在第二区域中。设置在第二区域中的覆盖层247被包括在虚拟结构中。
可以通过修改参照图8A至图8E所述的制造半导体装置的方法来形成参照图10所述的半导体装置。可以通过修改参照图9A和图9B所述的制造半导体装置的方法来形成参照图11所述的半导体装置。
参照图10和图11所述的每个半导体装置没有管状晶体管。因此，在参照图10和图11所述的制造半导体装置的方法中，可以省略参照图8A和图9A所述的形成管栅的处理、形成管孔的处理以及形成填充管孔的牺牲层的处理。
参照图10和图11所述的每个半导体装置包括源极区201。因此，为了制造参照图10和图11所述的半导体装置，可以通过在交替堆叠参照图8A和图9A所述的作为层间绝缘层211的第一材料层和第二材料层之前形成诸如掺杂的硅层这样的导电层来设置源极区201。
参照图10和图11所述的半导体装置的沟道层243接触源极区201。因此，在参照图10和图11所述的制造半导体装置的步骤中，形成第一孔和第二孔，使得源极区201暴露。在图10的实施方式的情况下，从第一孔和第二孔的底部去除设置在第一孔和第二孔中的第二阻挡绝缘层235和隧穿绝缘层241，以对源极区201进行开口。在图11的实施方式的情况下，从第一孔和第二孔的底部去除设置在第一孔和第二孔中的第一阻挡绝缘层237、第二阻挡绝缘层235、数据存储层239和隧穿绝缘层241，以对源极区201进行开口。
在本公开的实施方式中，限定半导体装置的沟道区的孔用作绘制导电图案的路径。因此，可以不需要绘制导电图案的单独路径。因此，根据本公开的实施方式，可以简化半导体装置的制造处理。
图12是例示根据本公开的实施方式的存储系统的配置的框图。
参照图12，根据实施方式的存储系统1100包括存储装置1120和存储控制器1110。
存储装置1120可以包括参照图4A、图6和图7A所述的结构、参照图4B、图6和图7B所述的结构、参照图10所述的结构或者参照图11所述的结构。存储装置1120可以通过参照图8A至图8E所述的处理、参照图9A和图9B所述的处理或参照图10和图11所述的处理来形成。
存储装置1120可以是包括多个闪存芯片的多芯片封装件。
存储控制器1110被配置为控制存储装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。RAM 1111用作CPU 1112的操作存储器。CPU 1112执行用于存储控制器1110的数据交换的一般控制操作。主机接口1113被设置有与存储系统1100联接的主机的数据交换协议。此外，ECC 1114检测并纠正包括在从存储装置1120读取的数据中的错误，并且存储器接口1115与存储装置1120连接。另外，存储控制器1110还可以包括存储用于与主机连接的代码数据的只读存储器(ROM)等。
上述存储系统1100可以是配备有存储装置1120和控制器1110的存储卡或固态盘(SSD)。例如，当存储系统1100为SSD时，存储控制器1110可以经由诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)或集成驱动电子(IDE)这样的各种接口协议种的一种与外部(例如，主机)进行通信。
图13是例示根据本公开的实施方式的计算系统的配置的框图。
参照图13，根据本公开的实施方式的计算系统1200可以包括电联接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储系统1210。此外，如果计算系统1200为移动装置，则其还可以包括用于向计算系统1200提供操作电压的电池。还可以包括应用芯片组、相机图像处理器CIS、移动DRAM等。
如参照图12所述，存储系统1210可以被配置有存储装置1212和存储控制器1211。
本文已经公开了示例性实施方式，并且尽管采用了特定术语，但是它们仅在一般性和描述性意义上使用和解释，而不用于限制的目的。在一些情况下，自提交本申请起，如本领域普通技术人员将显而易见的，除非另有明确指示，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与特征、特性和/或元件结合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以对形式和细节进行各种改变。
相关申请的交叉引用
本申请要求于2016年11月10日提交的韩国专利申请第10-2016-0149525号的优先权，将其全部内容通过整体引用结合于此。

Claims (20)

1.一种制造半导体装置的方法，该方法包括以下步骤：
在下部结构上交替堆叠第一材料层和第二材料层；
形成穿过所述第一材料层和所述第二材料层的第一孔，所述第一孔中的每个第一孔限定沟道区；
通过所述第一孔来去除所述第二材料层，使得在所述第一材料层之间形成层间间隔；以及
通过所述第一孔来形成填充相应的层间间隔的导电图案。
2.根据权利要求1所述的方法，该方法还包括以下步骤：
沿着所述第一孔的侧壁形成隧穿绝缘层；以及
在所述隧穿绝缘层上形成沟道层，所述沟道层中的每个沟道层用作所述沟道区。
3.根据权利要求2所述的方法，
其中，所述下部结构包括嵌入有牺牲层的管栅，并且
其中，所述第一孔被形成为暴露所述牺牲层，
该方法还包括以下步骤：
在形成所述隧穿绝缘层和所述沟道层之前去除所述牺牲层；并且
在所述管栅中开设管孔，使得允许所述隧穿绝缘层和所述沟道层延伸到所述管栅中。
4.根据权利要求3所述的方法，其中，所述牺牲层由与所述第二材料层的材料相同的材料制成。
5.根据权利要求3所述的方法，其中，所述牺牲层由非金属氮化物层形成。
6.根据权利要求2所述的方法，
其中，所述下部结构包括源极区，
其中，所述第一孔被形成为暴露所述源极区，并且
其中，所述沟道层被形成为接触所述源极区。
7.根据权利要求2所述的方法，其中，所述层间间隔的部分区域被所述导电图案填充，使得环形间隔被限定在所述隧穿绝缘层与所述导电图案之间的每个所述层间间隔中。
8.根据权利要求7所述的方法，其中，通过在形成所述隧穿绝缘层之前使所述导电图案凹进来限定所述环形间隔。
9.根据权利要求7所述的方法，该方法还包括以下步骤，在形成所述隧穿绝缘层之前：
在所述环形间隔中形成阻挡绝缘层；并且
在所述阻挡绝缘层上形成数据存储层。
10.根据权利要求9所述的方法，该方法还包括以下步骤，在形成所述数据存储层之前，使所述阻挡绝缘层凹进，使得所述阻挡绝缘层保持覆盖每个所述导电图案的侧壁，并且所述环形间隔的一部分是开口的。
11.根据权利要求10所述的方法，其中，所述数据存储层被设置在所述环形间隔中。
12.根据权利要求2所述的方法，
其中，所述导电图案被形成为使得所述层间间隔被所述导电图案完全填充，
该方法还包括以下步骤，在形成所述隧穿绝缘层之前：
在所述第一孔的侧壁上形成阻挡绝缘层，使得所述导电图案被所述阻挡绝缘层覆盖；并且
在所述阻挡绝缘层上形成数据存储层。
13.根据权利要求1所述的方法，该方法还包括以下步骤，在形成所述第一孔之前，同时形成将所述第一材料层和所述第二材料层划分为块堆叠的块分离层以及将每个所述块堆叠划分为线堆叠的线分离层。
14.根据权利要求13所述的方法，其中，按照阶梯式形状对每个所述线堆叠的端部构图。
15.根据权利要求13所述的方法，其中，形成所述块分离层和所述线分离层的步骤包括形成穿过相应的所述线堆叠的端部的绝缘柱。
16.根据权利要求13所述的方法，
其中，形成所述第一孔的步骤包括形成穿过相应的所述线堆叠的端部的第二孔，
其中，去除所述第二材料层的步骤包括通过所述第二孔来去除设置在相应的所述线堆叠的所述端部上的所述第二材料层，并且
其中，形成所述导电图案的步骤包括通过所述第二孔用所述导电图案填充在相应的所述线堆叠的所述端部上开口的所述层间间隔。
17.根据权利要求16所述的方法，该方法还包括以下步骤：在相应的所述线堆叠的所述端部中形成被所述导电图案包围的虚拟结构。
18.根据权利要求17所述的方法，
其中，相应的所述线堆叠的所述端部中的所述层间间隔的部分区域填充有所述导电图案，使得环形间隔被限定在所述第二孔与所述导电图案之间的每个所述层间间隔中，并且
其中，形成所述虚拟结构的步骤包括以下步骤：
形成阻挡绝缘层以覆盖所述环形间隔中的所述导电图案的侧壁；
在所述阻挡绝缘层上形成填充所述环形间隔的数据存储层；
在所述第二孔的侧壁上形成隧穿绝缘层，使得所述数据存储层被所述隧穿绝缘层覆盖；并且
在所述隧穿绝缘层上形成沟道层。
19.根据权利要求17所述的方法，
其中，所述层间间隔在相应的所述线堆叠的所述端部中被所述导电图案完全填充，并且
其中，形成所述虚拟结构的步骤包括以下步骤：
在所述第二孔的侧壁上形成阻挡绝缘层，使得所述导电图案被所述阻挡绝缘层覆盖；
在所述阻挡绝缘层上形成数据存储层；
在所述数据存储层上形成隧穿绝缘层；并且
在所述隧穿绝缘层上形成沟道层。
20.根据权利要求17所述的方法，该方法还包括以下步骤：在所述虚拟结构之间形成接触所述导电图案的接触塞。
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