CN116193857A - 半导体存储器装置的制造方法 - Google Patents

Abstract

本申请涉及半导体存储器装置的制造方法。一种制造半导体存储器装置的方法，该方法包括：形成包括交替层叠的层间绝缘层和牺牲层的层叠结构；形成覆盖层叠结构的上部绝缘层；在上部绝缘层中形成初步隔离结构；形成贯穿上部绝缘层和层叠结构的狭缝；通过狭缝用导电图案替换牺牲层；通过去除初步隔离结构来打开限定在上部绝缘层中的初步沟槽结构。

Description

半导体存储器装置的制造方法

技术领域

本公开总体上涉及半导体存储器装置的制造方法，并且更具体地，涉及三维半导体存储器装置的制造方法。

背景技术

半导体存储器装置可以包括存储器单元阵列，该存储器单元阵列包括多个存储器单元。存储器单元阵列可以包括以各种结构布置的存储器单元。为了提高半导体存储器装置的集成度，存储器单元可以三维地布置在基板上方。当制造三维半导体存储器装置时，可以使用其中层叠有多个材料层的层叠结构。

发明内容

根据本公开的实施方式，提供了一种制造半导体存储器装置的方法，该方法可以包括：形成包括交替层叠的层间绝缘层和牺牲层的层叠结构；形成覆盖层叠结构的上部绝缘层；在上部绝缘层中形成初步隔离结构；形成贯穿上部绝缘层和层叠结构的狭缝；通过狭缝用导电图案替换牺牲层；以及通过去除初步隔离结构来打开限定在上部绝缘层中的初步沟槽结构。

附图说明

现在将在下文中参照附图更全面地描述实施方式的各种示例；然而，它们可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。

在附图中，为了例示的清楚，尺寸可能被夸大。将理解的是，当一个元件被称为“在”两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。将理解的是，当元件、结构、图案或层等被称为“在”另一元件、结构、图案或层等“上”、“连接到”或“联接到”另一个元件、结构、图案或层等时，它可以直接“在”另一元件、结构、图案或层等“上”、连接或联接到另一元件、结构、图案或层等，或者可以存在中间的元件、图案或层等。相反，当元件、结构、图案或层等被称为“直接在”另一元件、结构、图案或层等“上”、“直接连接到”或“直接联接到”另一个元件、结构、图案或层等时，不存在中间的元件或层。相似的附图标记始终指代相似的元件。

图1A和图1B是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。

图2是根据本公开的实施方式的半导体存储器装置的示意电路图。

图3A和图3B是例示根据本公开的实施方式的半导体存储器装置的布局的平面图。

图4是例示根据本公开的实施方式的半导体存储器装置的截面图。

图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H和图5I是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。

图6是根据本公开的实施方式的存储器系统的配置的框图。

图7是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

本文公开的具体的结构性描述或功能性描述仅是为了描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式来实现，并且不能被解释为限于本文阐述的实施方式。

将理解的是，尽管术语“第一”、“第二”等可以在本文中用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不背离本公开的教导的情况下，以下讨论的“第一”元件也可以被称为“第二”元件。

各种实施方式提供了能够改善电特性的半导体存储器装置的制造方法。

图1A和图1B是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。

参照图1A和图1B，根据本公开的实施方式的每个半导体存储器装置可以包括设置在基板SUB上的外围电路结构PC和单元阵列CAR。

基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。

单元阵列CAR可以包括多个存储块。每个存储块可以包括多个单元串。每个单元串电连接到位线、源极线、字线和选择线。每个单元串可以包括串联连接的存储器单元和选择晶体管。每条选择线用作与其对应的选择晶体管的栅电极，并且每条字线用作与其对应的存储器单元的栅电极。

外围电路结构PC可以包括电连接到单元阵列CAR的NMOS晶体管和PMOS晶体管、电阻器以及电容器。NMOS晶体管和PMOS晶体管、电阻器以及电容器可以用作构成行解码器、列解码器、页缓冲器和控制电路的元件。

如图1A所示，外围电路结构PC可以设置在基板SUB的不与单元阵列CAR交叠的部分区域上。

另选地，如图1B所示，外围电路结构PC可以设置在单元阵列CAR和基板SUB之间。外围电路结构PC与单元阵列CAR交叠，因此可以减小由单元阵列CAR和外围电路结构PC占用的基板SUB的面积。

图2是根据本公开的实施方式的半导体存储器装置的示意电路图。

参照图2，半导体存储器装置可以包括连接到公共源极线SL的多个单元串CS1和CS2。单元串CS1和CS2可以布置在多行和多列上。每行的单元串CS1和SC2可以连接到多条位线BL。

单元串CS1和CS2中的每一个可以包括串联连接的多个存储器单元MC、源极选择晶体管SST以及漏极选择晶体管DST1和DST2。源极选择晶体管SST可以控制与其对应的单元串CS1或CS2与公共源极线SL之间的电连接。漏极选择晶体管DST1和DST2可以控制与其对应的单元串CS1或CS2与和其对应的位线BL之间的电连接。单元串CS1和CS2中的每一个可以包括一个漏极选择晶体管或者两个或更多个串联连接的漏极选择晶体管。例如，图2例示了单元串CS1和CS2中的每一个包括串联连接在位线BL和多个存储器单元MC之间的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2的情况。

单元串CS1和CS2可以包括多个第一单元串CS1和多个第二单元串CS2。每条位线BL可以连接到多个第一单元串CS1和多个第二单元串CS2当中的与其对应的一对第一单元串CS1和第二单元串CS2，以共同控制该对第一单元串CS1和第二单元串CS2。

多个第一单元串CS1和多个第二单元串CS2可以连接到导电图案DSL11、DSL12、DSL21、DSL22、WL和SSL。导电图案DSL11、DSL12、DSL21、DSL22、WL和SSL可以包括第一漏极选择线DSL11和DSL12、第二漏极选择线DSL21和DSL22、字线WL和源极选择线SSL。

第一漏极选择线DSL11和DSL12可以单独地连接到构成第一单元串CS1的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2的栅电极。第二漏极选择线DSL21和DSL22可以单独地连接到构成第二单元串CS2的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2的栅电极。

源极选择线SSL可以连接到源极选择晶体管SST的栅电极，并且字线WL可以分别连接到存储器单元MC的栅电极。源极选择线SSL和字线WL中的每一者可以共同连接到多个第一单元串CS1和多个第二单元串CS2以控制多个第一单元串CS1和多个第二单元串CS2。

根据上述结构，可以选择第一漏极选择线DSL11和DSL12以仅对第一单元串CS1执行选择性操作，并且可以选择第二漏极选择线DSL21和DSL22以仅对第二单元串CS2执行选择性操作。

如上所述，两个或更多个单元串可以连接到一条位线BL和一条字线WL，并且漏极选择线可以单独地连接到两个或更多个单元串以单独地控制两个或更多个单元串。例如，如图2所示，第一单元串CS1和第二单元串CS2可以连接到一条位线BL和一条字线WL。连接到第一单元串CS1的第一漏极选择线DSL11和DSL12可以彼此分离以单独地控制第一单元串CS1和第二单元串CS2。

图3A和图3B是例示根据本公开的实施方式的半导体存储器装置的布局的平面图。图3A和图3B所示的结构中的每一个可以被包括在图1A或图1B所示的单元阵列CAR中。

参照图3A和图3B，根据本公开的实施方式的半导体存储器装置可以包括选择层叠结构SET和单元层叠结构CET。图3A例示了选择层叠结构SET的布局，并且图3B例示了单元层叠结构CET的布局。在下文中，第一水平方向X、第二水平方向Y和垂直方向Z可以被定义为面向彼此相交的轴的方向。在实施方式中，第一水平方向X、第二水平方向Y和垂直方向Z可以定义为XYX坐标系的X轴方向、Y轴方向和Z轴方向。

选择层叠结构SET可以与单元层叠结构CET交叠。

选择层叠结构SET可以通过缝隙S和选择线隔离结构SLS彼此隔离。一个或更多个选择线隔离结构SLS可以设置在沿第一水平方向X彼此相邻的狭缝S之间。例如，一个选择线隔离结构SLS可以设置在沿第一水平方向X彼此相邻的狭缝S之间在另一示例中，两个或更多个选择线隔离结构SLS可以设置在沿第一水平方向X彼此相邻的狭缝S之间。

狭缝S可以在单元层叠结构CET之间延伸。每个单元层叠结构CET可以在彼此相邻的狭缝S之间沿第一水平方向X延伸。每个单元层叠结构CET可以与两个或更多个选择层叠结构SET以及将选择层叠结构SET彼此隔离的选择线隔离结构SLS交叠。

选择层叠结构SET和单元层叠结构CET中的每一个可以在第一水平方向X和第二水平方向Y上延伸。选择层叠结构SET和单元层叠结构CET中的每一个可以包括在垂直方向Z上层叠的层间绝缘层和导电图案。将在后面参照图4描述层间绝缘层和导电图案的层叠结构。选择层叠结构SET的导电图案可以构成参照图2描述的第一漏极选择线DSL11和DSL12以及第二漏极选择线DSL21和DSL22。单元层叠结构CET的导电图案可以构成参照图2描述的字线WL。

狭缝S和选择线隔离结构SLS中的每一者可以在第二水平方向Y上延伸。沟道结构CH可以设置在每个选择线隔离结构SLS的两侧。每个沟道结构CH可以在垂直方向Z上延伸，并且贯穿选择层叠结构SET和单元层叠结构CET。设置在彼此相邻的狭缝S之间的沟道结构CH可以被选择线隔离结构SLS划分为多个沟道组(例如，GR1至GR4)。由一个单元层叠结构CET共享的沟道组GR1至GR4可以分别由通过至少一个选择线隔离结构SLS彼此隔离的选择层叠结构SET单独地控制。每个沟道组GR1、GR2、GR3或GR4可以包括一列或更多列的沟道结构CH。

彼此相邻且狭缝S插置于其间的沟道可以被划分为第一沟道结构CH1和第二沟道结构CH2。彼此相邻且选择线隔离结构SLS插置于其间的沟道可以被划分为第三沟道结构CH3和第四沟道结构CH4。第一沟道结构CH1和第二沟道结构CH2之间的距离可以定义为第一距离W1，并且第三沟道结构CH3和第四沟道结构CH4之间的距离可以定义为第二距离W2。在实施方式中，第一沟道结构CH1和第二沟道结构CH2之间的距离可以形成为比第二距离W2宽的第一距离W1。

根据上述结构，由每个选择层叠结构SET共享的沟道结构CH的数量少于由每个单元层叠结构CET共享的沟道结构CH的数量。

每个选择线隔离结构SLS的宽度可以形成为不同于每个狭缝S的宽度。更具体地，每个选择线隔离结构SLS可以形成为在第一水平方向X上比每个狭缝S更窄。

沟道结构CH可以设置成Z字形。然而，本公开不限于此。在实施方式中，沟道结构CH可以在第一水平方向X和第二水平方向Y上平行布置。

沟道结构CH可以连接到位线BL。位线BL可以设置为在垂直方向Z上与选择层叠结构SET间隔开，并且可以设置在选择层叠结构SET上。位线BL可以在第一水平方向X上延伸。位线BL可以被布置为在第二水平方向Y上彼此间隔开。每条位线BL可以通过位线接触件(未示出)电连接到沟道结构CH。位线BL可以包括导电材料。在示例中，位线BL可以包括钨、铝或铜。

图4是例示根据本公开的实施方式的半导体存储器装置的截面图。

图4例示了图3A所示的选择层叠结构SET和图3B所示的单元层叠结构CET的层叠结构。图4例示了沿着图3A和图3B所示的线I-I’截取的半导体存储器装置的截面。

参照图4，根据本公开的实施方式的半导体存储器装置可以包括栅极层叠结构GST。栅极层叠结构GST可以包括在垂直方向Z上交替层叠的层间绝缘层ILD和导电图案CP。层间绝缘层ILD和导电图案CP中的每一个可以在图3A和图3B所示的第二水平方向Y上延伸。

栅极层叠结构GST可以被划分为单元层叠结构CET和选择层叠结构SET。换句话说，层间绝缘层ILD和导电图案CP可以被划分为构成单元层叠结构CET的图案和构成选择层叠结构SET的图案。选择层叠结构SET可以层叠在单元层叠结构CET上，并且可以如图3A所示在第一水平方向X上彼此间隔开。

选择线隔离结构SLS可以设置在栅极层叠结构GST内部。选择线隔离结构SLS将选择层叠结构SET彼此隔离。栅极层叠结构GST的边界可以由狭缝S划分。狭缝S可以在垂直方向Z上延伸以限定单元层叠结构CET的侧壁。狭缝S可以延伸直到设置有选择层叠结构SET的高度。因此，狭缝S可以限定选择层叠结构SET当中的与狭缝S相邻的侧部层叠结构的侧壁。

狭缝S可以被填充有垂直结构VS。垂直结构VS可以仅包括绝缘材料或者包括绝缘材料和贯穿绝缘材料的导电材料。选择线隔离结构SLS可以配置有绝缘材料。

选择线隔离结构SLS可以贯穿栅极层叠结构GST的导电图案CP当中设置在至少最上层中的图案。然而，本公开不限于此。

例如，选择线隔离结构SLS可以贯穿栅极层叠结构GST的导电图案CP当中设置在最上层中的图案以及连续设置在其下方的一个或更多个图案。导电图案CP当中的多层图案不被选择线隔离结构SLS贯穿，而是可以延伸以与选择线隔离结构SLS交叠。未被选择线隔离结构SLS贯穿的单元层叠结构CET的导电图案CP可以用作源极选择线和字线WL。由选择线隔离结构SLS隔离的选择层叠结构SET的导电图案CP可以用作漏极选择线DSL。

导电图案CP和层间绝缘层ILD中的每一者可以围绕沟道结构CH。每个沟道结构CH可以包括诸如硅之类的半导体材料。沟道结构CH可以包括芯绝缘层CO、沟道层CL和存储器层ML。沟道结构CH可以包括围绕芯绝缘层CO的侧壁的内衬图案(liner pattern)和设置在芯绝缘层CO上的覆盖图案。沟道结构CH的覆盖图案可以包括导电类型杂质。在实施方式中，导电类型杂质可以包括n型杂质。

围绕沟道层的存储器层ML可以包括依次层叠在沟道层的表面上的隧道绝缘层、数据储存层和阻挡绝缘层。数据储存层可以包括能够存储使用福勒-诺得海姆(Fowler-Nordheim)隧穿改变的数据的材料层。为此，数据储存层可以由各种材料形成。例如，数据储存层可以由其中可以捕获电荷的氮化物层形成。然而，本公开不限于此，并且数据储存层可以包括硅、相变材料、纳米点等。阻挡绝缘层可以包括能够阻挡电荷的移动的氧化物层。隧道绝缘层可以包括电荷可以隧穿通过的氧化硅层。

存储器层ML可以设置在每个沟道结构CH和栅极层叠结构GST之间。存储器层ML可以沿着与其对应的沟道结构CH的侧壁延伸。然而，本公开不限于此。

尽管图中未示出，但在实施方式中，存储器层ML可以设置在每个导电图案CP的面向沟道结构CH的侧壁上，并且沿着每个导电图案CP和与其相邻的层间绝缘层ILD之间的界面延伸。存储器层ML可以具有朝向选择线隔离结构SLS或狭缝SL开口的C形截面结构。

每个导电图案CP可以包括硅层、金属硅化物层、金属层和金属氮化物层中的至少一个。每个导电图案CP可以包括诸如钨(W)之类的金属以实现低电阻布线。可以进一步形成屏障层(barrier layer未示出)，其用于防止每个导电图案CP和与其相邻的层间绝缘层ILD之间的直接接触以及每个导电图案CP和存储器层ML之间的直接接触。屏障层可以由金属氧化物层形成。例如，屏障层可以包括氮化钛层、氮化钨层或氮化钽层。

每个层间绝缘层ILD可以由各种绝缘材料形成。例如，每个层间绝缘层ILD可以包括氧化硅层。

沟道结构CH可以比栅极层叠结构GST在垂直方向Z上进一步突出。沟道结构CH和栅极层叠结构GST可以被上部绝缘层UI覆盖。狭缝S和其中的垂直结构VS可以在垂直方向Z上延伸以贯穿上部绝缘层UI。选择线隔离结构SLS可以在垂直方向Z上延伸以贯穿上部绝缘层UI。

接触插塞CT可以分别与沟道结构CH接触，同时贯穿与沟道结构CH交叠的上部绝缘层UI。接触插塞CT可以由各种导电材料形成。在实施方式中，每个接触插塞CT可以包括氮化钛(TiN)和钨(W)。

位线BL可以将接触插塞CT电连接到沟道结构CH。位线BL可以包括导电材料。在示例中，位线BL可以包括钨、铝或铜。

图5A至图5I是例示根据本公开的实施方式的半导体存储器装置的制造方法的截面图。图5A至图5I是沿着图3A和图3B中的每一个所示的线I-I’截取的工艺截面图。

参照图5A，形成被沟道结构CH贯穿的层叠结构ST。层叠结构ST可以形成在掺杂的半导体层(未示出)上。制造方法可以包括通过交替层叠层间绝缘层101和牺牲层103来形成层叠结构ST的工艺、在存在于层叠结构ST的最上层中的层间绝缘层101’上形成掩模层111的工艺、以及形成贯穿层叠结构ST和掩模层111的沟道结构CH的工艺。

层叠结构ST可以包括在垂直方向Z上交替层叠的层间绝缘层101和牺牲层103。层间绝缘层101可以由与牺牲层103的材料不同的材料形成，并且层间绝缘层101和牺牲层103可以具有不同的蚀刻速率。在实施方式中，层间绝缘层101可以形成为氧化硅层，并且牺牲层103可以形成为氮化硅层。

形成沟道结构CH的工艺可以包括形成贯穿掩模层111和层叠结构ST的孔H的工艺以及分别用沟道结构CH填充孔H的工艺。制造方法还可以包括在形成沟道结构CH之前在每个孔H的表面上形成存储器层ML的工艺。沟道结构CH可以形成在存储器层ML上。

参照图5A和图5B，可以去除掩模层111，使得最上层中的层间绝缘层101’被暴露。在该工艺中，可以部分地去除沟道结构CH的存储器层ML。然而，本公开不限于此。

参照图5C，在层间绝缘层101’上形成上部绝缘层121。随后，通过蚀刻上部绝缘层121形成初步沟槽结构150。每个初步沟槽结构150可以形成在其中要设置有图3A所示的选择线隔离结构SLS的顶端的区域中。并且沿着图3A所示的第二水平方向Y延伸。初步沟槽结构150可以设置在沟道结构CH之间。

在实施方式中，沟道结构CH可以包括如参照图3A所描述的以第一距离W1彼此间隔开的第一沟道结构CH1和第二沟道结构CH2、以及以第二距离W2彼此间隔开的第三沟道结构CH3和第四沟道结构CH4。初步沟槽结构150从上部绝缘层121的顶表面朝向层叠结构ST延伸，并且可以形成到初步沟槽结构150不贯穿上部绝缘层121和层叠结构ST之间的界面的深度。

参照图5C和图5D，初步沟槽结构150可以填充有初步隔离结构152。初步隔离结构152可以包括以下材料，该材料在随后的蚀刻工艺期间具有比上部绝缘层121的蚀刻选择性更高的蚀刻选择性。在实施方式中，上部绝缘层121可以配置有氧化物，并且初步隔离结构152可以包括氮化物和金属中的至少一种。

初步隔离结构152可以从上部绝缘层121的顶表面朝向层叠结构ST延伸，并且具有初步隔离结构152不贯穿层叠结构ST的深度。初步隔离结构152可以具有在牺牲层103当中的与上部绝缘层121最相邻的牺牲层103’和上部绝缘层121之间的底表面。初步隔离结构152可以被设置为与牺牲层103当中的与上部绝缘层121最相邻的牺牲层103’间隔开。

参照图5E，在形成初步隔离结构152之后，可以形成狭缝160。狭缝160被形成到狭缝160贯穿上部绝缘层121和层叠结构ST的深度。也就是说，狭缝160可以形成得比初步隔离结构152更深。尽管图中未示出，但是在用于形成狭缝160的蚀刻工艺期间可以在上部绝缘层121和初步隔离结构152上设置用作蚀刻屏障的掩模层。

如图3A所示，狭缝160贯穿第一沟道结构CH1和第二沟道结构CH2之间的层叠结构ST。如图3A所示，初步隔离结构152与第三沟道结构CH3和第四沟道结构CH4之间的位置交叠。

参照图5F，通过狭缝160去除牺牲层103。其中去除了牺牲层103的层间空间可以填充有导电图案CP。导电图案CP可以包括金属、金属硅化物、金属氮化物和掺杂硅层中的至少一种。每个导电图案CP可以包括诸如钨之类的低电阻金属以实现低电阻布线。在导电图案CP之后，为了形成狭缝160而设置的掩模层被去除，由此使上部绝缘层121和初步隔离结构152暴露。

导电图案CP可以向栅极层叠结构GST施加应力。根据本公开的实施方式，在导电图案CP之前形成初步隔离结构152。因此，可以减少由于导电图案CP所施加的应力引起的初步隔离结构152的对准位置缺陷。例如，与本公开的实施方式不同，可以在形成导电图案CP之后形成初步隔离结构152。栅极层叠结构GST可能通过导电图案CP施加到栅极层叠结构GST的应力而弯曲。

当在栅极层叠结构GST弯曲之后形成初步隔离结构152时，可能会发生初步隔离结构152的对准位置缺陷，并且可能会增加用于初步隔离结构152的位置校正的工艺。根据本公开的实施方式，在初步隔离结构152提前对准于沟道结构CH之间的位置之后，形成导电图案CP，因此可以减少由导电图案CP所施加的应力引起的初步隔离结构152的对准位置缺陷。

参照图5G，形成填充狭缝160的垂直结构162。垂直结构162可以仅包括绝缘材料或者包括绝缘材料和贯穿绝缘材料的导电材料。随后，可以仅去除初步隔离结构152，使得限定在上部绝缘层121中的初步沟槽结构150被打开。

参照图5G和图5H，可以通过打开的初步沟槽结构150形成贯穿导电图案CP当中的至少一层的沟槽154。导电图案CP当中的与上部绝缘层121相邻的至少一个导电图案可以被隔离为围绕第三沟道结构CH3的漏极选择线DSL和围绕第四沟道结构CH4的漏极选择线DSL。尽管没有执行任何单独的掩模工艺来实现对漏极选择线DSL的隔离，但是沟槽154可以在第三沟道结构CH3和第四沟道结构CH4之间自对准。

参照图5H和图5I，可以用选择线隔离结构156填充沟槽154。选择线隔离结构156可以包括绝缘材料。

图6是例示根据本公开的实施方式的存储器系统的配置的框图。

参照图6，存储器系统1100包括存储器装置1120和存储器控制器1110。

存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括被配置为共同控制第一单元串和第二单元串的字线。字线可以围绕第一单元串的沟道结构和第二单元串的沟道结构。存储器装置1120可以包括与上述字线交叠并且被配置为单独地控制第一单元串和第二单元串的第一漏极选择线和第二漏极选择线。第一漏极选择线可以围绕第一单元串的沟道结构，并且第二漏极选择线可以围绕第二单元串的沟道结构。第一漏极选择线和第二漏极选择线可以彼此隔离。上面在图5A至图5I中描述的工艺可以用于将第一漏极选择线和第二漏极选择线彼此隔离。

存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测包括在从存储器装置1120中读取的数据中的错误，并且纠正检测到的错误。存储器接口1115与存储器装置1120接口连接。存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的只读存储器(ROM)。

如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110相组合的存储卡或固态盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议之一与外部(例如，主机)通信。

图7是例示根据本公开的实施方式的计算系统的配置的框图。

参照图7，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于为计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。

存储器系统1210可以配置有存储器装置1212和存储器控制器1211。

存储器装置1212可以与以上参照图6描述的存储器装置1120同等地配置。

存储器控制器1211可以与以上参照图6描述的存储器控制器1110同等地配置。

根据本公开的实施方式，选择线隔离工艺可以通过被划分为在用导电图案替换层叠结构的牺牲层之前的第一工艺和在用导电图案替换牺牲层之后的第二工艺来执行。因此，在实施方式中，减少了半导体存储器装置的结构劣化，因此可以改善半导体存储器装置的电特性。

虽然已经参考其实施方式的某些示例示出和描述了本公开，但是本领域技术人员将理解，在不背离如所附权利要求及其等同物所定义的本公开的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此，本公开的范围不应当限于实施方式的上述示例，而是应当不仅由所附权利要求书而且由其等同物来确定。

在上述实施方式中，可以选择性地执行所有步骤或部分步骤可以被省略。在每个实施方式中，这些步骤不一定按照描述的顺序执行并且可以重新布置。本说明书和附图中公开的实施方式仅是便于理解本公开的示例，并且本公开不限于此。也就是说，本领域技术人员应当清楚，可以在本公开的技术范围的基础上做出各种修改。

此外，已经在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，许多变型是可能的。本领域技术人员应当清楚，除了本文公开的实施方式之外，还可以基于本公开的技术范围做出各种修改。

相关申请的交叉引用

本申请要求于2021年11月26日在韩国知识产权局提交的韩国专利申请No.10-2021-0165572的优先权，其全部公开内容通过引用并入本文。

Claims (12)

1.一种制造半导体存储器装置的方法，所述方法包括以下步骤：

形成包括交替层叠的层间绝缘层和牺牲层的层叠结构；

形成覆盖所述层叠结构的上部绝缘层；

在所述上部绝缘层中形成初步隔离结构；

形成贯穿所述上部绝缘层和所述层叠结构的狭缝；

通过所述狭缝用导电图案替换所述牺牲层；以及

通过去除所述初步隔离结构来打开限定在所述上部绝缘层中的初步沟槽结构。

2.根据权利要求1所述的方法，其中，所述层间绝缘层和所述牺牲层通过所述狭缝被隔离成多个层叠结构，并且

其中，所述多个层叠结构被设置在所述初步隔离结构下方。

3.根据权利要求1所述的方法，其中，所述初步隔离结构从所述上部绝缘层的顶表面形成到不贯穿所述层叠结构的深度。

4.根据权利要求1所述的方法，其中，所述初步隔离结构具有在所述牺牲层当中的与所述上部绝缘层最相邻的牺牲层和所述上部绝缘层之间的底表面。

5.根据权利要求1所述的方法，其中，所述初步隔离结构与所述牺牲层当中的与所述上部绝缘层最相邻的牺牲层间隔开。

6.根据权利要求1所述的方法，所述方法还包括以下步骤：

通过所述初步沟槽结构形成贯穿所述导电图案当中的至少一层的沟槽；以及

在所述初步沟槽结构和所述沟槽中形成绝缘材料。

7.根据权利要求6所述的方法，所述方法还包括以下步骤：在所述沟槽内部形成选择线隔离结构。

8.根据权利要求1所述的方法，所述方法还包括以下步骤：形成贯穿所述层叠结构的沟道结构。

9.根据权利要求8所述的方法，其中，所述沟道结构包括：

第一沟道结构和第二沟道结构，所述第一沟道结构和所述第二沟道结构以第一距离彼此间隔开；以及

第三沟道结构和第四沟道结构，所述第三沟道结构和所述第四沟道结构以第二距离彼此间隔开。

10.根据权利要求9所述的方法，其中，所述狭缝贯穿所述第一沟道结构和所述第二沟道结构之间的所述层叠结构，并且

其中，所述初步隔离结构被设置在所述第三沟道结构和所述第四沟道结构之间。

11.根据权利要求9所述的方法，其中，所述第二距离比所述第一距离窄。

12.根据权利要求1所述的方法，其中，在形成所述初步隔离结构的步骤之后执行形成所述狭缝的步骤。

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