CN103311251B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明是半导体器件及其制造方法。半导体器件，包括：衬底；以及栅线，形成在所述衬底之上，其包括第一导电层和位于所述第一导电层中的一个或多个第二导电图案层。第二导电图案层包括金属层以由此减少栅线的电阻。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年3月13日提交的申请号为10-2012-0025499的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括栅线的半导体器件及其制造方法。
背景技术
非易失性存储器件即使没有电源也可以保持其中所存储的数据。非易失性存储器件被配置成将数据存储在单元区域中形成的多个存储器单元中，并通过使用在外围区域中形成的多个驱动晶体管来驱动存储器单元。
在本文中，这些驱动晶体管可以包括在衬底之上形成的栅绝缘层和栅电极。一般来说，使用与存储器单元相同的工艺来形成驱动晶体管。栅电极由多晶硅层形成。因此，栅电极可以具有高电阻。
发明内容
本发明的实施例涉及一种减少栅线电阻的半导体器件及其制造方法。
根据本发明的一个实施例的半导体器件，包括：衬底；以及栅线，位于所述衬底之上，其包括第一导电层和位于所述第一导电层中的一个或多个第二导电图案层。
根据本发明的另一个实施例的半导体器件包括：管道栅，位于单元区中，包括第一导电层；以及栅线，位于外围区中，包括第一导电层和位于所述第一导电层中的一个或多个第二导电图案层。
根据本发明的又一个实施例的制造半导体器件的方法，包括：在衬底上形成栅绝缘层；以及在所述栅绝缘层之上形成栅线，其中所述栅线包括第一导电层和形成在所述第一导电层中的一个或多个第二导电图案层。
附图说明
图1A至1D是根据本发明第一至第四实施例的半导体器件的栅线的横截面图；
图2A至2D是根据本发明第五至第八实施例的半导体器件的栅线的横截面图；
图3A至3C是根据本发明第五至第八实施例的半导体器件的栅线的平面图；
图4A至4C是根据本发明实施例的三维（3D）非易失性存储器件的结构的视图；
图5A至5C、6A至6C和7A至7C是示出制作根据本发明另一实施例的3D非易失性存储器件的方法的工艺流程的横截面图；
图8A至8C、9A至9C和10A至10C是示出制作根据本发明另一实施例的3D非易失性存储器件的方法的工艺流程的横截面图；
图11是示出根据本发明实施例的存储器系统的框图；以及
图12是示出根据本发明实施例的计算系统的框图。
具体实施方式
下面将参照附图更详细地描述本发明的各个实施例。提供附图使得本领域技术人员能够制作并使用根据本发明实施例的本发明。
图1A至1D是根据本发明第一至第四实施例的半导体器件的栅线的横截面图。
如图1A至1D所示，半导体器件可以包括：形成在衬底10的外围区域中的栅绝缘层11；以及形成在栅绝缘层11之上的栅线GL。每个栅线可以包括第一导电层12和形成在第一导电层12中的第二导电图案层13。这里，第二导电图案层13可以是线图案或岛图案。
例如，在衬底10上形成栅绝缘层11之后，可以在栅绝缘层11之上形成第一导电层12。随后，可以刻蚀第一导电层12以形成沟槽。第二导电层可以形成在形成了沟槽的第一导电层12上。随后，可以执行平坦化工艺直到暴露出第一导电层12的表面，由此形成了第二导电图案层13以填充沟槽。随后，可以将第一导电层12图案化以形成栅线GL。
如图1A所示，根据第一实施例的每个栅线GL可以包括第一导电层12和形成在第一导电层12中的第二导电图案层13。第一导电层12可以与第二导电图案层13的底表面和侧表面接触。
第一导电层12和第二导电图案层13可以由不同的材料形成。第二导电图案层13可以由比第一导电层12的电阻更低的材料形成。例如，第一导电层12可以包括多晶硅层。第二导电图案13可以包括诸如钨层或氮化钛层的金属层。
另外，第二导电图案层13可以包括单个金属层或包括层叠的多个金属层的多层。
如图1B所示，根据第二实施例的每个栅线GL可以包括第一导电层12、形成在第一导电层12中的第二导电图案层13。形成在第一导电层12之上的第三导电层14。这里，第一导电层12可以与第二导电图案层13的底表面和侧表面接触。第三导电层14可以与第二导电图案层13的顶表面接触。
第三导电层14和第一导电层12可以由相同或不同的材料形成。例如，当第三导电层14和第一导电层12由相同材料形成时，第一导电层12和第三导电层14可以分别包括多晶硅层。
另外，第三导电层14和第一导电层12可以包括相同类型的杂质或不同类型的杂质。在一个示例中，第三导电层14和第一导电层12可以包括P型杂质或N型杂质。在另一个示例中，第一导电层12可以包括N型杂质。第三导电层14可以包括P型杂质。
如图1C所示，根据第三实施例的每个栅线GL可以包括第一导电层12、形成在第一导电层12中的第二导电图案层13、围绕第二导电图案层13的底表面和侧表面的阻挡部图案层15以及形成在第一导电层12之上的第三导电层14。这里，第三导电层14可以与第二导电图案层13的顶表面接触。
阻挡图案层15和第二导电图案层13可以由相同材料或不同材料形成。例如，阻挡图案层14可以由诸如氮化钛层的金属层形成。第二导电图案层13可以由诸如钨的导电层形成。
如图1D所示，根据第四实施例的每个栅线可以包括第一导电层12（即12A和12B）、形成在第一导电层12中的第二导电图案层13、以及形成在第一导电层12之上的第三导电层14。这里，第一导电层12可以是包括多个材料层的层叠结构的多层。多个材料层可以由不同类型的杂质进行掺杂。
第一导电层12可以包括上第一导电层12A和下第一导电层12B。上第一导电层12A和下第一导电层12B可以包括不同类型的杂质。例如，下第一导电层12B可以包括N型杂质。上第一导电层12A可以包括P型杂质。
另外，上第一导电层12A和第三导电层14可以包括相同类型或不同类型的杂质。例如，上第一导电层12A和第三导电层14可以都包括P型杂质。
第二导电图案层13可以与上第一导电层12A和下第一导电层12B都接触或者与上第一导电层12A接触，这可以根据沟槽的深度来决定。在图1D中，当第一导电层12被刻蚀以形成沟槽时，每个下第一导电层12B的一部分可以被刻蚀预定的深度。因而，下第一导电层12B可以与第二导电图案层13的底表面和下侧表面接触。上第一导电层12A可以与第二导电图案层13的上侧表面接触。
根据上述的结构，栅线GL可以由不同的材料形成。具体来说，因为具有第二电阻的第二导电图案层13形成在具有比第二电阻大的第一电阻的第一导电层12中，可以减少栅线GL的电阻。另外，因为第一导电层12和第三导电层14掺有不同类型的杂质，所以即使当耗尽层形成在第一导电层12和第三导电层14之间的界面处时，第二导电图案层13也可以将第一导电层12和第三导电层14彼此耦合。
图2A至2D是根据本发明第五至第八实施例的半导体器件的栅线的横截面图。
除了第二导电图案层23的形状以外，根据第五至第八实施例的栅线可以具有与根据第一至第四实施例的栅线相似的结构。因而，省略了第五至第八实施例中的与第一至第四实施例相同的内容的描述。
如图2A所示，根据第五实施例的半导体器件可以包括形成在衬底20的外围区域中的栅绝缘层21以及形成在栅绝缘层21之上的栅线GL。每个栅线GL可以包括第一导电层22和形成在第二导电层22中的第二导电图案层23。这里，第二导电图案层23可以包括至少一个线图案、至少一个岛图案或线图案与岛图案的组合。
如图2B所示，根据第六实施例的半导体器件的每个栅线GL可以进一步包括第三导电层24。第三导电层24和第一导电层22可以包括相同类型的杂质。或者，第三导电层24和第一导电层22可以包括不同类型的杂质。
如图2C所示，根据本发明第七实施例的半导体器件的每个栅线GL可以进一步包括阻挡图案层25，每个阻挡图案层与第二导电图案层23的底表面和侧表面接触。
如图2D所示，根据第八实施例的半导体器件的每个栅线GL可以包括含有多层的第一导电层22。这里，第一导电层22可以包括上第一导电层22A和下第一导电层22B。另外，第二导电图案层23可以与上第一导电层22A接触或者与上第一导电层22A和下第一导电层22B二者接触。
图3A至3C是根据本发明第五至第八实施例的半导体器件的栅线的平面图。
如图3A所示，第二导电图案层23可以是在一个方向延伸的一个或多个线图案。这里，线图案可以平行延伸或者在与栅线GL延伸的方向相同的方向延伸。或者，线图案可以按相对于栅线GL的预定角度延伸。
如图3B所示，第二导电图案23可以包括在预定方向延伸的线图案23A、位于线图案23A之间且与线图案23A彼此耦合的岛图案23B。在这种情况下，第二导电层23可以具有梯子的形状。
如图3C所示，第二导电图案23可以是一个或多个岛型图案。
除了图3A至3C所示的形状之外，第二导电图案层23可以具有其他不同的形状。例如，第二导电图案层23可以具有线图案和岛图案的组合。除了矩形之外，岛图案可以具有各种形状，包括圆形、椭圆形、三角形。
图4A至4C是根据本发明实施例的三维（3D）非易失性存储器件的结构的视图。
图4A是根据本发明实施例的3D非易失性存储器件的结构的透视图。为了进行说明，主要描述了单元区域，但是没有描述层间绝缘层。
如图4A所示，根据本发明实施例的3D非易失性存储器件可以包括设置在第一方向I-I’和第二方向II-II’中的沟道层CH。这里，每个沟道层CH可以包括形成在耦合到管道沟道层P_CH的管道栅PG和垂直沟道层V_CH中的管道沟道层P_CH。这里，每个沟道层CH可以具有耦合到管道沟道层P_CH的至少两个垂直沟道层V_CH。沟道层CH可以根据耦合到管道沟道层P_CH的垂直沟道层V_CH的数目而具有U形或W形。
另外，3D非易失性存储器件可以包括沿着垂直沟道层V_CH层叠的多个字线WL。源选择线SSL中的至少一个层和漏选择线DSL中的至少一个层可以层叠在字线WL之上。在第二方向II-II’延伸的源线SL可以被提供在源选择线SSL之上。在第一方向I-I’延伸的位线BL可以被提供在源线SL之上。
根据上述结构，可以三维地设置多个存储串，每个存储串包括至少一个源选择晶体管、多个存储器单元和至少一个漏选择晶体管。
图4B和4C是根据本发明实施例的半导体器件在第一方向I-I’中的横截面视图。图4B示出了单元区域。图4C示出了外围区域。
如图4B和4C所示，多个存储串可以设置在单元区域中。被配置成驱动层叠在单元区域中的存储器单元的多个驱动晶体管可以被提供在外围区域中。这里，单元区域中的管道栅PG和外围区域中的栅线GL可以使用相同的材料层通过相同的工艺来形成。
图5A至5C、6A至6C和7A至7C是示出根据本发明实施例的制作3D非易失性存储器件的方法的横截面图。图5A至5C、6A至6C和7A至7C是示出根据本发明第一至第八实施例的形成栅线的方法的横截面图。图5A至7A是单元区域的I-I’方向上的横截面视图。图5B至7B是单元区域的方向II-II’上的横截面图。图5C至7C是外围区域的方向I-I’上的横截面图。
如图5A至5C所示，在衬底30之上形成绝缘层31之后，可以在绝缘层31之上形成第一导电层32。这里，可以提供第一导电层32以形成单元区中的管道栅和外围区中的栅线。第一导电层32可以包括单层或多层。例如，第一导电层32可以包括含有N型杂质的多晶硅层。或者，第一导电层32可以包括多层，所述多层包括N型杂质的下第一导电层和P型杂质的上第一导电层。
随后，第一导电层32可以被刻蚀以形成外围区域中的第一沟槽和单元区域中的第二沟槽。第一沟槽和第二沟槽可以是线型沟槽、岛型沟槽或线型沟槽与岛型沟槽的组合。
另外，第一沟槽和第二沟槽可以具有相同或不同的宽度以及相同或不同的深度。例如，每个第一沟槽可以具有比每个第二沟槽的宽度大的宽度。每个第一沟槽可以具有与每个第二沟槽相同的深度。
随后，第二导电层可以形成在第一导电层32之上以填充第一沟槽和第二沟槽。可以执行平坦化工艺以暴露第一导电层32的表面。以这种方式，可以在第一沟槽和第二沟槽中形成第二导电图案层33。
这里，形成在单元区域中的第二导电图案层33可以用作牺牲层以确保形成管道沟道层的区域。形成在外围区域中的第二导电图案层33可以用作栅线的一部分。
随后，第三导电层34可以形成在具有第二导电图案层33的第一导电层32之上。这里，第三导电层34可以由与第一导电层32相同或不同的材料形成。另外，第三导电层34和第一导电层32可以包括相同类型或不同类型的杂质。作为参考，可以省略形成第三导电层34的处理。
如图6A至6C所示，第三导电层34和第一导电层32可以被刻蚀。这里，相邻沟槽之间的第三导电层34和第一导电层32可以被刻蚀，使得第二导电图案层33被包括在第一导电层32中。
作为结果，管道栅PG可以由单元区中的第一导电层32A、第二导电图案层33和第三导电层34A形成。栅线GL可以由外围区中的第一导电层32B、第二导电图案层33和第三导电层34B形成。
随后，可以在通过刻蚀第三导电层34和第一导电层32B而去除的区域中形成绝缘层35。
如图7A和7C所示，第一材料层36和第二材料层37可以交替形成在具有管道栅PG和栅线GL的所得结构之上。
这里，可以提供第一材料层36以形成导电层，诸如字线、源选择线和漏选择线。可以提供第二导电层37，以形成将层叠的导电层彼此分离的层间绝缘层。
第一材料层36和第二材料层37之间可以具有较高的刻蚀选择性。在一个例子中，第一材料层36可以包括诸如多晶硅层的导电层。第二材料层37可以包括诸如氧化物层的绝缘层。在另一个例子中，第一材料层36可以包括诸如掺杂多晶硅层或掺杂不定形硅层的导电层。第二材料层37可以包括诸如未掺杂的多晶硅层或未掺杂的不定形硅层的牺牲层。在又一个实施例中，第一材料层36可以包括诸如氮化物层的牺牲层。第二材料层37可以包括诸如氧化物层的绝缘层。
随后，可以执行在单元区中形成存储器单元的工艺。在本文中，这些工艺可以只在单元区中执行。
首先，层叠的第一材料层36和第二材料层37可以被刻蚀以形成与第二沟槽耦合的沟道孔。随后，可以去除在沟道孔的底表面暴露出的第二导电图案层33。
随后，可以沿着第二沟槽的内表面和与第二沟槽耦合的沟道孔来形成沟道层38。每个沟道层38可以彻底填充第二沟槽和沟道孔或者具有开口中心区域。这里，沟道层38的开口中心区域可以利用绝缘层39来填充。
作为参考，在形成沟道层38之前，沿着与第二沟槽耦合的沟道孔和第二沟槽的内表面形成存储器层。这里，每个存储器层可以包括电荷阻挡层、电荷陷阱层和隧道绝缘层。存储器层可以包括电荷陷阱层和隧道绝缘层，而没有电荷阻挡层。另外，存储器层可以包括缓冲层、电荷陷阱层和隧道绝缘层。在另一个例子中，存储器层可以由缓冲层、电荷阻挡层、电荷陷阱层和隧道绝缘层形成。例如，电荷阻挡层可以包括诸如氧化铝（Al2O3）层的氧化物层。在另一个例子中，电荷阻挡层可以通过层叠诸如氧化硅（SiO2）层和氧化铝层的氧化物层而形成。在这种情况下，在沿着沟道孔的内表面形成氧化铝层之后，可以在氧化铝层之上形成氧化硅层。
随后，尽管图7A至7C没有示出，第一材料层36和第二材料层37被刻蚀以形成沟道孔之间的缝隙（未示出）。缝隙可以被绝缘层填充。结果，可以沿着垂直沟道层来层叠存储器单元。这里，根据第一材料层36和第二材料层37的材料，可以在利用绝缘层填充缝隙之前执行附加的工艺。
在一个例子中，当第一材料层36包括第二导电层而第二材料层37包括绝缘层时，通过缝隙而暴露的第一材料层36可以被硅化。随后可以利用绝缘层填充缝隙。
在另一个例子中，当第一材料层36包括导电层而第二材料层37包括牺牲层时，通过缝隙暴露的第二材料层37可以被去除。随后，去除了第二材料层37的区域和缝隙可以利用绝缘层来填充。
在又一个实施例中，当第一材料层36包括牺牲层而第二材料层37包括绝缘层时，可以去除通过缝隙而暴露出的第一材料层36。随后，去除了第一材料层36的区域可以被导电层诸如钨（W）填充，由此形成字线、源选择线或漏选择线。随后缝隙可以被绝缘层填充。
作为参考，当电荷阻挡层没有形成在沟道孔中时，在利用导电层填充去除了第一材料层36的区域之前，电荷阻挡层可以沿着所述区域的内表面形成。当由氧化物形成的电荷阻挡层形成在每个沟道孔中时，每个沟道孔可以在额外地形成氧化铝之后利用导电层来填充。当缓冲层、电荷陷阱层和隧道绝缘层形成在每个沟道孔中时，可以通过可以刻蚀缓冲层来暴露电荷陷阱层来形成电荷阻挡层。这里，电荷阻挡层可以包括氧化铝层或氧化硅层和氧化铝层的层叠结构。当缓冲层、电荷阻挡层、电荷陷阱层和隧道绝缘层形成在每个沟道孔中时，通过刻蚀缓冲层来暴露电荷阻挡层可以利用导电层来填充每个沟道孔。
根据本发明的实施例，单元区中的管道栅PG和外围区中的栅线GL可以同时形成。具体来说，由于填充管道栅PG的沟槽的牺牲层被用作栅线GL的第二导电图案层33，可以在没有执行额外工艺的情况下使用包括第二导电图案层33的栅线GL。
图8A至8C、9A至9C和10A至10C是示出制作根据本发明另一实施例的3D非易失性存储器件的方法的工艺流程的横截面图。图8A至8C、9A至9C和10A至10C是示出根据上述第一至第八实施例的形成栅线的方法的工艺流程的横截面图。图8A至10A是单元区域的I-I’方向上的横截面视图。图8B至10B是单元区域的方向II-II’上的横截面图。图8C至10C是外围区域的方向I-I’上的横截面图。
此后，省略了与图5A至5C、6A至6C和7A至7C相同的内容的描述。
如图8A至8C所示，在衬底50之上形成绝缘层51和第一导电层52之后，可以刻蚀第一导电层52以形成第一沟槽和第二沟槽。
随后，在形成了第一沟槽和第二沟槽的第一导电层52的整个表面之上形成阻挡层53。这里，阻挡层53可以具有可以完全填充外围区域中的第一沟槽的开放中心区域和单元区域中的第二沟槽的厚度。
这里，形成在单元区中的阻挡层53可以被用作牺牲层。形成在外围区域中的阻挡层53可以被用作栅线的一部分。例如，阻挡层53可以包括诸如氮化钛层的金属层。
随后，可以在第一导电层之上形成第二导电层54，以完全填充包括阻挡层53的第一沟槽的中心区域。这里，第二导电层54可以包括诸如钨的导电层。
这里，当第一沟槽具有小于或等于第二沟槽的宽度或者第一沟槽具有小于或等于第二沟槽的深度时，第一沟槽和第二沟槽都可以被阻挡层53完全填充。在这种情况下，可以省略形成第二导电层54的工艺。
如图9A至9C所示，可以执行平坦化工艺直到第一导电层52的表面被暴露。结果，可以利用阻挡图案层53A来填充第二沟槽。可以利用阻挡图案层53B和第二导电图案层54A来填充第一沟槽。
随后，可以利用阻挡图案层53A和53B以及第二导电图案层54A在第一导电层52之上形成第三导电层55。
如图10A至10C所示，可以刻蚀第三导电层55和第一导电层52。结果，管道栅PG可以由单元区中的第一导电层52A、阻挡图案层53A和第三导电层55A形成。栅线GL可以由外围区中的第一导电层52B、阻挡图案层53B、第二导电图案层54A和第三导电层55B形成。
随后，通过刻蚀第三导电层55和第一导电层52而去除的区域可以被绝缘层56填充。
随后，尽管在图10A至10C中没有示出，可以执行在单元区域中形成存储器单元的工艺。
图11是示出存储器系统的配置的视图。
如图11所示，根据本发明实施例的存储系统100包括非易失性存储器件120和存储器控制110。
非易失性存储器件120包括根据第一至第八实施例描述的栅线。另外，非易失性存储器件120可以是包括多个闪存存储器芯片的多芯片封装。
存储器控制器110被配置成控制非易失性存储器件120。存储器控制器110可以包括SRAM111、CPU112、主机接口113、ECC114和存储器接口115。SRAM111被用作CPU112的操作存储器，CPU112针对存储器控制器110的数据交换来执行一般的控制操作。主机接口113包括被耦合到存储器系统100的主机的数据交换协议。此外，ECC114检测从非易失性存储器件120中读取的数据中所包括的错误并进行纠正。存储器接口115执行与非易失性存储器件120的交互。存储器控制器110可以进一步包括用于存储与主机接口的代码数据的ROM等。
具有上述配置的存储系统100可以是包括非易失性存储器件120和存储器控制器110的存储卡或固态硬盘（SSD）。例如，当存储系统100是SSD时，存储器控制器110可以通过多个接口协议（包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE）中的一个与外部（例如主机）进行通信。
图12是示出根据本发明实施例的计算系统的构造的示意图。
如图12所示，根据本发明实施例的计算系统200可以包括：与系统总线260电耦合的CPU220、RAM230、用户接口240、调制解调器250和存储系统210。此外，当计算系统200是移动设备时，计算系统200还可以包括用于向计算系统200供给操作电压的电池。计算系统200还可以包括应用芯片组、照相机图片处理器（CIS）和移动DRAM。
如以上结合图11的描述那样，其中存储系统210可以包括非易失性存储器212和存储器控制器211。
在本发明的说明书中，出于说明的目的描述了形成3D非易失性存储器件的栅线的方法。然而，本发明不限于此。只要半导体器件包括栅线，本发明可以应用到包括易失性存储器件（诸如DRAM）以及非易失性存储器件的任意半导体器件。
半导体器件的栅线可以包括第一导电层和形成在第一导电层中的至少一个第二导电图案层。具体来说，第二导电图案层可以包括金属层以减少栅线的电阻。

Claims (17)

1.一种半导体器件，包括：
衬底；
栅线，形成在所述衬底之上，包括第一导电层、位于所述第一导电层中的一个或多个第二导电图案层以及形成在所述第一导电层之上的第三导电层，其中，所述第三导电层与所述第一导电层和第二导电图案层的顶表面接触；
形成在所述衬底的单元区中且由第一导电层形成的管道栅；以及
形成在所述管道栅中的管道沟道层。
2.如权利要求1所述的半导体器件，其中所述栅线进一步包括与所述第二导电图案层的底表面和侧表面接触的阻挡图案层。
3.如权利要求1所述的半导体器件，其中，所述第二导电图案层包括金属层，所述第一导电层包括多晶硅层。
4.如权利要求1所述的半导体器件，其中，
第一导电层与所述第二导电图案层的侧表面和底表面接触。
5.如权利要求1所述的半导体器件，其中，所述第一导电层和所述第三导电层包括相同类型的杂质或不同类型的杂质。
6.如权利要求1所述的半导体器件，其中，所述第一导电层包括：
包括第一类型杂质的下导电层；以及
包括与第一类型杂质不同的第二类型杂质的上导电层。
7.如权利要求1所述的半导体器件，其中，所述第二导电图案层包括在一个方向延伸的至少一个线图案。
8.如权利要求1所述的半导体器件，其中，所述第二导电图案层包括：
在一个方向延伸的线图案；以及
位于所述线图案之间并耦合到所述线图案的岛图案。
9.如权利要求1所述的半导体器件，其中，所述第二导电图案层包括：至少一个岛图案。
10.如权利要求1所述的半导体器件，其中，所述管道栅包括：
与所述管道沟道层的侧表面和底表面接触的第一导电层；以及
形成在所述第一导电层之上且与所述管道沟道层的顶表面接触的第三导电层。
11.一种半导体器件，包括：
管道栅，位于单元区中，包括第一导电层；
管道沟道层，形成在所述管道栅中；
第三导电层，形成在所述第一导电层之上；以及
栅线，位于外围区中，包括第一导电层和位于所述第一导电层中的一个或多个第二导电图案层。
12.一种制造半导体器件的方法，包括：
在衬底上形成栅绝缘层；
在所述栅绝缘层之上形成第一导电层；
通过刻蚀所述第一导电层来形成第一沟槽和第二沟槽；
形成第二导电图案层来填充所述第一沟槽和所述第二沟槽中的每个；以及
通过刻蚀所述第一导电层来形成包括所述第二沟槽的管道栅以及包括所述第一沟槽的栅线，其中所述栅线包括所述第一导电层和形成在所述第一导电层中的所述第二导电图案层中的一个或多个。
13.如权利要求12所述的方法，其中，形成所述第二导电图案层包括：
在所述第一沟槽内形成阻挡层，其中所述第一沟槽的中心区域被打开；
形成第二导电层以填充所述第一沟槽的打开的中心区域；以及
通过在所述第二导电层和所述阻挡层上执行平坦化工艺直到所述第一导电层的表面被暴露，来形成所述第二导电图案层和要填充在所述第一沟槽中的阻挡图案层，
其中，所述栅线包括所述第二导电图案层中的一个或多个和所述阻挡图案层。
14.如权利要求12所述的方法，进一步包括：
在所述管道栅和所述栅线之上交替形成第一材料层和第二材料层；
通过刻蚀所述第一材料层和所述第二材料层来形成与所述第二沟槽耦合的沟道孔；
去除在每个沟道孔的底表面处暴露的第二导电图案层；以及
形成所述第二沟槽中的沟道层以及每个都被去除了所述第二导电图案层的沟道孔。
15.如权利要求12所述的方法，其中，形成所述第二导电图案层包括：
沿着所述第一导电层的整个表面形成阻挡层，其中利用所述阻挡层来填充所述第二沟槽且所述第一沟槽的中心区域打开；
在所述阻挡层上形成第二导电层，以填充所述第一沟槽的打开的中心区域；以及
通过在所述第二导电层和所述阻挡层上执行平坦化工艺直到暴露出所述第一导电层的表面，形成所述第二导电图案层以及填充在所述第一沟槽中的阻挡图案层和填充在所述第二沟槽中的阻挡图案层，
其中，所述管道栅包括所述第二沟槽，且所述栅线包括所述第一沟槽。
16.如权利要求15所述的方法，还包括：
在所述管道栅和所述栅线之上交替形成第一材料层和第二材料层；
通过刻蚀所述第一材料层和所述第二材料层来形成耦合到所述第二沟槽的沟道孔；
去除暴露在每个所述沟道孔的底表面处的阻挡图案层；以及
形成所述第二沟槽中的沟道层以及每个都被去除了所述阻挡图案层的沟道孔。
17.如权利要求12所述的方法，还包括：
在形成了所述第二导电图案层的第一导电层之上形成第三导电层。
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