CN102194693A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制造方法，是在栅极替代工艺中形成栅极时，在形成功函数金属层和第一金属层以后，去除一部分的功函数金属层和第一金属层；而后在去除部分填充形成第二金属层。这种栅极结构的器件，由于去除了一部分的本身具有高电阻率的功函数金属层，并填充了本身具有低电阻率的第二金属层，这样大大减小了栅极整体的电阻率，进而提高了器件的AC性能。
Description
技术领域
本发明通常涉及一种制造半导体器件及其制造方法，具体来说，涉及一种基于栅极替代工艺的低电阻栅极器件的制造方法。
背景技术
随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。以“高k栅介质/金属栅”技术为核心的CMOS器件栅工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。
目前，针对高k栅介质/金属栅技术的研究可大概分为两个方向，即前栅工艺和栅极替代工艺(也称后栅工艺)。对于栅极替代工艺，典型的步骤包括形成伪栅，接着形成伪栅的侧墙和源/漏极区，而后去除器件的伪栅以形成开口，然后将具有不同功函数的金属填入开口中重新形成栅极，这种工艺的优点在于，其栅极的形成在源、漏极生成之后，此工艺中栅极不需要承受很高的退火温度，避免了高的热预算造成器件可能的功函数转移，但此工艺在开口的侧壁上形成了一部分功函数金属，而功函数金属本身的电阻率较高，会导致栅极电阻率过高，而过高的栅极电阻率会影响器件的AC(Alternating Current，交流)性能。
因此，需要提出一种基于栅极替代工艺的能够降低器件的栅极电阻率的器件结构及其制造方法。
发明内容
为了解决上述问题，本发明提供了一种制造半导体器件的方法，所述方法包括：提供半导体衬底；在衬底上形成伪栅堆叠及其侧墙，以及在所述伪栅堆叠两侧的半导体衬底内形成源极区和漏极区，所述伪栅堆叠包括高k栅介质层和伪栅极；去除所述伪栅极，暴露所述高k栅介质层以形成开口；覆盖所述开口内的底部和侧壁形成功函数金属层，以及在功函数金属层上形成填满所述开口的第一金属层；将所述开口内功函数金属层与第一金属层的上部去除；在所述开口内填充第二金属层。
在上述基础上，其中所述第一金属层和第二金属层可以从包含下列元素的组中选择元素来形成：Al、Ti、Ta、W、Cu及其组合。在这个工艺中，在去除伪栅极之后，可以进一步去除下面的高k栅介质层，再重新淀积一层高k栅介质层。这么做的好处是避免在去除伪栅极时对高k栅介质层的破坏。
本发明还提供了一种半导体器件，其中所述器件包括：半导体衬底；形成于半导体衬底上的栅堆叠以及侧墙；形成于所述栅堆叠两侧的半导体衬底内的源极区和漏极区；其中所述栅堆叠的下部包括：高k栅介质层；形成于所述高k栅介质层上的功函数金属层；形成于所述功函数金属层上的第一金属层，其中所述第一金属层的底部和侧壁由所述功函数金属层覆盖；其中所述栅堆叠的上部包括形成于所述第一金属层及功函数金属层上的第二金属层。其中所述第一金属层和第二金属层可以从包含下列元素的组中选择元素来形成：Al、Ti、Ta、W、Cu及其组合。
以上所述的半导体器件及其制造方法中，其中第二金属层的电阻率小于第一金属层的电阻率，并且第一金属层的电阻率小于功函数金属层的电阻率。
通过采用本发明所述的方法，在形成包括功函数金属层和第一金属层后，将功函数金属层和第一金属层去除一部分，其去除部分由另一低电阻率的第二金属层替代形成，这样大大减小了栅电极的电阻率，进而有效提高了器件的AC特性。
附图说明
图1示出了根据本发明的实施例的半导体器件的制造方法的流程图；
图2-11示出了根据本发明的实施例的半导体器件各个制造阶段的示意图。
具体实施方式
本发明通常涉及制造半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
根据本发明的实施例，参考图1，图1示出了根据本发明的实施例的半导体器件的制造方法的流程图。在步骤101，提供半导体衬底200，参考图2。在本实施例中，衬底200包括位于晶体结构中的硅衬底(例如晶片)。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。其他例子的衬底200还可以包括其他基本半导体，例如锗和金刚石。或者，衬底200可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。此外，衬底200可以可选地包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。
在步骤102，在衬底上形成伪栅堆叠300以及侧墙208，以及在所述伪栅堆叠300两侧的半导体衬底200内形成源极区和漏极区210，所述伪栅堆叠300包括高k栅介质层202和伪栅极204，如图5所示。图5所示的器件结构为形成本发明器件结构的中间结构，可以通过常规工艺步骤、材料以及设备来形成，其对本领域的技术人员来说是显而易见的。
具体来说，首先，在所述半导体衬底200上形成高k介质层202和伪栅极204，如图2所示。所述高k栅介质层202可以包括高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)。高k介质材料的例子包括例如铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO，其组合和/或者其它适当的材料。伪栅极204可以例如为多晶硅。在本实施例中，伪栅极204包括非晶硅。栅极介质层202和伪栅极204可以由MOS技术工艺，例如沉积、光刻、蚀刻及/或其他合适的方法形成。在以下描述中所述高k栅介质层202和伪栅极204被称作伪栅堆叠300。
而后，覆盖所述伪栅堆叠300形成侧墙208，如图2所示。侧墙208可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。侧墙208可以具有多层结构。在本实施例中，侧墙208由SiN形成。侧墙208可以通过包括沉积合适的电介质材料的方法形成。侧墙208有一段覆盖在伪栅堆叠300上，这种结构可以用本领域技术人员所知晓的工艺得到。在其它实施例中，侧墙208也可以没有覆盖在伪栅堆叠300上。
而后，如图2所示，形成源极区和漏极区210，源极区和漏极区210可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到衬底200中而形成。源极区和漏极区210可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成，而后对源极区和漏极区210进行退火，以激活掺杂。特别地，在形成源极区和漏极区210之前，还可以形成源/漏浅结区206，源/漏浅结区206通常包括源/漏延伸区和/或halo区。
特别地，在形成源极区和漏极区210以后，还可以在所述源极区和漏极区210的半导体衬底200上形成金属硅化物层211。所述金属硅化物层211的形成可以为自对准形成金属硅化物，先在所述器件上沉积金属材料，例如Co、Ni、Mo、Pt和W等，而后进行退火，金属和所述源极区和漏极区210所在的硅衬底的表面反应生成金属硅化物，然后去除未反应的金属，形成自对准的金属硅化物层211，从而形成如图2所示的结构。
而后，在所述器件上沉积形成层间介质层(ILD)212，如图3所示。所述层间介质层212可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述层间介质层212可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。层间介质层可以具有多层结构。
而后，对所述层间介质层212和所述侧墙208平坦化处理以暴露所述伪栅极204的上表面。例如可以通过化学机械抛光(CMP)方法来去除所述层间介质层212，以SiN侧墙208的上表面为停止层，先暴露出所述侧墙208的上表面，如图4所示。而后再对所述侧墙208进行化学机械抛光或反应离子刻蚀，以去除所述侧墙208的上表面，从而暴露所述伪栅极204，如图5所示。
然后，在步骤103，伪栅极204被移除，暴露所述高k栅介质层202以形成开口213。如图6所示。例如，选择性地蚀刻伪栅极204并停止在高k栅极介质层202上，从而形成开口213。伪栅极204可以使用湿蚀刻和/或干蚀刻除去。在一个实施例中，湿蚀刻工艺包括四甲基氢氧化铵(TMAH)、KOH或者其他合适蚀刻剂溶液。在本发明的其它的实施例中，也可以进一步将高k栅介质层去除，并重新淀积一层新的高k栅介质层。这么做的目的是为了保证栅介质层的表面质量。本发明对是否用此方法不做限定。
在步骤104，覆盖所述开口213内的底部和侧壁形成功函数金属层214，以及在功函数金属层214上形成填满所述开口的第一金属层216，如图9所示。具体来说，先在所述开口213内形成功函数金属层214，如图7所示。用于所述功函数金属层214的材料可以包括TiN、TiAlN、TaN、TaAlN，及其它们的组合。而后，在所述功函数金属层214上形成第一金属层216，如图8所示。用于所述第一金属层216的材料可以是电阻率低于功函数金属层214的金属，比如Al、Ti、Ta、W和Cu等。所述功函数金属层214和所述第一金属层216的沉积可以采用沉积可以采用溅射、PLD、MOCVD、ALD、PEALD或其他合适的方法。而后，对所述功函数金属层214和第一金属层216进行平坦化处理，从在开口213的底部和侧壁形成了功函数金属层214以及位于功函数金属层214上填满所述开口213的第一金属层216，如图9所示。可以通过化学机械抛光(CMP)方法，以层间介质层212的氧化物和侧墙208的SiN为停止层，来去除所述层间介质层212和侧墙208上的第一金属层216和功函数金属层215，以形成如图9所示的结构。
在步骤105，将所述开口213内功函数金属层214与第一金属层216的上部去除，如图10所示。可以通过干法或湿法蚀刻技术刻蚀掉一部分的功函数金属层214和第一金属层216，以形成如图10所示的结构。
在步骤106，在所述开口213内填充第二金属层218，以形成器件的栅堆叠400，如图11所示。可以在所述器件上沉积第二金属层218，而后可以通过化学机械抛光(CMP)方法，以层间介质层212的氧化物和侧墙208的SiN为停止层，来去除所述层间介质层212和侧墙208上的第二金属层218，从而形成所述第二金属层218以及器件的栅堆叠400结构。用于所述第二金属层218的材料可以是电阻率低于功函数金属层214的金属，比如Al、Ti、Ta、W和Cu等。优选地，第二金属层的材料为Cu、Al或其组合。
在步骤105和106中，去除一部分功函数金属层214和第一金属层216之后，去除部分由第二金属层218替代，被去除掉一部分的功函数金属层214仍能满足调节器件功函数的作用，由于第二金属层218的电阻率低于功函数金属层214，从而减小了整个栅极的电阻率，其中第一金属层216和第二金属层218可以采用相同或不同的金属形成，优选地，第二金属层218的电阻率低于功函数金属层214，第一金属层216的电阻率低于功函数金属层214。优选地，第二金属层218的厚度大于第一金属层216的厚度。上述优选方式的目的都是为了进一步减小栅电阻，改善器件性能。
本发明是在栅极替代工艺(Replacement gate或Gate last)制备CMOS晶体管过程中，在形成包括功函数金属层214和第一金属层216后，去除一部分功函数金属层214和第一金属层216，并由另一种低电阻率的金属材料的第二金属层217取代其去除的部分，这种结构的器件，由于去除了一部分的本身具有高电阻率的功函数金属层214，并填充了本身具有低电阻率的金属，这样大大减小了栅电极整体的电阻率，进而提高了器件的AC性能。
参照以上的方法所述，本发明还提供了一种半导体器件，器件结构如图11所示，包括：半导体衬底200；形成于半导体衬底200上的栅堆叠以及侧墙208；形成于所述栅堆叠两侧的半导体衬底内的源极区和漏极区210；其中所述栅堆叠的下部包括：高k栅介质层202；形成于所述高k栅介质层202上的功函数金属层214；形成于所述功函数金属层214上的第一金属层216，其中所述第一金属层216的底部和侧壁由所述功函数金属层214覆盖；其中所述栅堆叠的上部包括形成于所述第一金属层216及功函数金属层214上的第二金属层218。
优选地，第二金属层218的电阻率小于第一金属层216的电阻率，并且第一金属层216的电阻率小于功函数金属层214的电阻率。
所述第一金属层216和第二金属层218可以从包含下列元素的组中选择元素来形成：Al、Ti、Ta、W、Cu及其组合。优选地，所述第二金属层为Cu、Al或其组合。
所述功函数金属层214从包含下列元素的组中选择元素来形成：TiN、TiAlN、TaN、TaAlN及其组合。
优选地，所述第二金属层的厚度大于第一金属层的厚度。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (13)
1.一种制造半导体器件的方法，所述方法包括：
A.提供半导体衬底；
B.在所述半导体衬底上形成伪栅堆叠及其侧墙，以及在所述伪栅堆叠两侧的半导体衬底内形成源极区和漏极区，所述伪栅堆叠包括高k栅介质层和伪栅极；
C.去除所述伪栅极，暴露所述高k栅介质层以形成开口；
D.覆盖所述开口内的底部和侧壁形成功函数金属层，以及在功函数金属层上形成填满所述开口的第一金属层；
E.将所述开口内功函数金属层与第一金属层的上部去除；
F.在所述开口内填充第二金属层。
2.根据权利要求1所述的方法，其中所述第一金属层和第二金属层从包含下列元素的组中选择元素来形成：Al、Ti、Ta、W、Cu及其组合。
3.根据权利要求1所述的方法，其中所述功函数金属层从包含下列元素的组中选择元素来形成：TiN、TiAlN、TaN、TaAlN及其组合。
4.根据权利要求1所述的方法，其中所述第二金属层的厚度大于第一金属层的厚度。
5.根据权利要求1所述的方法，其中所述第二金属层的电阻率小于所述第一金属层的电阻率；所述第一金属层的电阻率小于所述功函数金属层的电阻率。
6.根据权利要求5所述的方法，其中所述第二金属层为Cu、Al或其组合。
7.根据权利要求1至6中任一项所述的方法，其中在步骤C去除所述伪栅极之后，进一步包括步骤：
去除所述高k栅介质层；
在所述开口内重新淀积高k栅介质层。
8.一种半导体器件，所述器件包括：
半导体衬底；
形成于半导体衬底上的栅堆叠以及侧墙；
形成于所述栅堆叠两侧的半导体衬底内的源极区和漏极区；
其中所述栅堆叠的下部包括：高k栅介质层；形成于所述高k栅介质层上的功函数金属层；形成于所述功函数金属层上的第一金属层，其中所述第一金属层的底部和侧壁由所述功函数金属层覆盖；
其中所述栅堆叠的上部为形成于所述第一金属层及功函数金属层上的第二金属层。
9.根据权利要求8所述的器件，其中所述第一金属层和第二金属层从包含下列元素的组中选择元素来形成：Al、Ti、Ta、W、Cu及其组合。
10.根据权利要求8所述的器件，其中所述功函数金属层从包含下列元素的组中选择元素来形成：TiN、TiAlN、TaN、TaAlN及其组合。
11.根据权利要求8所述的器件，其中所述第二金属层的厚度大于第一金属层的厚度。
12.根据权利要求8所述的器件，其中所述第二金属层的电阻率小于所述第一金属层的电阻率；所述第一金属层的电阻率小于所述功函数金属层的电阻率。
13.根据权利要求8至12中任一项所述的器件，其中所述第二金属层为Cu、Al或其组合。
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