KR100209591B1 - 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 폴리메탈공정에 있어서 게이트측벽의 형상을 균일하게 하고 게이트금속의 산화를 방지하여 소자의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법을 제공하기 위한 것이다.
이를위한 본 발명의 반도체소자 제조방법은 기판상에 제1, 제2 절연층을 형성하고 상기 기판의 표면이 소정부분 노출되도록 상기 제1, 제2 절연층을 선택적으로 제거하여 함몰부를 형성하는 공정과, 상기 함몰부를 포함한 전면에 게이트 전극층, 게이트금속층을 차례로 형성하여 상기 함몰부를 매립하고 상기 매립된 함몰부의 단차가 상기 제2 절연층보다 낮도록 상기 게이트금속층과 게이트전극층을 연마하는 공정과, 상기 게이트금속층을 포함한 전면에 산화방지층을 형성하여 상기 단차를 갖는 함몰부를 완전히 매립하는 공정과, 상기 매립된 함몰부 주변의 게이트 전극층, 게이트금속층, 산화방지층을 제외한 제2, 제1 절연층을 제거하여 게이트 패턴을 형성하는 공정과, 상기 게이트패턴 양측의 기판내에 소오스/드레인 불순물 영역을 형성하는 공정을 포함하여 이루어진다.

Description

반도체소자 제조방법
본 발명은 반도체 집적회로에 관만 것으로서 특히, 반도제소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로 반도체소자의 집적화 추세에 따라 게이트나 전도선과 같은 전기 배선의 면적과 배선사이의 접촉면적이 감소하게 되고 확산층으로 이루어지는 접합 깊이도 측면확산을 감소시키기 위하여 얇게 형성하지 않으면 안된다.
이렇게 되면 결과적으로 배선저항이 증가하며 확산층의 판저항(sheet resistance) 및 접속저항이 증가하므로 전기적신호의 전달시간이 지연된다.
따라서 이러한 시간지연 현상을 완화하기 위하여 트랜지스터의 소오스 및 드레인 확산영역과 게이트로 되는 실리콘패턴의 표면에 저 저항의 실리사이드층을 자기정합적으로 형성하는 기술이 살리사이드(salicide)기술로서 대표적인 기술로서는 Ti 살리사이드 기술이 제안되었다.
즉, 실리콘기판위에 게이트절연막을 형성하고 게이트전극으로서 다결정 실리콘막을 증착하고 선택적으로 식각하여 게이트패턴을 형성한다.
이후, 절연막으로서 산화막을 증착하고 에치백하여 게이트패턴의 측벽에 사이드월 스페이서(sidewall spacer)를 형성한다.
한편 불순물이온을 게이트패턴 또는 게이트패턴과 사이드월 스페이서를 마스크층으로 이용하여 이온주입하고 열처리하므로서 소오스와 드레인영역을 형성한다.
전면에 Ti(티타늄)등의 금속박막을 증착하고 700℃이하에서 질소 또는 불활성 분위기에서 열처리하여 소오스 및 드레인영역과 게이트패턴의 표면부에 선택적으로 반응을 일으키므로서 실리사이드층을 형성한다.
여기서 열처리할 때 질소분위기를 이용하는 경우에는 실리사이드층의 표면이 부분적으로 질화막으로 변화하고 사이드월 스페이서위의 금속막도 부분적으로 질화막으로 변화한다.
이후 질화막과 잔류된 Ti금속 박막등의 미반응 금속막을 NH4OH와 H2O2를 포함하는 용액을 사용하여 습식식각하므로서 선택적으로 제거한다.
따라서 실리사이드층만 선택적으로 잔류하게 되는데 여기에서는 비저항이 비교적 높은 C49 TiSi2상(Phase)이 형성되므로 비저항을 더욱 감소시키기 위하여 750∼850에서 별도의 열처리를 실시하므로서 C54 TiSi2상(Phase)으로 변화시킨다.
그러나 이러한 살리사이드 공정을 적용하는데 있어서의 문제점은 다음과 같다.
첫째, 금속 실리사이드를 형성하고 미 반응된 금속 또는 금속 질화막을 선택적으로 제거할 때 과도식각을 하지 않으면 미 반응된 금속 또는 금속 질화막이 잔류하게 되므로 배선사이의 원하지 않는 합선(Short)이 발생된다.
과도식각을 적용하는 경우에는 금속 실리사이드와의 식각 선택성의 확보가 요구된다.
둘째, 미세화에 따라 Ti 또는 TiSi2의 응집반응이 일어나고 C54상으로서의 상전이(Phase transformation)반응이 억제되어 N형 게이트와 N형 확산층의 저항이 증가한다.
셋째, P형 확산층에서는 실리사이드 형성반응이 빠르므로 두껍게 형성되어 접합 누설전류(Junction leakage-current)가 증가한다.
넷째, 실리사이드를 형성하기 위한 첫번째 반응온도가 750이상으로 높은 경우에는 Si의 클라임-업(climb-up)현상이 일어나므로 저온과 고온의 2단계 열처리가 필요하다.
이와같은 문제점을 해결하고 게이트저항을 더욱 낮추기 위하여 다결정실리콘 위에 텅스텐 및 비리어금속층을 적층하는 폴리메탈(Poly-metal)구조를 적응하기 위한 연구가 계속되고 있다.
상기 텅스텐은 비저항이 5.5 /cm의 약 두 배에 불과하며 녹는점이 3410이므로 고온공정에 대한 내열성이 우수한 것으로 평가된다.
이경우에는 실리콘과 접촉되는 부분에서 실리사이드화 반응이 일어나서 텅스텐(W)이 텅스텐실리사이드(WSi2)로 변화하면 비저항이 증가하므로 이러한 반응을 억제하기 위하여 배리어 금속층이 필요하게 된다.
이러한 배리어금속의 물질로서는 티타늄나이트라이드(TiN)와 같은 결정성물질이나 WNX와 같은 비정질물질을 적용한다.
이와같은 텅스텐 폴리메탈을 적용한 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1a도 내지 제1h도는 종래 반도체소자 제조방법을 나타낸 공정단면도이다.
먼저, 제1a도에 도시한 바와같이 반도체기판(11)위에 필드영역과 활성영역을 정의하고 상기 필드영역의 반도체기판에 필드산화막(12)을 형성한다.
그리고 상기 활성영역의 반도체기판(11)상에 게이트절연막(13)을 형성한다.
제1b도에 도시한 바와같이 상기 필드산화막(12)을 포함한 반도체기판(11) 전면에 폴리실리콘층(14)을 형성한다.
이어, 제1c도에 도시한 바와같이 상기 폴리실리콘층(14)상에 배리어금속층(15)을 형성하고 제1d도에 도시한 바와같이 상기 배리어금속층(15)상에 게이트금속층으로서 텅스텐막(16)을 형성한다.
이어 제1e도에 도시한 바와같이 상기 텅스텐막(16)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 상기 포토레지스트를 패터닝한다.
그리고 상기 패터닝된 포토레지스트를 마스크로 이용하여 그 하부의 텅스텐막(16), 배리어금속층(15) 그리고 폴리실리콘층(14)를 차례로 식각하여 게이트전극(100)을 형성한다.
이어, 제1f도에 도시한 바와같이 상기 게이트전극(100)을 마스크로 이용한 저농도의 불순물 이온주입을 실시하여 LDD영역(17)을 형성한다.
이어 제1g도에 도시한 바와같이 상기 게이트전극(100)을 포함한 반도체기판(11)전면에 실리콘질화막을 증착하고 이를 에치백하여 상기 게이트전극(100)양측면에 게이트측벽(18)을 형성한다.
그리고 상기 게이트전극(100)과 게이트측벽(18)을 마스크로 이용한 고농도의 소오스/드레인용 불순물 이온주입을 실시하여 상기 게이트전극(100)양측의 반도체 기판(11)내에 소오스/드레인 불순물영역(20,21)을 형성한다.
이어, 상기 소오스/드레인 불순물영역(20,21)을 포함한 반도체기판(11)전면에 절연층(22)을 형성하고 상기 절연층(22)을 선택적으로 제거하여 접속홀을 형성한다.
그리고 상기 접속홀을 포함한 전면에 전도층(23)을 형성한 후 배선을 패터닝하면 종래 반도체소자의 제조공정이 완료된다.
그러나 이와같은 종래의 반도체소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 텅스텐박막, 배리어금속막, 폴리실리콘막을 차례로 식각하여 적층구조의 게이트전극을 형성하므로 측벽의 프로파일이 불균일하다. 따라서 함몰부분이나 계단부분이 나타나기 쉽다.
둘째, 열공정에서 텅스텐박막이 산화되면 표면이 거칠어지는 현상이 발생하므로 이를 방지하기 위하여 실리콘질화막을 이용하여 게이트측벽을 형성해야 한다. 그러므로 실리콘질화막이 실리콘기판에 직접 접촉되므로 후속 열공정에 의하여 기판에 스트레스를 야기시킨다.
본 발명은 상기의 목적을 달성하기 위해 안출한 것으로 폴리메탈공정에 있어서 게이트전극의 형상을 균일하게 가공하는 동시에 텅스텐층등의 게이트금속층의 이상 산화를 방지하고 저 저항을 유지하며 게이트측벽으로서 실리콘산화막을 적용할 수 있도록 하므로서 공정의 신뢰성을 개선시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1h도는 종래 반도체소자 제조방법을 나타낸 공정단면도.
제2a도 내지 제2k도는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘기판 22 : 필드산화막
23 : 제1 절연층 24 : 제2 절연층
25 : 제1 함몰부 26 : 게이트절연막
27 : 게이트전극층 25 : 게이트금속층
28a : 게이트패턴 29 : 배리어금속층
30 : 산화방지층 31 : LDD영역
32 : 제3 절연층 32a : 측벽절연막
33,34 : 소오스/드레인 35 : 제4 절연층
336 : 전도선
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 기판상에 제1, 제2 절연층을 형성하고 상기 기판의 표면이 소정부분 노출되도록 상기 제1, 제2 절연층을 선택적으로 제거하여 함몰부를 형성하는 공정과, 상기 함몰부를 포함한 전면에 게이트전극층, 게이트금속층을 차례로 형성하여 상기 함몰부를 매립하고 상기 매립된 함몰부의 단차가 상기 제2 절연층보다 낮도록 상기 게이트금속층과 게이트전극층을 연마하는 공정과, 상기 게이트금속층을 포함한 전면에 산화방지층을 형성하여 상기 단차를 갖는 함몰부를 완전히 매립하는 공정과, 상기 매립된 함몰부 주변의 게이트전극층, 게이트금속층, 산화방지층을 제외한 제2, 제1 절연층을 제거하여 게이트패턴을 형성하는 공정과, 상기 게이트패턴 양측의 기판내에 소오스/드레인 불순물영역을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2a도 내지 제2k도는 본 발명의 반도체소자 제조방법을 나타낸 공정단면도이다.
먼저, 제2a도에 도시한 바와같이 활성영역과 필드영역으로 정의된 실리콘기판(21)의 필드영역에 필드산화막(22)을 형성한다.
상기 필드산화막(22)을 포함한 실리콘기판(21)전면에 제1 절연층(23)을 200∼1000의 두께로 형성한다.
그리고 상기 제1 절연층(23)상에 식각선택성이 있는 제2 절연층(24)을 3000∼10000의 두께로 형성한다.
이때 상기 제1 절연층은 실리콘질화막층이고 제2 절연층은 실리콘산화막층이다.
이어, 제2b도에 도시한 바와같이 상기 화학기계적 경면연마(CMP : Chemical Machanical Polishing)법으로 상기 제2 절연층(24)을 연마하여 평탄화시킨다.
이때 사용되는 연마용액으로서는 알루미나(Al2O3) 또는 실리카(SiO2)등의 연마제와 KOH, NH4OH등의 환원제 그리고 암모늄하이드록사이드(NH4OH)등의 첨가제가 혼합된 수용액을 적용한다.
그리고 제2c도에 도시한 바와같이 상기 평탄화된 제2 절연층(24)상에 포토레지스트(도면에 도시하지 않음)를 도포만 후 노광 및 현상공정을 통해 포토레지스트를 패터닝한다.
이어, 패터닝된 포토레지스트를 마스크로 이용하여 제2 절연층(24)과 재 1 절연층(23)을 선택적으로 제거하여 게이트패턴을 위한 제1 함몰부(25)를 형성한다.
그리고 산화성분위기에서 열처리하거나 실리콘산화막 등의 유전체막을 500Å 이하의 두께로 증착하여 게이트절연막(26)을 형성한다.
이어, 제2d도에 도시한 바와같이 제1 게이트전극층(27)으로서 폴리실리콘층을 형성한 후 상기 폴리실리콘층(27)상에 텅스텐(W), 탄탈륨(Ta), 구리등과 같은 녹는점이 높고 비저항이 낮은 금속물질을 게이트금속층(28)으로서 형성하여 상기 제1 함몰부(25)를 매립한다.
이때 상기 게이트금속층(28)은 스퍼터링 또는 CVD방법을 이용하여 형성한다.
한편 상기 게이트금속층(28)이 텅스텐과 같이 실리콘과 반응할 수 있는 물질인 경우에는 TiN, WN, Ta, TaN, Ti/TiN등의 고융점금속이나 이들의 적층막을 형성하여 상기 제1 게이트전극층(27)과 게이트금속층(28) 사이에 배리어금속층(29)을 개재시키는 것을 포함한다.
여기서 상기 배리어금속층의 두께는 100∼1000의 범위가 되도록 하며 스퍼터링 또는 CVD법으로 형성한다.
이어서, 제2e도에 도시한 바와같이 게이트금속층(28), 배리어금속층(29), 제1 게이트전극층(27)을 화학기계적 경면연마(CMP)법으로 연마한다.
이때 상기 제1 함몰부(25)에 매립된 제1 게이트전극층(27), 배리어금속층(29), 게이트금속층(28)으로 이루어진 매립층이 상기 제2 절연층(24)의 표면보다 낮게 되도록 과도연마한다.
여기서 상기 화학기계적 경면연마법을 이용한 연마시 연마용액으로서는 알루미나(Al2O3)나 실리카(SiO2)등의 연마제와 HNO3, H2SO4, K3Fe(CN)6, Fe(NO3)3, H2O2등의 산화제 그리고 암모늄하이드록사이드, 벤조트리아졸(Benzotriazol)등의 첨가제가 혼합된 수용액을 적용한다.
한편 매립층이 제2 절연층(24)보다 낮게 되도록 과도연마하는 것은 표면이 드러나는 게이트금속층(28)이 주위의 산화성분위기에 노출되어 산화되는 것을 방지하기 위한 것이다.
이때 과도연마에 따른 리세스되는 높이는 100∼500의 범위가 되도록 조절한다.
이어, 제2f도에 도시한 바와같이 상기 노출된 게이트금속층(28)을 포함한 전면에 산화방지층(30)을 형성하여 리세스영역을 매립한다.
이때 상기 산화방지층(30)의 두께는 1000이하로 조절한다.
그리고 제2g도에 도시한 바와같이 다시 화학기계적 경면연마(CMP)법을 이용하여 상기 제2 절연층(24)의 표면이 노출될 때까지 상기 산화방지층(30)을 제거한다.
이때 상기 리세스영역은 상기 산화방지층(50)으로 채워진다.
이와같은 공정을 통해 게이트금속층(28)은 그 측면과 밑면은 상기 제1 게이트전극층(27)과 배리어금속층(29)에 의해 둘러싸이고 표면을 산화방지층(30)에 의해 덮혀진다.
이어 제2h도에 도시한 바와같이 게이트금속층(28)과 그 주변을 둘러싸고 있는 물질(즉, 제1 게이트전극층(27), 배리어금속층(29), 산화방지층(30))을 제외한 나머지 제2 절연층(24)과 제1 절연층(23)을 제거하여 게이트패턴(28a)을 형성한다.
그리고 상기 게이트패턴(28a)을 마스크로 이용한 이온주입을 통해 상기 게이트패턴(28a)양측의 실리콘기판(21)내에 LDD영역(31)을 형성한다.
이어서, 제2i도에 도시한 바와같이 상기 게이트패턴(28a)을 포함한 전면에 제3 절연층(32)을 형성한 후 에치백하여 제2j도에 도시한 바와같이 상기 게이트패턴(28a)의 양측면에 측벽절연막(32a)을 형성한다.
그리고 게이트패턴(28a) 및 측벽절연막(32a)을 마스크로 이용하여 소오스/드레인용 불순물 이온주입을 실시하여 상기 게이트패턴(28a)양측의 실리콘기판(21)내에 LDD구조를 갖는 소오스/드레인 불순물영역(33,34)을 형성한다.
이어, 제2k도에 도시한 바와같이 게이트패턴(28a)을 포함한 전면에 제4 절연층(35)을 형성한 후 감광막 마스크패턴(도면에 도시하지 않음)을 이용하여 건식식각, 습식식각 또는 이들을 조합하여 상기 제4 절연층(35)을 식각하므로서 접속홀을 형성한다.
이때 상기 제4 절연층(35)은 실리콘산화막 또는 실리콘질화막으로 형성하고 CVD법을 이용하여 3000이상의 두께를 갖도록한다.
그리고 상기 접속홀을 포함한 전면에 알루미늄(Al), 구리(Cu)등을 주성분으로 하는 도전성물질을 증착한 후 패터닝하여 전도선(36)을 형성하면 본 발명의 반도체소자 제조공정을 완료한다.
이상 상술한 바와같이 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.
첫째, 폴리메탈공정을 적용함에 있어서 폴리실리콘층, 게이트금속층을 포함하는 매립층을 형성하고 단면을 연마하므로 게이트측벽의 프로파일을 균일하게 할 수 있다.
둘째, 실온에서 공정을 실시하므로 텅스텐층등의 게이트금속층의 이상산화를 방지할 수 있다.
셋째, 게이트측벽으로서 실리콘산화막을 적용할 수 있으므로 공정의 신뢰성을 향상시킨다.
넷째, 폴리실리콘층과 게이트금속층 사이에 배리어금속층을 개재시키고 게이트금속층 표면에 산화방지층을 형성하므로서 게이트금속층이 산화방지층과 폴리실리콘층으로 둘러싸여지므로 게이트패턴을 가공하면 후속공정을 진행하더라도 게이트금속층이 산화되는 것을 막을 수 있다.

Claims (14)

  1. 기판상에 제1, 제2 절연층을 형성하고 상기 기판의 표면이 소정부분 노출되도록 상기 제1, 제2 절연층을 선택적으로 제거하여 함몰부를 형성하는 공정과, 상기 함몰부를 포함한 전면에 게이트전극층, 게이트금속층을 차례로 형성하여 상기 함몰부를 매립하고 상기 매립된 함몰부의 단차가 상기 제2 절연층보다 낮도록 상기 게이트금속층과 게이트전극층을 연마하는 공정과, 상기 게이트금속층을 포함한 전면에 산화방지층을 형성하여 상기 단차를 갖는 함몰부를 완전히 매립하는 공정과, 상기 매립된 함몰부 주변의 게이트전극층, 게이트금속층, 산화방지층을 제외한 제2, 제1 절연층을 제거하여 게이트패턴을 형성하는 공정과, 상기 게이트패턴 양측의 기판내에 소오스/드레인 불순물영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 게이트전극층은 다결정실리콘층인 것을 특징으로 하는 반도체소자 제조방법.
  3. 제1항에 있어서, 상기 게이트금속층은 텅스텐, 탄탈륨, 구리와 같은 저 저항이고 융점이 높은 물질인 것을 특징으로 하는 반도체소자 제조방법.
  4. 제1항에 있어서, 상기 게이트전극층과 게이트금속층 사이에 배리어금속층을 개재시키는 공정을 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제1항에 있어서, 상기 게이트전극층과 게이트금속층을 연마하는 공정은 화학기계적 경면연마(CMP)법을 적용하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제1항에 있어서, 상기 게이트패턴을 형성한 후 이를 마스크로 하여 LDD이온주입을 실시하는 공정과, 상기 게이트패턴을 포함한 전면에 측벽절연막을 형성한 후 소오스/드레인용 불순물 이온주입을 실시하여 게이트패턴 양측의 기판내에 소오스/드레인 불순물영역을 형성하는 공정과, 상기 게이트패턴을 포함한 전면에 절연층을 형성한 후 패터닝하여 접속홀을 형성하고 상기 접속홀을 포함한 전면에 도전성물질을 증착하는 공정과, 상기 도전성물질을 패터닝하여 전도선을 형성하는 공정을 더 구비하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제1항에 있어서, 상기 제1 절연층은 실리콘질화막이고 제2 절연층은 실리콘산화막인 것을 특징으로 하는 반도체소자 제조방법.
  8. 제1항에 있어서, 상기 매몰된 함몰부와 제2 절연층과의 단차는 100∼500의 범위가 되도록 하는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제1항에 있어서, 상기 게이트패턴은 그 측면 및 밑면은 게이트전극층 또는 게이트전극층과 배리어금속층으로 둘러싸이고 그 위에는 산화방지층으로 덮여지는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제4항에 있어서, 상기 배리어금속층은 TiN, WN, Ta, TaN, Ti/TiN와 같은 고융점금속이나 이들의 적층막인 것을 특징으로 하는 반도체소자 제조방법.
  11. 제5항에 있어서, 상기 화학기계적 경면연마는 알루미나(Al2O3) 또는 실리카(SiO2)등의 연마제와 KOH, NH4OH등의 환원제 그리고 암모늄하이드록사이드(NH4OH) 등의 첨가제가 혼합된 수용액을 이용하는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제6항에 있어서, 상기 도전성물질은 알루미늄 또는 구리가 주성분인 것을 특징으로 하는 반도체소자 제조방법.
  13. 제6항에 있어서, 상기 소오스/드레인 불순물영역은 LDD구조를 갖는 것을 특징으로 하는 반도체소자 제조방법.
  14. 제6항에 있어서, 상기 측벽절연막은 실리콘산화막인 것을 특징으로 하는 반도체소자 제조방법.
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