JPH1174219A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 配線、電極にドライエッチングが困難な金属
シリサイド材料が採用可能で、セルフアライン・コンタ
クト技術にも適用可能とする。 【解決手段】 側面が第１の絶縁膜１０５、底面がシリ
コン膜１０２からなる溝部１０８及び第１の絶縁膜の周
囲に位置する第３の絶縁膜１０７を形成し、金属膜１０
９を形成した後に熱処理によりシリコン膜１０２と金属
膜１０９とを反応させて溝部の底部に金属シリサイド層
１１１を形成し、未反応の金属膜を除去し、金属シリサ
イド層１１１上に第２の絶縁膜１１２を形成することに
より第１及び第２の絶縁膜に覆われた配線又は電極を形
成し、第３の絶縁膜に第１及び第２の絶縁膜に対して自
己整合的に形成したコンタクト孔に導電材１１４を充填
する。
シリサイド材料が採用可能で、セルフアライン・コンタ
クト技術にも適用可能とする。 【解決手段】 側面が第１の絶縁膜１０５、底面がシリ
コン膜１０２からなる溝部１０８及び第１の絶縁膜の周
囲に位置する第３の絶縁膜１０７を形成し、金属膜１０
９を形成した後に熱処理によりシリコン膜１０２と金属
膜１０９とを反応させて溝部の底部に金属シリサイド層
１１１を形成し、未反応の金属膜を除去し、金属シリサ
イド層１１１上に第２の絶縁膜１１２を形成することに
より第１及び第２の絶縁膜に覆われた配線又は電極を形
成し、第３の絶縁膜に第１及び第２の絶縁膜に対して自
己整合的に形成したコンタクト孔に導電材１１４を充填
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法、特に金属シリサイドを用いた配線又は電極に
関する半導体装置及びその製造方法に関する。
製造方法、特に金属シリサイドを用いた配線又は電極に
関する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体デバイスの高集積化及び高
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間および素子寸法の縮小化、微細化
が進められる一方、内部配線材料の低抵抗化等が検討さ
れている。
速化に対する要求が高まりつつある。これらの要求を実
現するために、素子間および素子寸法の縮小化、微細化
が進められる一方、内部配線材料の低抵抗化等が検討さ
れている。
【０００３】とりわけＲＣ遅延が顕著に現れるメモリ装
置のワード線では、低抵抗化が大きな課題となってい
る。そこで、最近ではワード線の低抵抗化を図るため、
多結晶シリコン膜と金属シリサイド膜との２層構造から
なるポリサイドゲートが広く採用されている。高融点金
属シリサイド膜は、多結晶シリコン膜に比べ抵抗が約１
桁低いので、低抵抗配線の材料として有望である。な
お、シリサイドとしては、タングステンシリサイド（Ｗ
Ｓｉx ）が最も広く使われている。
置のワード線では、低抵抗化が大きな課題となってい
る。そこで、最近ではワード線の低抵抗化を図るため、
多結晶シリコン膜と金属シリサイド膜との２層構造から
なるポリサイドゲートが広く採用されている。高融点金
属シリサイド膜は、多結晶シリコン膜に比べ抵抗が約１
桁低いので、低抵抗配線の材料として有望である。な
お、シリサイドとしては、タングステンシリサイド（Ｗ
Ｓｉx ）が最も広く使われている。
【０００４】しかしながら、０．１５μｍ以下の微細な
配線に対応するためには、さらに配線の低抵抗化を図っ
て遅延時間を短縮することが求められている。ポリサイ
ド構造を用いて抵抗１Ω／ｓｑ以下の低い抵抗を有する
ゲート電極を実現するためには、より低い比抵抗を有す
るるシリサイドが必要とされる。
配線に対応するためには、さらに配線の低抵抗化を図っ
て遅延時間を短縮することが求められている。ポリサイ
ド構造を用いて抵抗１Ω／ｓｑ以下の低い抵抗を有する
ゲート電極を実現するためには、より低い比抵抗を有す
るるシリサイドが必要とされる。
【０００５】低抵抗金属シリサイドとしては、コバルト
（Ｃｏ）やニッケル（Ｎｉ）等のシリサイドがある。し
かしながら、これらの金属のハロゲン化物の蒸気圧が低
いため、ドライエッチングによるゲート電極加工は非常
に困難である。
（Ｃｏ）やニッケル（Ｎｉ）等のシリサイドがある。し
かしながら、これらの金属のハロゲン化物の蒸気圧が低
いため、ドライエッチングによるゲート電極加工は非常
に困難である。
【０００６】そこで、上記低抵抗金属シリサイドを採用
する場合、一般にサリサイド（ＳＡＬＩＣＩＤＥ：Self
Aligned Silicidation ）技術が用いられる。この技術
は、ゲート電極及びソース／ドレイン上にＣｏ等の金属
を堆積した後に加熱処理を施すことにより、シリコンが
露出した部分のみに選択的にシリサイドを形成するもの
である。この技術を採用した場合、金属シリサイドをド
ライエッチングする必要がなく、かつ、一度にゲート電
極及びソース／ドレイン上にシリサイド層を形成するこ
とができる。
する場合、一般にサリサイド（ＳＡＬＩＣＩＤＥ：Self
Aligned Silicidation ）技術が用いられる。この技術
は、ゲート電極及びソース／ドレイン上にＣｏ等の金属
を堆積した後に加熱処理を施すことにより、シリコンが
露出した部分のみに選択的にシリサイドを形成するもの
である。この技術を採用した場合、金属シリサイドをド
ライエッチングする必要がなく、かつ、一度にゲート電
極及びソース／ドレイン上にシリサイド層を形成するこ
とができる。
【０００７】一方、微細化・高集積化が進むにつれ、露
光装置の合わせ精度に対する要求が厳しくなってきてい
る。特にＤＲＡＭに代表される半導体メモリーはその集
積度が高く、ゲート電極とソース・ドレインへのコンタ
クトとの間の合わせ精度が最も厳しい。
光装置の合わせ精度に対する要求が厳しくなってきてい
る。特にＤＲＡＭに代表される半導体メモリーはその集
積度が高く、ゲート電極とソース・ドレインへのコンタ
クトとの間の合わせ精度が最も厳しい。
【０００８】そこで、ＤＲＡＭの製造プロセスでは、こ
の問題を回避すべくセルフアライン・コンタクト（ＳＡ
Ｃ：Self Aligned Contact）技術が採用されている。こ
のＳＡＣ技術は、ゲート電極をシリコン窒化膜等で囲ん
だ後、シリコン酸化膜／シリコン窒化膜の高選択エッチ
ング技術を用いてコンタクトを開孔するというものであ
る。このＳＡＣ技術により、コンタクトの位置が多少ゲ
ート電極側にずれても、ゲート電極とコンタクトとの間
に必ずシリコン窒化膜が残り、これらの間の電気的なシ
ョートは起きない。よって、コンタクトの合わせずれに
対するマージンが向上する。
の問題を回避すべくセルフアライン・コンタクト（ＳＡ
Ｃ：Self Aligned Contact）技術が採用されている。こ
のＳＡＣ技術は、ゲート電極をシリコン窒化膜等で囲ん
だ後、シリコン酸化膜／シリコン窒化膜の高選択エッチ
ング技術を用いてコンタクトを開孔するというものであ
る。このＳＡＣ技術により、コンタクトの位置が多少ゲ
ート電極側にずれても、ゲート電極とコンタクトとの間
に必ずシリコン窒化膜が残り、これらの間の電気的なシ
ョートは起きない。よって、コンタクトの合わせずれに
対するマージンが向上する。
【０００９】しかし、前述したサリサイド技術を用いて
ゲート電極を形成する場合、ゲート電極上部に金属シリ
サイドを形成する工程のために、ゲート電極上部を予め
絶縁膜で覆っておくことができない。ゲート電極上部に
金属シリサイド形成した後、その上に絶縁膜を形成した
のでは、コンタクトホールの形成がセルフアラインでは
行われない。つまり、サリサイド技術とセルフアライン
・コンタクト技術は両立しないのである。このため、上
記サリサイド技術は、メモリーなどの高集積度の半導体
デバイスには利用することが非常に困難である。
ゲート電極を形成する場合、ゲート電極上部に金属シリ
サイドを形成する工程のために、ゲート電極上部を予め
絶縁膜で覆っておくことができない。ゲート電極上部に
金属シリサイド形成した後、その上に絶縁膜を形成した
のでは、コンタクトホールの形成がセルフアラインでは
行われない。つまり、サリサイド技術とセルフアライン
・コンタクト技術は両立しないのである。このため、上
記サリサイド技術は、メモリーなどの高集積度の半導体
デバイスには利用することが非常に困難である。
【００１０】このように、コバルトやニッケル等の低抵
抗金属シリサイドをゲート電極に採用しようとしても、
ドライエッチングが非常に困難であるため、所望の形状
に加工することができない。そのため、サリサイド技術
を用いることが考えられるが、この場合セルフアライン
・コンタクト技術と両立させることができないため、高
集積度の半導体デバイスに適用することが非常に困難で
ある。
抗金属シリサイドをゲート電極に採用しようとしても、
ドライエッチングが非常に困難であるため、所望の形状
に加工することができない。そのため、サリサイド技術
を用いることが考えられるが、この場合セルフアライン
・コンタクト技術と両立させることができないため、高
集積度の半導体デバイスに適用することが非常に困難で
ある。
【００１１】
【発明が解決しようとする課題】このように、コバルト
やニッケル等の低抵抗金属シリサイドをゲート電極に採
用しようとしても、ドライエッチングが非常に困難であ
るため、所望の形状に加工することができなかった。そ
のため、サリサイド技術を用いることが考えられるが、
この場合セルフアラインコンタクト技術と両立させるこ
とができないため、高集積度の半導体デバイスに適用す
ることが非常に困難であった。
やニッケル等の低抵抗金属シリサイドをゲート電極に採
用しようとしても、ドライエッチングが非常に困難であ
るため、所望の形状に加工することができなかった。そ
のため、サリサイド技術を用いることが考えられるが、
この場合セルフアラインコンタクト技術と両立させるこ
とができないため、高集積度の半導体デバイスに適用す
ることが非常に困難であった。
【００１２】本発明は、ドライエッチングが困難な金属
シリサイド材料まで採用することができるとともに、セ
ルフアラインコンタクト技術にも対応可能な半導体装置
およびその製造方法を提供することを目的とする。
シリサイド材料まで採用することができるとともに、セ
ルフアラインコンタクト技術にも対応可能な半導体装置
およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法（請求項１）は、半導体基板の主面に、側面が第
１の絶縁膜からなり底面がシリコン膜からなる溝部を形
成する工程と、前記溝部の底部の前記シリコン膜上に金
属膜を形成する工程と、熱処理により前記シリコン膜と
前記金属膜とを反応させて前記溝部の底部に選択的に金
属シリサイド層を形成する工程と、前記金属シリサイド
層を形成するステップの後に、前記金属シリサイドに転
換された部分以外の前記金属膜を除去する工程と、前記
金属シリサイド層上に第２の絶縁膜を形成することによ
り前記第１及び第２の絶縁膜に覆われた配線と電極のい
ずれかを形成する工程とを有することを特徴とする。
造方法（請求項１）は、半導体基板の主面に、側面が第
１の絶縁膜からなり底面がシリコン膜からなる溝部を形
成する工程と、前記溝部の底部の前記シリコン膜上に金
属膜を形成する工程と、熱処理により前記シリコン膜と
前記金属膜とを反応させて前記溝部の底部に選択的に金
属シリサイド層を形成する工程と、前記金属シリサイド
層を形成するステップの後に、前記金属シリサイドに転
換された部分以外の前記金属膜を除去する工程と、前記
金属シリサイド層上に第２の絶縁膜を形成することによ
り前記第１及び第２の絶縁膜に覆われた配線と電極のい
ずれかを形成する工程とを有することを特徴とする。
【００１４】また、本発明の半導体装置の製造方法（請
求項２）においては、前記溝部を形成する工程は、ゲー
ト絶縁膜が形成された前記半導体基板の前記主面に、側
面が前記第１の絶縁膜からなり底面が前記シリコン膜か
らなる前記溝部及び前記第１の絶縁膜の周囲に位置する
第３の絶縁膜を形成する工程を含み、前記配線と前記電
極のいずれかを形成する工程の後に、前記第３の絶縁膜
に前記第１及び第２の絶縁膜に対して自己整合的にコン
タクト孔を形成する工程と、前記コンタクト孔内に導電
材を充填する工程とをさらに有することを特徴とする。
求項２）においては、前記溝部を形成する工程は、ゲー
ト絶縁膜が形成された前記半導体基板の前記主面に、側
面が前記第１の絶縁膜からなり底面が前記シリコン膜か
らなる前記溝部及び前記第１の絶縁膜の周囲に位置する
第３の絶縁膜を形成する工程を含み、前記配線と前記電
極のいずれかを形成する工程の後に、前記第３の絶縁膜
に前記第１及び第２の絶縁膜に対して自己整合的にコン
タクト孔を形成する工程と、前記コンタクト孔内に導電
材を充填する工程とをさらに有することを特徴とする。
【００１５】また、本発明の半導体装置の製造方法（請
求項３）は、ゲート絶縁膜が形成された半導体基板の主
面に、側面が第１の絶縁膜からなり底面がシリコン膜か
らなる溝部及び前記第１の絶縁膜の周囲に位置する第３
の絶縁膜を形成する工程と、前記溝部の底部の前記シリ
コン膜上に第１の金属膜を形成する工程と、熱処理によ
り前記シリコン膜と前記第１の金属膜とを反応させて前
記溝部の底部に選択的に第１の金属シリサイド層を形成
する工程と、前記第１の金属シリサイド層を形成するス
テップの後に、前記第１の金属シリサイド層に転換され
た部分以外の前記第１の金属膜を除去する工程と、前記
第１の金属シリサイド層上に第２の絶縁膜を形成するこ
とにより、前記第１及び前記第２の絶縁膜に覆われた配
線と電極のいずれかを形成する工程と、前記第３の絶縁
膜に、前記第１及び前記第２の絶縁膜に対して自己整合
的に、コンタクト孔を形成する工程と、前記コンタクト
孔内に導電材を充填する工程とを有することを特徴とす
る。
求項３）は、ゲート絶縁膜が形成された半導体基板の主
面に、側面が第１の絶縁膜からなり底面がシリコン膜か
らなる溝部及び前記第１の絶縁膜の周囲に位置する第３
の絶縁膜を形成する工程と、前記溝部の底部の前記シリ
コン膜上に第１の金属膜を形成する工程と、熱処理によ
り前記シリコン膜と前記第１の金属膜とを反応させて前
記溝部の底部に選択的に第１の金属シリサイド層を形成
する工程と、前記第１の金属シリサイド層を形成するス
テップの後に、前記第１の金属シリサイド層に転換され
た部分以外の前記第１の金属膜を除去する工程と、前記
第１の金属シリサイド層上に第２の絶縁膜を形成するこ
とにより、前記第１及び前記第２の絶縁膜に覆われた配
線と電極のいずれかを形成する工程と、前記第３の絶縁
膜に、前記第１及び前記第２の絶縁膜に対して自己整合
的に、コンタクト孔を形成する工程と、前記コンタクト
孔内に導電材を充填する工程とを有することを特徴とす
る。
【００１６】また、本発明の半導体装置の製造方法（請
求項４）においては、前記溝部および前記第３の絶縁膜
を形成する工程は、ゲート絶縁膜が形成された前記半導
体基板の前記主面に、前記シリコン膜、第４の絶縁層、
ダミー膜、および第５の絶縁層を順次積層した積層層を
形成する工程と、前記積層層を所望のパターンに加工し
て、積層ゲート電極層を形成する工程と、前記積層ゲー
ト電極層の両側の前記半導体基板表面に、１対のソース
・ドレイン領域を形成する工程と、前記積層ゲート電極
層の側面に第６の絶縁膜を形成する工程と、前記ソース
・ドレイン領域上の前記ゲート絶縁膜を除去して、露出
された前記ソース・ドレイン領域上に第２の金属膜を形
成する工程と、熱処理により、前記ソース・ドレイン領
域と前記第２の金属膜とを反応させて、前記ソース・ド
レイン領域の表面に第２の金属シリサイド層を形成する
工程と、前記第２の金属シリサイド層を形成するステッ
プの後に、前記第２の金属シリサイド層に転換された部
分以外の前記第２の金属膜を除去する工程と、前記半導
体基板全面に前記第３の絶縁膜を形成する工程と、前記
第３、第２、および第１の絶縁膜を、前記ダミー膜の上
面が露出するまで平坦化する工程と、前記ダミー膜を除
去する工程とを含むことを特徴とする。
求項４）においては、前記溝部および前記第３の絶縁膜
を形成する工程は、ゲート絶縁膜が形成された前記半導
体基板の前記主面に、前記シリコン膜、第４の絶縁層、
ダミー膜、および第５の絶縁層を順次積層した積層層を
形成する工程と、前記積層層を所望のパターンに加工し
て、積層ゲート電極層を形成する工程と、前記積層ゲー
ト電極層の両側の前記半導体基板表面に、１対のソース
・ドレイン領域を形成する工程と、前記積層ゲート電極
層の側面に第６の絶縁膜を形成する工程と、前記ソース
・ドレイン領域上の前記ゲート絶縁膜を除去して、露出
された前記ソース・ドレイン領域上に第２の金属膜を形
成する工程と、熱処理により、前記ソース・ドレイン領
域と前記第２の金属膜とを反応させて、前記ソース・ド
レイン領域の表面に第２の金属シリサイド層を形成する
工程と、前記第２の金属シリサイド層を形成するステッ
プの後に、前記第２の金属シリサイド層に転換された部
分以外の前記第２の金属膜を除去する工程と、前記半導
体基板全面に前記第３の絶縁膜を形成する工程と、前記
第３、第２、および第１の絶縁膜を、前記ダミー膜の上
面が露出するまで平坦化する工程と、前記ダミー膜を除
去する工程とを含むことを特徴とする。
【００１７】また、本発明の半導体装置の製造方法（請
求項５）においては、前記コンタクト孔は、前記ソース
・ドレイン領域の一方の上に形成され、前記コンタクト
孔を埋める前記導電材は、前記第２の金属シリサイド層
に接続されることを特徴とする。
求項５）においては、前記コンタクト孔は、前記ソース
・ドレイン領域の一方の上に形成され、前記コンタクト
孔を埋める前記導電材は、前記第２の金属シリサイド層
に接続されることを特徴とする。
【００１８】本発明によれば、金属シリサイドをドライ
エッチングによって加工しなくてもよいので、従来採用
が困難であった低抵抗金属シリサイドをゲート配線、ゲ
ート電極等に用いることができるとともに、配線、電極
の周囲が絶縁膜に覆われているので、セルフアライン・
コンタクト技術にも対応可能となる。
エッチングによって加工しなくてもよいので、従来採用
が困難であった低抵抗金属シリサイドをゲート配線、ゲ
ート電極等に用いることができるとともに、配線、電極
の周囲が絶縁膜に覆われているので、セルフアライン・
コンタクト技術にも対応可能となる。
【００１９】従って、本発明は金属シリサイドのドライ
エッチングが困難な材料を用いた場合に特に効果的であ
る。一般にドライエッチングにはハロゲン元素を含むガ
スが用いられることから、ハロゲン化物の蒸気圧が低い
金属を含む金属シリサイドに適用した場合に効果的であ
る。
エッチングが困難な材料を用いた場合に特に効果的であ
る。一般にドライエッチングにはハロゲン元素を含むガ
スが用いられることから、ハロゲン化物の蒸気圧が低い
金属を含む金属シリサイドに適用した場合に効果的であ
る。
【００２０】このような観点から、前記金属膜はハロゲ
ン化物の融点又は昇華点が３００℃以上の少なくとも１
つの金属によって構成されていることが好ましい。ま
た、前記金属膜は、コバルト（Ｃｏ）、クロム（Ｃ
ｒ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、ハフ
ニウム（Ｈｆ）、ロジウム（Ｒｈ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、バナジウム（Ｖ）、ジルコニウム
（Ｚｒ）の中から選択された少なくとも１つの金属によ
って構成されていることが好ましい。
ン化物の融点又は昇華点が３００℃以上の少なくとも１
つの金属によって構成されていることが好ましい。ま
た、前記金属膜は、コバルト（Ｃｏ）、クロム（Ｃ
ｒ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、ハフ
ニウム（Ｈｆ）、ロジウム（Ｒｈ）、パラジウム（Ｐ
ｄ）、白金（Ｐｔ）、バナジウム（Ｖ）、ジルコニウム
（Ｚｒ）の中から選択された少なくとも１つの金属によ
って構成されていることが好ましい。
【００２１】ただし、本発明の製造方法は必ずしもこれ
らの金属に限定されるものではなく、例えばチタン（Ｔ
ｉ）等のハロゲン化物の融点又は昇華点が低いものに適
用することも可能である。
らの金属に限定されるものではなく、例えばチタン（Ｔ
ｉ）等のハロゲン化物の融点又は昇華点が低いものに適
用することも可能である。
【００２２】前記第１及び第２の絶縁膜には例えばシリ
コン窒化膜を用いることができ、また、前記第３の絶縁
膜には例えばシリコン酸化膜を用いることができる。ま
た、前記製造方法によれば、ドライエッチングが困難な
金属シリサイドをゲート配線、ゲート電極等に用いるこ
とができ、また、セルフアライン・コンタクト技術にも
対応可能なことから、以下の半導体装置を得ることがで
きる。
コン窒化膜を用いることができ、また、前記第３の絶縁
膜には例えばシリコン酸化膜を用いることができる。ま
た、前記製造方法によれば、ドライエッチングが困難な
金属シリサイドをゲート配線、ゲート電極等に用いるこ
とができ、また、セルフアライン・コンタクト技術にも
対応可能なことから、以下の半導体装置を得ることがで
きる。
【００２３】すなわち、本発明の半導体装置（請求項１
１）は、半導体基板と、前記半導体基板上に形成され、
シリコン及びこのシリコン上の金属シリサイドからなる
配線および電極のいずれかと、前記配線及び前記電極の
いずれかの側面及び上面を覆う絶縁膜と、前記絶縁膜の
上端からに前記半導体基板の表面にかけて、前記絶縁膜
の一部に沿って形成されたコンタクト用の導電部材とを
有し、前記金属シリサイドは、そのハロゲン化物の融点
および昇華点のいずれかが３００℃以上の少なくとも１
つの金属を含んで構成されることを特徴とする。
１）は、半導体基板と、前記半導体基板上に形成され、
シリコン及びこのシリコン上の金属シリサイドからなる
配線および電極のいずれかと、前記配線及び前記電極の
いずれかの側面及び上面を覆う絶縁膜と、前記絶縁膜の
上端からに前記半導体基板の表面にかけて、前記絶縁膜
の一部に沿って形成されたコンタクト用の導電部材とを
有し、前記金属シリサイドは、そのハロゲン化物の融点
および昇華点のいずれかが３００℃以上の少なくとも１
つの金属を含んで構成されることを特徴とする。
【００２４】また、前記金属シリサイドはコバルト（Ｃ
ｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、マグネシウ
ム（Ｍｇ）、ハフニウム（Ｈｆ）、ロジウム（Ｒｈ）、
パラジウム（Ｐｄ）、白金（Ｐｔ）、バナジウム
（Ｖ）、ジルコニウム（Ｚｒ）の中から選択された少な
くとも１つの金属を含むことを特徴とする。
ｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、マグネシウ
ム（Ｍｇ）、ハフニウム（Ｈｆ）、ロジウム（Ｒｈ）、
パラジウム（Ｐｄ）、白金（Ｐｔ）、バナジウム
（Ｖ）、ジルコニウム（Ｚｒ）の中から選択された少な
くとも１つの金属を含むことを特徴とする。
【００２５】また、前記コンタクト用の導電部材は、前
記半導体基板表面における平面サイズよりも、前記絶縁
膜上端における平面サイズが大であることを特徴とする
（請求項１２）。
記半導体基板表面における平面サイズよりも、前記絶縁
膜上端における平面サイズが大であることを特徴とする
（請求項１２）。
【００２６】本発明者は、以前金属膜を溝内部に埋め込
む方法を特許出願している（特開平８−２６４５３
１）。この方法は、溝形成後に金属膜を全面に成膜し、
さらに金属膜を平坦化することにより、溝内部に金属膜
を埋め込む構造を形成するものである。
む方法を特許出願している（特開平８−２６４５３
１）。この方法は、溝形成後に金属膜を全面に成膜し、
さらに金属膜を平坦化することにより、溝内部に金属膜
を埋め込む構造を形成するものである。
【００２７】しかしながら、金属膜を平坦化する工程
は、その平坦化プロセスのばらつきが直接金属膜の膜厚
ばらつきを産む可能性がある。例えば、化学的機械的研
磨（ＣＭＰ）法によって金属膜を平坦化する方法では、
広いパターンで溝内部の埋め込み金属膜が薄膜化する効
果（ディッシング）や、ライン＆スペース用にパターン
が連続したところで、埋め込んだ金属だけではなく、溝
まで削れてしまう効果（シニング）等によって、溝内部
の埋め込み金属膜の膜厚や溝深さにパターン依存性が発
生してしまう。
は、その平坦化プロセスのばらつきが直接金属膜の膜厚
ばらつきを産む可能性がある。例えば、化学的機械的研
磨（ＣＭＰ）法によって金属膜を平坦化する方法では、
広いパターンで溝内部の埋め込み金属膜が薄膜化する効
果（ディッシング）や、ライン＆スペース用にパターン
が連続したところで、埋め込んだ金属だけではなく、溝
まで削れてしまう効果（シニング）等によって、溝内部
の埋め込み金属膜の膜厚や溝深さにパターン依存性が発
生してしまう。
【００２８】また、例えばドライエッチングによって、
金属膜のエッチバックを行い、平坦化する方法が有る。
しかしながら、異なる溝開口面積において、エッチング
速度が変化するという、いわゆるローディング効果が発
生し、金属膜の残膜はパターン幅等に依存してしまう。
金属膜のエッチバックを行い、平坦化する方法が有る。
しかしながら、異なる溝開口面積において、エッチング
速度が変化するという、いわゆるローディング効果が発
生し、金属膜の残膜はパターン幅等に依存してしまう。
【００２９】このような、金属膜の膜厚ばらつきは、ゲ
ート電極の抵抗ばらつきに直接反映するため、上記の平
坦化技術により半導体素子を作成すると、その素子特性
のばらつき増大を招く可能性がある。
ート電極の抵抗ばらつきに直接反映するため、上記の平
坦化技術により半導体素子を作成すると、その素子特性
のばらつき増大を招く可能性がある。
【００３０】本発明によれば、開口した溝底部に、自己
整合的に金属シリサイド層を形成することが可能であ
り、シリサイド層の平坦化工程を必要としない。さら
に、セルフアラインコンタクト（ＳＡＣ）に対応すべ
く、シリサイド上層と側壁を同一の絶縁膜で覆う覆う工
程において、金属膜を埋め込む構造を形成する場合に
も、本発明は効果的である。
整合的に金属シリサイド層を形成することが可能であ
り、シリサイド層の平坦化工程を必要としない。さら
に、セルフアラインコンタクト（ＳＡＣ）に対応すべ
く、シリサイド上層と側壁を同一の絶縁膜で覆う覆う工
程において、金属膜を埋め込む構造を形成する場合に
も、本発明は効果的である。
【００３１】すなわち、金属膜を溝に埋め込む方法の場
合、例えばドライエッチング法により金属膜のみを溝上
端より下げる工程、いわゆるリセス工程が必要となる。
しかしながら、金属膜のエッチング量を任意の深さで制
御する技術は非常に難しく、先に述べたローディング効
果の他に、エッチング速度の面内均一性などが金属膜の
残膜に大きく影響してしまう。
合、例えばドライエッチング法により金属膜のみを溝上
端より下げる工程、いわゆるリセス工程が必要となる。
しかしながら、金属膜のエッチング量を任意の深さで制
御する技術は非常に難しく、先に述べたローディング効
果の他に、エッチング速度の面内均一性などが金属膜の
残膜に大きく影響してしまう。
【００３２】一方、シリサイド層を自己整合的に形成す
る方法の場合、シリサイド層が溝底部のシリコン層に潜
り込むように形成されるため、成膜する金属膜厚を制御
すれば、溝上端よりもシリサイド層の上端を低い位置に
設けることが可能である。つまり、リセス工程を入れず
とも、ＳＡＣ構造を形成することができる。
る方法の場合、シリサイド層が溝底部のシリコン層に潜
り込むように形成されるため、成膜する金属膜厚を制御
すれば、溝上端よりもシリサイド層の上端を低い位置に
設けることが可能である。つまり、リセス工程を入れず
とも、ＳＡＣ構造を形成することができる。
【００３３】以上のように、シリサイド層を溝内部に自
己整合的に形成する手法を採用することにより、ゲート
電極低抵抗層のばらつきを増大させる工程を省略するこ
とができ、かつ素子特性の向上を図ることが可能とな
る。
己整合的に形成する手法を採用することにより、ゲート
電極低抵抗層のばらつきを増大させる工程を省略するこ
とができ、かつ素子特性の向上を図ることが可能とな
る。
【００３４】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＭＯＳ型電界効果トランジスタのゲート電極パター
ンの形成を段階的に示す断面図である。
実施の形態を説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係るＭＯＳ型電界効果トランジスタのゲート電極パター
ンの形成を段階的に示す断面図である。
【００３５】まず、図１（ａ）に示すように、単結晶シ
リコンからなる半導体基板１００上に、ゲート絶縁膜と
して薄い酸化膜１０１（膜厚５ｎｍ）を形成し、その上
に化学的気相成長（ＣＶＤ）法を用いて多結晶シリコン
膜１０２（膜厚２００ｎｍ）を堆積する。その後、例え
ば、Ｐ+ イオンを加速電圧１０ｋｅＶ、注入量５×１０
15ｃｍ-2の条件で多結晶シリコン膜中にドーピングし、
さらに、例えば、窒素雰囲気中で８００℃、３０分の加
熱処理を行う。この後、多結晶シリコン膜１０２上にフ
ォトレジスト（膜厚１μｍ）をスピンコート法により塗
布し、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．１５μｍ幅のレジストパター
ンを形成する。
リコンからなる半導体基板１００上に、ゲート絶縁膜と
して薄い酸化膜１０１（膜厚５ｎｍ）を形成し、その上
に化学的気相成長（ＣＶＤ）法を用いて多結晶シリコン
膜１０２（膜厚２００ｎｍ）を堆積する。その後、例え
ば、Ｐ+ イオンを加速電圧１０ｋｅＶ、注入量５×１０
15ｃｍ-2の条件で多結晶シリコン膜中にドーピングし、
さらに、例えば、窒素雰囲気中で８００℃、３０分の加
熱処理を行う。この後、多結晶シリコン膜１０２上にフ
ォトレジスト（膜厚１μｍ）をスピンコート法により塗
布し、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．１５μｍ幅のレジストパター
ンを形成する。
【００３６】続いて、ドライエッチング装置を用いて、
レジストパターンに沿って多結晶シリコン膜１０２をエ
ッチングする。残存したレジストパターンは、多結晶シ
リコン膜１０２のエッチング後にＯ2 アッシングにより
剥離する。
レジストパターンに沿って多結晶シリコン膜１０２をエ
ッチングする。残存したレジストパターンは、多結晶シ
リコン膜１０２のエッチング後にＯ2 アッシングにより
剥離する。
【００３７】次に、図１（ｂ）に示すように、多結晶シ
リコン膜１０２のエッチング時に削られた薄いシリコン
酸化膜１０１の回復と多結晶シリコン膜１０２のコーナ
ー部分１０３ａを丸めるため、後酸化工程を行い、酸化
膜１０３を形成する。これにより、ゲート酸化膜１０１
は元の膜厚まで回復し、かつ多結晶シリコン膜１０２の
コーナー部分１０３ａが丸められる。その結果、ゲート
電極のコーナー部分１０３ａにおける電界集中が避けら
れ、さらにはゲート酸化膜１０１の信頼性が向上する。
なお、この後酸化工程は、デバイスの信頼性をさらに向
上させることを目的としており、必ずしも全てのデバイ
スに対して行う必要は無い。
リコン膜１０２のエッチング時に削られた薄いシリコン
酸化膜１０１の回復と多結晶シリコン膜１０２のコーナ
ー部分１０３ａを丸めるため、後酸化工程を行い、酸化
膜１０３を形成する。これにより、ゲート酸化膜１０１
は元の膜厚まで回復し、かつ多結晶シリコン膜１０２の
コーナー部分１０３ａが丸められる。その結果、ゲート
電極のコーナー部分１０３ａにおける電界集中が避けら
れ、さらにはゲート酸化膜１０１の信頼性が向上する。
なお、この後酸化工程は、デバイスの信頼性をさらに向
上させることを目的としており、必ずしも全てのデバイ
スに対して行う必要は無い。
【００３８】次に、図１（ｃ）示すように、イオン注入
法により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、ド
ーズ量３×１０14ｃｍ-2の条件で基板へドーピングし、
さらに例えば窒素雰囲気中で９００℃、３０秒程度の加
熱処理を行い、Ｎ型ドープ層（ソース／ドレイン領域）
１０４を形成うる。
法により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、ド
ーズ量３×１０14ｃｍ-2の条件で基板へドーピングし、
さらに例えば窒素雰囲気中で９００℃、３０秒程度の加
熱処理を行い、Ｎ型ドープ層（ソース／ドレイン領域）
１０４を形成うる。
【００３９】次に、図１（ｄ）に示すように、ＣＶＤ法
によりシリコン窒化膜１０５（膜厚２５ｎｍ）を堆積
し、これをドライエッチング法によりエッチバックし、
多結晶シリコン膜１０２の側壁にのみシリコン窒化膜１
０５を残す。続いて、イオン注入法により例えばＡｓ+
イオンを加速電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ
-2の条件で基板へドーピングし、さらに例えば窒素雰囲
気中で８００℃、３０分程度の加熱処理を行い、Ｎ+ ド
ープ層（ソース／ドレイン領域）１０６を形成する。
によりシリコン窒化膜１０５（膜厚２５ｎｍ）を堆積
し、これをドライエッチング法によりエッチバックし、
多結晶シリコン膜１０２の側壁にのみシリコン窒化膜１
０５を残す。続いて、イオン注入法により例えばＡｓ+
イオンを加速電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ
-2の条件で基板へドーピングし、さらに例えば窒素雰囲
気中で８００℃、３０分程度の加熱処理を行い、Ｎ+ ド
ープ層（ソース／ドレイン領域）１０６を形成する。
【００４０】次に、図１（ｅ）に示すように、ＣＶＤ法
によりシリコン酸化膜１０７（膜厚４００ｎｍ）を堆積
し、これを多結晶シリコン膜１０２の上面が現れる高さ
まで例えば化学的機械的研磨（ＣＭＰ）法を用いて平坦
化する。
によりシリコン酸化膜１０７（膜厚４００ｎｍ）を堆積
し、これを多結晶シリコン膜１０２の上面が現れる高さ
まで例えば化学的機械的研磨（ＣＭＰ）法を用いて平坦
化する。
【００４１】次に、図１（ｆ）に示すように、多結晶シ
リコン膜１０２表面をドライエッチングにより、シリコ
ン酸化膜１０７表面よりもおよそ１００ｎｍ低い位置ま
で後退させる。この結果、側面がシリコン窒化膜１０５
からなり、底面が多結晶シリコン膜１０２からなる溝１
０８が形成される。
リコン膜１０２表面をドライエッチングにより、シリコ
ン酸化膜１０７表面よりもおよそ１００ｎｍ低い位置ま
で後退させる。この結果、側面がシリコン窒化膜１０５
からなり、底面が多結晶シリコン膜１０２からなる溝１
０８が形成される。
【００４２】次に、図１（ｇ）に示すように、スパッリ
ング法により金属膜として例えばコバルト膜１０９（膜
厚１０ｎｍ）を全面に堆積し、さらにその上に、加熱雰
囲気中に含まれる残留酸素によるコバルト膜１０９の酸
化を防ぐため、酸化防止膜として例えば窒化チタン膜１
１０（膜厚２０ｎｍ）を成膜する。なお、加熱処理時に
残留酸素分圧比を十分低減できるならば、必ずしも酸化
防止膜を成膜しなくても良い。
ング法により金属膜として例えばコバルト膜１０９（膜
厚１０ｎｍ）を全面に堆積し、さらにその上に、加熱雰
囲気中に含まれる残留酸素によるコバルト膜１０９の酸
化を防ぐため、酸化防止膜として例えば窒化チタン膜１
１０（膜厚２０ｎｍ）を成膜する。なお、加熱処理時に
残留酸素分圧比を十分低減できるならば、必ずしも酸化
防止膜を成膜しなくても良い。
【００４３】次に、図１（ｈ）に示すように、例えば６
００℃で６０秒間の加熱処理を行い、コバルト膜１０９
と多結晶シリコン膜１０２とを反応させて、溝底部にコ
バルトシリサイド層１１１（膜厚３５ｎｍ）を形成す
る。その後、例えば硫酸と過酸化水素水の混合液によっ
て、シリサイド層１１１に対し選択的にコバルト膜１０
９及び窒化チタン膜１１０を除去し、さらに例えば８５
０℃で３０秒間の加熱処理を行う。
００℃で６０秒間の加熱処理を行い、コバルト膜１０９
と多結晶シリコン膜１０２とを反応させて、溝底部にコ
バルトシリサイド層１１１（膜厚３５ｎｍ）を形成す
る。その後、例えば硫酸と過酸化水素水の混合液によっ
て、シリサイド層１１１に対し選択的にコバルト膜１０
９及び窒化チタン膜１１０を除去し、さらに例えば８５
０℃で３０秒間の加熱処理を行う。
【００４４】次に、図１（ｉ）に示すように、シリコン
窒化膜１１２をＣＶＤ法により堆積し、これをシリコン
酸化膜１０７表面の高さまで例えばＣＭＰ法を用いて平
坦化する。その結果、シリコン窒化膜１０５及び１１２
で上面及び側面を囲まれたコバルトシリサイド層１１１
及び多結晶シリコン膜１０２の積層膜からなるゲート電
極パターンが形成される。
窒化膜１１２をＣＶＤ法により堆積し、これをシリコン
酸化膜１０７表面の高さまで例えばＣＭＰ法を用いて平
坦化する。その結果、シリコン窒化膜１０５及び１１２
で上面及び側面を囲まれたコバルトシリサイド層１１１
及び多結晶シリコン膜１０２の積層膜からなるゲート電
極パターンが形成される。
【００４５】次に、図１（ｊ）に示すように、シリコン
酸化膜／シリコン窒化膜の高選択比エッチング技術を用
いて、コンタクトホールを開孔する。続いて、スパッタ
リング法により、チタン膜（１０ｎｍ）及び窒化チタン
膜（１０ｎｍ）からなる積層膜１１３を堆積し、さらに
ＣＶＤ法によりタングステン膜１１４を成膜する。その
後、シリコン酸化膜１０７表面まで、チタン膜及び窒化
チタン膜からなる積層膜１１３とタングステン膜１１４
とを、例えばＣＭＰ法を用いて平坦化する。
酸化膜／シリコン窒化膜の高選択比エッチング技術を用
いて、コンタクトホールを開孔する。続いて、スパッタ
リング法により、チタン膜（１０ｎｍ）及び窒化チタン
膜（１０ｎｍ）からなる積層膜１１３を堆積し、さらに
ＣＶＤ法によりタングステン膜１１４を成膜する。その
後、シリコン酸化膜１０７表面まで、チタン膜及び窒化
チタン膜からなる積層膜１１３とタングステン膜１１４
とを、例えばＣＭＰ法を用いて平坦化する。
【００４６】このとき、コンタクトホールパターンの位
置合わせがゲート電極側に多少ずれても、シリコン窒化
膜１０５及び１１２がゲート電極とコンタクトとの間に
残るため、ゲート電極とコンタクトが電気的にショート
することは無い。この場合、図１（ｊ）に示すように、
シリコン窒化膜の表面形状に対応した表面形状でコンタ
クトが形成されることになる。
置合わせがゲート電極側に多少ずれても、シリコン窒化
膜１０５及び１１２がゲート電極とコンタクトとの間に
残るため、ゲート電極とコンタクトが電気的にショート
することは無い。この場合、図１（ｊ）に示すように、
シリコン窒化膜の表面形状に対応した表面形状でコンタ
クトが形成されることになる。
【００４７】以上のように、本発明を用いることによ
り、エッチング不可能な金属シリサイドを用いることが
できるとともに、セルフアライン・コンタクト技術を採
用することが可能となる。よって、メモリー等の高集積
デバイスにも対応可能な低抵抗ゲート電極を提供するこ
とが可能となる。
り、エッチング不可能な金属シリサイドを用いることが
できるとともに、セルフアライン・コンタクト技術を採
用することが可能となる。よって、メモリー等の高集積
デバイスにも対応可能な低抵抗ゲート電極を提供するこ
とが可能となる。
【００４８】なお、本実施形態では、多結晶シリコン中
へのドーピングを、成膜後に次いでイオン注入法により
行ったが、予め不純物を含んだ多結晶シリコン膜を用い
てもよい。さらには、金属シリサイド層形成後に、金属
シリサイド層を通して多結晶シリコン膜へのドーピング
を行ってもよい。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて図２を参照して説明する。図２は、ＭＯＳ型電界効
果トランジスタのゲート電極パターンの形成工程を段階
的に示す断面図である。
へのドーピングを、成膜後に次いでイオン注入法により
行ったが、予め不純物を含んだ多結晶シリコン膜を用い
てもよい。さらには、金属シリサイド層形成後に、金属
シリサイド層を通して多結晶シリコン膜へのドーピング
を行ってもよい。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて図２を参照して説明する。図２は、ＭＯＳ型電界効
果トランジスタのゲート電極パターンの形成工程を段階
的に示す断面図である。
【００４９】まず、図２（ａ）に示すように、単結晶シ
リコンからなる半導体基板２００上にゲート絶縁膜とし
て薄い酸化膜２０１（膜厚５ｎｍ）を形成し、その上に
ＣＶＤ法を用いて多結晶シリコン膜２０２（膜厚１００
ｎｍ）を堆積する。その後、例えば、Ｐ+ イオンを加速
電圧１０ｋｅＶ、注入量５×１０15ｃｍ-2の条件で多結
晶シリコン膜中にドーピングし、さらに、例えば、窒素
雰囲気中で８００℃、３０分の加熱処理を行う。さらに
その上に、溝形成段階で除去するダミー層として、例え
ばシリコン酸化膜２０３（膜厚１０ｎｍ）及び多結晶シ
リコン膜２０４（膜厚１００ｎｍ）を形成する。
リコンからなる半導体基板２００上にゲート絶縁膜とし
て薄い酸化膜２０１（膜厚５ｎｍ）を形成し、その上に
ＣＶＤ法を用いて多結晶シリコン膜２０２（膜厚１００
ｎｍ）を堆積する。その後、例えば、Ｐ+ イオンを加速
電圧１０ｋｅＶ、注入量５×１０15ｃｍ-2の条件で多結
晶シリコン膜中にドーピングし、さらに、例えば、窒素
雰囲気中で８００℃、３０分の加熱処理を行う。さらに
その上に、溝形成段階で除去するダミー層として、例え
ばシリコン酸化膜２０３（膜厚１０ｎｍ）及び多結晶シ
リコン膜２０４（膜厚１００ｎｍ）を形成する。
【００５０】この後、多結晶シリコン膜２０４上にフォ
トレジスト（膜厚１μｍ）をスピンコート法により塗布
し、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．１５μｍ幅のレジストパター
ンを形成する。
トレジスト（膜厚１μｍ）をスピンコート法により塗布
し、このフォトレジストをフォトマスクを通して露光
し、現像して、例えば０．１５μｍ幅のレジストパター
ンを形成する。
【００５１】続いて、ドライエッチング装置を用いて、
レジストパターンに沿って多結晶シリコン膜２０４、シ
リコン酸化膜２０３及び多結晶シリコン膜２０２をエッ
チングする。残存したレジストパターンは、エッチング
後にＯ2 アッシングにより剥離する。
レジストパターンに沿って多結晶シリコン膜２０４、シ
リコン酸化膜２０３及び多結晶シリコン膜２０２をエッ
チングする。残存したレジストパターンは、エッチング
後にＯ2 アッシングにより剥離する。
【００５２】次に、図２（ｂ）に示すように、エッチン
グ時に削られた薄いシリコン酸化膜２０１の回復と多結
晶シリコン膜２０２のコーナー部分２０５ａを丸めるた
め後酸化工程を行い、酸化膜２０５を形成する。これに
より、ゲート酸化膜２０１は元の膜厚まで回復し、かつ
多結晶シリコン膜２０２のコーナー部分２０５ａが丸め
られる。
グ時に削られた薄いシリコン酸化膜２０１の回復と多結
晶シリコン膜２０２のコーナー部分２０５ａを丸めるた
め後酸化工程を行い、酸化膜２０５を形成する。これに
より、ゲート酸化膜２０１は元の膜厚まで回復し、かつ
多結晶シリコン膜２０２のコーナー部分２０５ａが丸め
られる。
【００５３】その結果、ゲート電極のコーナー部分２０
５ａにおける電界集中が避けられ、さらにはゲート酸化
膜２０１の信頼性が向上する。なお、この後酸化工程
は、デバイスの信頼性をさらに向上させることを目的と
しており、必ずしも全てのデバイスに対して行う必要は
無い。
５ａにおける電界集中が避けられ、さらにはゲート酸化
膜２０１の信頼性が向上する。なお、この後酸化工程
は、デバイスの信頼性をさらに向上させることを目的と
しており、必ずしも全てのデバイスに対して行う必要は
無い。
【００５４】次に、図２（ｃ）に示すように、イオン注
入法により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、
ドーズ量３×１０14ｃｍ-2の条件で基板へドーピング
し、さらに例えば窒素雰囲気中で９００℃、３０秒程度
の加熱処理を行い、Ｎ型ドープ層（ソース／ドレイン領
域）２０６を形成する。
入法により例えばＡｓ+ イオンを加速電圧３０ｋｅＶ、
ドーズ量３×１０14ｃｍ-2の条件で基板へドーピング
し、さらに例えば窒素雰囲気中で９００℃、３０秒程度
の加熱処理を行い、Ｎ型ドープ層（ソース／ドレイン領
域）２０６を形成する。
【００５５】次に、図２（ｄ）に示すように、ＣＶＤ法
によりシリコン窒化膜２０７（膜厚２５ｎｍ）を堆積
し、これをドライエッチング法によりエッチバックし、
シリコン窒化膜２０７を多結晶シリコン膜２０２、シリ
コン酸化膜２０３及び多結晶シリコン膜２０４の側壁に
のみ残す。
によりシリコン窒化膜２０７（膜厚２５ｎｍ）を堆積
し、これをドライエッチング法によりエッチバックし、
シリコン窒化膜２０７を多結晶シリコン膜２０２、シリ
コン酸化膜２０３及び多結晶シリコン膜２０４の側壁に
のみ残す。
【００５６】続いて、イオン注入法により例えばＡｓ+
イオンを加速電圧４５ｋｅＶ、ドーズ量３×１０15ｃｍ
-2の条件で基板へドーピングし、さらに例えば窒素雰囲
気中で８００℃、３０分程度の加熱処理を行い、Ｎ+ 型
ドープ層（ソース／ドレイン領域）２０８が形成され
る。
イオンを加速電圧４５ｋｅＶ、ドーズ量３×１０15ｃｍ
-2の条件で基板へドーピングし、さらに例えば窒素雰囲
気中で８００℃、３０分程度の加熱処理を行い、Ｎ+ 型
ドープ層（ソース／ドレイン領域）２０８が形成され
る。
【００５７】次に、図２（ｅ）に示すように、ゲート電
極間を埋めむために、ＣＶＤ法によりシリコン酸化膜２
０９（膜厚４００ｎｍ）を堆積し、これを多結晶シリコ
ン膜２０４の上面が現れる高さまで例えばＣＭＰ法を用
いて平坦化する。
極間を埋めむために、ＣＶＤ法によりシリコン酸化膜２
０９（膜厚４００ｎｍ）を堆積し、これを多結晶シリコ
ン膜２０４の上面が現れる高さまで例えばＣＭＰ法を用
いて平坦化する。
【００５８】次に、図２（ｆ）に示すように、ダミー層
である多結晶シリコン膜２０４及びシリコン酸化膜２０
３を除去する。具体的には、まず多結晶シリコン膜２０
４をドライエッチングにより除去する。このときの多結
晶シリコン膜／シリコン酸化膜の選択比は１００以上あ
るため、制御性良く多結晶シリコン膜２０４のみを除去
することが可能である。
である多結晶シリコン膜２０４及びシリコン酸化膜２０
３を除去する。具体的には、まず多結晶シリコン膜２０
４をドライエッチングにより除去する。このときの多結
晶シリコン膜／シリコン酸化膜の選択比は１００以上あ
るため、制御性良く多結晶シリコン膜２０４のみを除去
することが可能である。
【００５９】続いて、シリコン酸化膜２０３を希釈した
フッ化水素酸水溶液で除去する。なお、シリコン酸化膜
２０３の除去方法は、ドライエッング法でも良い。この
結果、側面がシリコン窒化膜２０７からなり、底面が多
結晶シリコン膜２０２からなる溝２１０が形成される。
フッ化水素酸水溶液で除去する。なお、シリコン酸化膜
２０３の除去方法は、ドライエッング法でも良い。この
結果、側面がシリコン窒化膜２０７からなり、底面が多
結晶シリコン膜２０２からなる溝２１０が形成される。
【００６０】次に、図２（ｇ）に示すように、スパッタ
リング法により金属膜として例えばニッケル膜２１１
（膜厚１０ｎｍ）を全面に堆積する。次に、図２（ｈ）
に示すように、例えば６００℃で６０秒間の加熱処理を
行い、ニッケル膜２１１と多結晶シリコン膜２０２とを
反応させ、溝底部にニッケルシリサイド層２１２を形成
する。その後、例えば硫酸と過酸化水素水の混合液によ
って、シリサイド層から選択的に未反応ニッケル膜を除
去する。
リング法により金属膜として例えばニッケル膜２１１
（膜厚１０ｎｍ）を全面に堆積する。次に、図２（ｈ）
に示すように、例えば６００℃で６０秒間の加熱処理を
行い、ニッケル膜２１１と多結晶シリコン膜２０２とを
反応させ、溝底部にニッケルシリサイド層２１２を形成
する。その後、例えば硫酸と過酸化水素水の混合液によ
って、シリサイド層から選択的に未反応ニッケル膜を除
去する。
【００６１】次に、図２（ｉ）に示すように、シリコン
窒化膜２１３をＣＶＤ法により堆積し、これをシリコン
酸化膜表面２０９の高さまで例えばＣＭＰ法を用いて平
坦化する。その結果、ニッケルシリサイド層２１２がシ
リコン窒化膜２０７及び２１３で上面及び側面を囲まれ
た構造になり、ニッケルシリサイド層２１２と多結晶シ
リコン膜２０２の積層膜からなるゲート電極パターンが
形成される。
窒化膜２１３をＣＶＤ法により堆積し、これをシリコン
酸化膜表面２０９の高さまで例えばＣＭＰ法を用いて平
坦化する。その結果、ニッケルシリサイド層２１２がシ
リコン窒化膜２０７及び２１３で上面及び側面を囲まれ
た構造になり、ニッケルシリサイド層２１２と多結晶シ
リコン膜２０２の積層膜からなるゲート電極パターンが
形成される。
【００６２】以後、第１の実施形態と同様に、セルフア
ライン・コンタクト技術によってコンタクトを形成すれ
ば、コンタクトホールパターンの位置合わせが多少ずれ
ても、シリコン窒化膜２０７及び２１３がゲート電極と
コンタクトとの間に残るため、ゲート電極とコンタクト
が電気的にショートすることは無い。
ライン・コンタクト技術によってコンタクトを形成すれ
ば、コンタクトホールパターンの位置合わせが多少ずれ
ても、シリコン窒化膜２０７及び２１３がゲート電極と
コンタクトとの間に残るため、ゲート電極とコンタクト
が電気的にショートすることは無い。
【００６３】なお、本実施形態では、溝形成段階で除去
するダミー層として多結晶シリコン膜とシリコン酸化膜
との積層膜を用いたが、溝側壁の絶縁膜（本実施形態で
はシリコン窒化膜）とゲート電極間の埋め込み絶縁膜
（本実施形態ではシリコン酸化膜）に対して選択的に除
去可能な材料であればよい。
するダミー層として多結晶シリコン膜とシリコン酸化膜
との積層膜を用いたが、溝側壁の絶縁膜（本実施形態で
はシリコン窒化膜）とゲート電極間の埋め込み絶縁膜
（本実施形態ではシリコン酸化膜）に対して選択的に除
去可能な材料であればよい。
【００６４】例えば、同じシリコン酸化膜の中でも、Ｓ
ｉＯＦ、ＢＳＧ、ＢＰＳＧ、ＰＳＧ等のシリコン酸化膜
に不純物が故意にドーピングされた材料や、塗布型であ
る有機ＳＯＧ等は、通常のシリコン酸化膜に対して選択
性があるため、これらをダミー層として使用することも
可能である。
ｉＯＦ、ＢＳＧ、ＢＰＳＧ、ＰＳＧ等のシリコン酸化膜
に不純物が故意にドーピングされた材料や、塗布型であ
る有機ＳＯＧ等は、通常のシリコン酸化膜に対して選択
性があるため、これらをダミー層として使用することも
可能である。
【００６５】また、後酸化工程を要しないデバイスであ
れば、例えば硫酸と過酸化水素水の混合液によって剥離
可能な金属を用いても構わない。例えば、タングステン
膜、モリブデン膜、タンタル膜、アルミニウム膜、チタ
ン膜或いはこれらの合金や積層膜をダミー層として用い
ても良い。
れば、例えば硫酸と過酸化水素水の混合液によって剥離
可能な金属を用いても構わない。例えば、タングステン
膜、モリブデン膜、タンタル膜、アルミニウム膜、チタ
ン膜或いはこれらの合金や積層膜をダミー層として用い
ても良い。
【００６６】また、これらダミー層の除去方法として、
上記の例では反応性イオンエッチングを用いたが、ケミ
カルドライエッチング、気相エッチング、ウエットエッ
チング或いはそれらの組み合わせを用いても良い。
上記の例では反応性イオンエッチングを用いたが、ケミ
カルドライエッチング、気相エッチング、ウエットエッ
チング或いはそれらの組み合わせを用いても良い。
【００６７】また、本実施形態では、加熱雰囲気中に含
まれる残留酸素による酸化を防ぐための酸化防止膜を用
いなかったが、それを用いても良い。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて図３及び図４を参照して説明する。これらの図面
は、ＭＯＳ型電界効果トランジスタのゲート電極パター
ンの形成工程を段階的に示した断面図である。なお、こ
れらの図において、左側に示した図はトランジスタのゲ
ート電極の長さ方向の断面を、右側に示した図はトラン
ジスタのゲート電極の幅方向の断面を、それぞれ示した
ものである。
まれる残留酸素による酸化を防ぐための酸化防止膜を用
いなかったが、それを用いても良い。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて図３及び図４を参照して説明する。これらの図面
は、ＭＯＳ型電界効果トランジスタのゲート電極パター
ンの形成工程を段階的に示した断面図である。なお、こ
れらの図において、左側に示した図はトランジスタのゲ
ート電極の長さ方向の断面を、右側に示した図はトラン
ジスタのゲート電極の幅方向の断面を、それぞれ示した
ものである。
【００６８】まず、図３（ａ）に示すように、素子分離
領域３０１を有する半導体基板３００上に、ゲート絶縁
膜として薄い酸化膜３０２（膜厚５ｎｍ）を形成し、そ
の上にＣＶＤ法を用いて多結晶シリコン膜３０３（膜厚
１００ｎｍ）を堆積する。その後、例えば、Ｐ+ イオン
を加速電圧１０ｋｅＶ、注入量５×１０15ｃｍ-2の条件
で多結晶シリコン膜中にドーピングし、さらに、例え
ば、窒素雰囲気中で８００℃、３０分の加熱処理を行
う。
領域３０１を有する半導体基板３００上に、ゲート絶縁
膜として薄い酸化膜３０２（膜厚５ｎｍ）を形成し、そ
の上にＣＶＤ法を用いて多結晶シリコン膜３０３（膜厚
１００ｎｍ）を堆積する。その後、例えば、Ｐ+ イオン
を加速電圧１０ｋｅＶ、注入量５×１０15ｃｍ-2の条件
で多結晶シリコン膜中にドーピングし、さらに、例え
ば、窒素雰囲気中で８００℃、３０分の加熱処理を行
う。
【００６９】次に、図３（ｂ）に示すように、素子分離
領域３０１が半導体基板３００より突出する高さ分だ
け、多結晶シリコン膜３０３をＣＭＰ法により平坦化す
る。多結晶シリコン膜３０３の平坦化を行う方法として
は、ＣＭＰ法の他にエッチバックを用いる方法も可能で
ある。
領域３０１が半導体基板３００より突出する高さ分だ
け、多結晶シリコン膜３０３をＣＭＰ法により平坦化す
る。多結晶シリコン膜３０３の平坦化を行う方法として
は、ＣＭＰ法の他にエッチバックを用いる方法も可能で
ある。
【００７０】次に、図３（ｃ）に示すように、溝形成段
階で除去するダミー層として、例えばシリコン酸化膜３
０４（膜厚１０ｎｍ）及び多結晶シリコン膜３０５（膜
厚１００ｎｍ）を多結晶シリコン膜３０３の上に順次形
成する。
階で除去するダミー層として、例えばシリコン酸化膜３
０４（膜厚１０ｎｍ）及び多結晶シリコン膜３０５（膜
厚１００ｎｍ）を多結晶シリコン膜３０３の上に順次形
成する。
【００７１】次に、多結晶シリコン膜３０５上にレジス
トパターン（不図示）を形成した後、図３（ｄ）に示す
ように、ドライエッチング装置を用いて、レジストパタ
ーンに沿って多結晶シリコン膜３０５、シリコン酸化膜
３０４及び多結晶シリコン膜３０３をエッチングする。
残存したレジストパターンはエッチング後にＯ2 アッシ
ングにより剥離する。
トパターン（不図示）を形成した後、図３（ｄ）に示す
ように、ドライエッチング装置を用いて、レジストパタ
ーンに沿って多結晶シリコン膜３０５、シリコン酸化膜
３０４及び多結晶シリコン膜３０３をエッチングする。
残存したレジストパターンはエッチング後にＯ2 アッシ
ングにより剥離する。
【００７２】この後、エッチング時に削られた薄い酸化
膜３０２の回復と多結晶シリコン膜のコーナー部分を丸
めるために後酸化を行い、酸化膜３０６を形成する。な
お、この後酸化工程は、デバイスの信頼性をさらに向上
させることを目的としており、必ずしも全てのデバイス
に対して行う必要は無い。
膜３０２の回復と多結晶シリコン膜のコーナー部分を丸
めるために後酸化を行い、酸化膜３０６を形成する。な
お、この後酸化工程は、デバイスの信頼性をさらに向上
させることを目的としており、必ずしも全てのデバイス
に対して行う必要は無い。
【００７３】続いて、イオン注入法により例えばＡｓ+
イオンを、加速電圧３０ｋｅＶ、ドーズ量３×１０14ｃ
ｍ-2の条件で基板へドーピングし、Ｎ型ドープ層（ソー
ス／ドレイン領域）３０７を形成する。
イオンを、加速電圧３０ｋｅＶ、ドーズ量３×１０14ｃ
ｍ-2の条件で基板へドーピングし、Ｎ型ドープ層（ソー
ス／ドレイン領域）３０７を形成する。
【００７４】次に、ＣＶＤ法によりシリコン窒化膜３０
８（膜厚２５ｎｍ）を全面に堆積し、図３（ｅ）に示す
ように、これをドライエッチング法によりエッチバック
して、多結晶シリコン膜３０３、シリコン酸化膜３０４
及び多結晶シリコン膜３０５の側壁にのみ残す。さら
に、イオン注入法により例えばＡｓ+ イオンを、加速電
圧４５ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で基板
へドーピングし、Ｎ+ 型ドープ層（ソース・／ドレイン
領域）３０９を形成する。
８（膜厚２５ｎｍ）を全面に堆積し、図３（ｅ）に示す
ように、これをドライエッチング法によりエッチバック
して、多結晶シリコン膜３０３、シリコン酸化膜３０４
及び多結晶シリコン膜３０５の側壁にのみ残す。さら
に、イオン注入法により例えばＡｓ+ イオンを、加速電
圧４５ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で基板
へドーピングし、Ｎ+ 型ドープ層（ソース・／ドレイン
領域）３０９を形成する。
【００７５】次に、図４（ｆ）に示すように、ＣＶＤ法
によりシリコン酸化膜３１０（膜厚４００ｎｍ）を堆積
し、これを多結晶シリコン膜３０５の上面が現れる高さ
まで平坦化する。
によりシリコン酸化膜３１０（膜厚４００ｎｍ）を堆積
し、これを多結晶シリコン膜３０５の上面が現れる高さ
まで平坦化する。
【００７６】次に、図４（ｇ）に示すように、ダミー層
である多結晶シリコン膜３０５及びシリコン酸化膜３０
４を除去する。具体的には、まず多結晶シリコン膜３０
５をドライエッチングにより除去する。このときの多結
晶シリコン膜／シリコン酸化膜選択比は１００以上ある
ため、制御性良く多結晶シリコン膜３０５のみを除去す
ることが可能である。続いて、シリコン酸化膜３０４を
希釈したフッ化水素酸水溶液で除去する。なお、シリコ
ン酸化膜の除去方法は、ドライエッング法でも良い。こ
の結果、側面がシリコン窒化膜３０８からなり、底面が
多結晶シリコン膜３０３からなる溝３１１が形成され
る。
である多結晶シリコン膜３０５及びシリコン酸化膜３０
４を除去する。具体的には、まず多結晶シリコン膜３０
５をドライエッチングにより除去する。このときの多結
晶シリコン膜／シリコン酸化膜選択比は１００以上ある
ため、制御性良く多結晶シリコン膜３０５のみを除去す
ることが可能である。続いて、シリコン酸化膜３０４を
希釈したフッ化水素酸水溶液で除去する。なお、シリコ
ン酸化膜の除去方法は、ドライエッング法でも良い。こ
の結果、側面がシリコン窒化膜３０８からなり、底面が
多結晶シリコン膜３０３からなる溝３１１が形成され
る。
【００７７】次に、図４（ｈ）に示すように、スパッタ
リング法により例えば金属膜としてコバルト膜３１２
（膜厚１０ｎｍ）を全面に堆積し、さらに、加熱雰囲気
中に含まれる残留酸素によるコバルト膜３１２の酸化を
防ぐため、コバルト膜３１２上に酸化防止膜として例え
ば窒化チタン膜３１３を成膜する。
リング法により例えば金属膜としてコバルト膜３１２
（膜厚１０ｎｍ）を全面に堆積し、さらに、加熱雰囲気
中に含まれる残留酸素によるコバルト膜３１２の酸化を
防ぐため、コバルト膜３１２上に酸化防止膜として例え
ば窒化チタン膜３１３を成膜する。
【００７８】次に、図４（ｉ）に示すように、例えば７
００℃で６０秒間の加熱処理を行い、溝底部にコバルト
シリサイド層３１４を形成する。その後、例えば硫酸と
過酸化水素水の混合液によって、シリサイド層３１４上
から選択的に未反応金属のコバルト３１２を除去する。
酸化防止膜を用いた場合には、これも未反応金属膜と同
時に除去する。さらに、例えば８５０℃、３０秒間の加
熱処理を行う。
００℃で６０秒間の加熱処理を行い、溝底部にコバルト
シリサイド層３１４を形成する。その後、例えば硫酸と
過酸化水素水の混合液によって、シリサイド層３１４上
から選択的に未反応金属のコバルト３１２を除去する。
酸化防止膜を用いた場合には、これも未反応金属膜と同
時に除去する。さらに、例えば８５０℃、３０秒間の加
熱処理を行う。
【００７９】次に、図４（ｊ）に示すように、シリコン
窒化膜３１５をＣＶＤ法により全面に堆積し、続いてこ
れを酸化膜３１０表面の高さまで平坦化する。この結
果、コバルトシリサイド層３１４がシリコン窒化膜３０
８及び３１５で上面及び側面を囲まれた構造になり、コ
バルトシリサイド層３１４と多結晶シリコン膜３０３の
積層膜からなるゲート電極パターンが形成される。
窒化膜３１５をＣＶＤ法により全面に堆積し、続いてこ
れを酸化膜３１０表面の高さまで平坦化する。この結
果、コバルトシリサイド層３１４がシリコン窒化膜３０
８及び３１５で上面及び側面を囲まれた構造になり、コ
バルトシリサイド層３１４と多結晶シリコン膜３０３の
積層膜からなるゲート電極パターンが形成される。
【００８０】なお、素子分離領域３０１上には、多結晶
シリコン膜３０３が僅かながら残されており、コバルト
シリサイド層３１４と素子分離膜３０１との間の応力緩
和に寄与している。ゲート電極自体はコバルトシリサイ
ド層３１４で隣接するゲート電極に電気的につながって
おり、素子分離領域３０１上の多結晶シリコン膜３０３
の厚さが薄くても、トランジスタの動作特性に支障は無
い。
シリコン膜３０３が僅かながら残されており、コバルト
シリサイド層３１４と素子分離膜３０１との間の応力緩
和に寄与している。ゲート電極自体はコバルトシリサイ
ド層３１４で隣接するゲート電極に電気的につながって
おり、素子分離領域３０１上の多結晶シリコン膜３０３
の厚さが薄くても、トランジスタの動作特性に支障は無
い。
【００８１】以後、第１の実施形態と同様に、セルフア
ライン・コンタクト技術によってコンタクトを形成す
る。このようなコンタクト形成法をとれば、コンタクト
ホールパターンの位置合わせが多少ずれても、シリコン
窒化膜３０８及び３１５がゲート電極とコンタクトとの
間に残るため、ゲート電極とコンタクトが電気的にショ
ートすることは無い。 （第４の実施形態）図５および図６は、本発明の第４の
実施形態に係るＭＯＳ型電界効果トランジスタのゲート
電極形成工程を段階的に示す断面図である。
ライン・コンタクト技術によってコンタクトを形成す
る。このようなコンタクト形成法をとれば、コンタクト
ホールパターンの位置合わせが多少ずれても、シリコン
窒化膜３０８及び３１５がゲート電極とコンタクトとの
間に残るため、ゲート電極とコンタクトが電気的にショ
ートすることは無い。 （第４の実施形態）図５および図６は、本発明の第４の
実施形態に係るＭＯＳ型電界効果トランジスタのゲート
電極形成工程を段階的に示す断面図である。
【００８２】まず、図５（ａ）に示すように、素子分離
領域４０１を有する半導体基板４００上に、ゲート絶縁
膜として薄い酸化膜４０２（膜厚５ｎｍ）を形成し、そ
の上にＣＶＤ法を用いて多結晶シリコン膜４０３（膜厚
１００ｎｍ）を堆積する。その後、例えば、Ｐ+ イオン
を加速電圧１０ｋｅＶ、注入量５×１０15ｃｍ-2の条件
で多結晶シリコン膜中にドーピングし、さらに、例え
ば、窒素雰囲気中で８００℃、３０分の加熱処理を行
う。
領域４０１を有する半導体基板４００上に、ゲート絶縁
膜として薄い酸化膜４０２（膜厚５ｎｍ）を形成し、そ
の上にＣＶＤ法を用いて多結晶シリコン膜４０３（膜厚
１００ｎｍ）を堆積する。その後、例えば、Ｐ+ イオン
を加速電圧１０ｋｅＶ、注入量５×１０15ｃｍ-2の条件
で多結晶シリコン膜中にドーピングし、さらに、例え
ば、窒素雰囲気中で８００℃、３０分の加熱処理を行
う。
【００８３】次に、図５（ｂ）に示すように、素子分離
領域４０１が半導体基板４００より突出する高さ分だ
け、多結晶シリコン膜４０３をＣＭＰ法により平坦化す
る。多結晶シリコン膜４０３の平坦化を行う方法として
は、ＣＭＰ法の他にエッチバックを用いる方法も可能で
ある。なお、この工程は、後に形成するダミー層の厚さ
を一定にするために行っており、ダミー層の厚さに影響
しない程度に段差が小さい場合には必ずしも行う必要が
ない。
領域４０１が半導体基板４００より突出する高さ分だ
け、多結晶シリコン膜４０３をＣＭＰ法により平坦化す
る。多結晶シリコン膜４０３の平坦化を行う方法として
は、ＣＭＰ法の他にエッチバックを用いる方法も可能で
ある。なお、この工程は、後に形成するダミー層の厚さ
を一定にするために行っており、ダミー層の厚さに影響
しない程度に段差が小さい場合には必ずしも行う必要が
ない。
【００８４】次に、図５（ｃ）に示すように、溝形成段
階で除去するダミー層として、例えばシリコン酸化膜４
０４（膜厚１０ｎｍ）及び多結晶シリコン膜４０５（膜
厚１００ｎｍ）を形成する。
階で除去するダミー層として、例えばシリコン酸化膜４
０４（膜厚１０ｎｍ）及び多結晶シリコン膜４０５（膜
厚１００ｎｍ）を形成する。
【００８５】次に、多結晶シリコン膜４０５上にレジス
トパターン（不図示）を形成した後、図５（ｄ）に示す
ように、ドライエッチング装置を用いて、レジストパタ
ーンに沿って多結晶シリコン膜４０３、シリコン酸化膜
４０４、多結晶シリコン膜４０５、シリコン酸化膜４０
６をエッチングする。残存したレジストパターンはエッ
チング後にＯ2 アッシングにより剥離する。
トパターン（不図示）を形成した後、図５（ｄ）に示す
ように、ドライエッチング装置を用いて、レジストパタ
ーンに沿って多結晶シリコン膜４０３、シリコン酸化膜
４０４、多結晶シリコン膜４０５、シリコン酸化膜４０
６をエッチングする。残存したレジストパターンはエッ
チング後にＯ2 アッシングにより剥離する。
【００８６】この後、エッチング時に削られた薄い酸化
膜４０２の回復と多結晶シリコン膜のコーナー部分を丸
めるために後酸化を行い、酸化膜４２１を形成する。な
お、この後酸化工程は、デバイスの信頼性をさらに向上
させることを目的としており、必ずしも全てのデバイス
で行う必要は無い。
膜４０２の回復と多結晶シリコン膜のコーナー部分を丸
めるために後酸化を行い、酸化膜４２１を形成する。な
お、この後酸化工程は、デバイスの信頼性をさらに向上
させることを目的としており、必ずしも全てのデバイス
で行う必要は無い。
【００８７】続いて、イオン注入法により例えばＡｓ+
イオンを、加速電圧３０ｋｅＶ、ドーズ量３×１０14ｃ
ｍ-2の条件で基板４００へドーピングし、Ｎ型ドープ層
（ソース／ドレイン領域）４０７を形成する。
イオンを、加速電圧３０ｋｅＶ、ドーズ量３×１０14ｃ
ｍ-2の条件で基板４００へドーピングし、Ｎ型ドープ層
（ソース／ドレイン領域）４０７を形成する。
【００８８】次に、ＣＶＤ法によりシリコン窒化膜４０
８（膜厚２５ｎｍ）を全面に堆積し、図５（ｅ）に示す
ように、これをドライエッチング法によりエッチバック
して、多結晶シリコン膜４０３、シリコン酸化膜４０
４、多結晶シリコン膜４０５、シリコン酸化膜４０６の
側壁にのみ残す。さらに、イオン注入法により例えばＡ
ｓ+ イオンを、加速電圧４５ｋｅＶ、ドーズ量３×１０
15ｃｍ-2の条件で基板４００へドーピングし、Ｎ+ 型ド
ープ層（ソース／ドレイン領域）４０９を形成する。
８（膜厚２５ｎｍ）を全面に堆積し、図５（ｅ）に示す
ように、これをドライエッチング法によりエッチバック
して、多結晶シリコン膜４０３、シリコン酸化膜４０
４、多結晶シリコン膜４０５、シリコン酸化膜４０６の
側壁にのみ残す。さらに、イオン注入法により例えばＡ
ｓ+ イオンを、加速電圧４５ｋｅＶ、ドーズ量３×１０
15ｃｍ-2の条件で基板４００へドーピングし、Ｎ+ 型ド
ープ層（ソース／ドレイン領域）４０９を形成する。
【００８９】次に、図５（ｆ）に示すように、ドープ層
４０９上の酸化膜４０２を除去した後、その上からスパ
ッタリング法により、例えば金属層としてコバルト膜４
１０（膜厚１０ｎｍ）を全面に堆積する。さらに、加熱
雰囲気中に含まれる残留酸素によるコバルト膜４１０の
酸化を防ぐために、コバルト膜４１０の上に、例えば酸
化防止膜として窒化チタン膜４１１を堆積する。
４０９上の酸化膜４０２を除去した後、その上からスパ
ッタリング法により、例えば金属層としてコバルト膜４
１０（膜厚１０ｎｍ）を全面に堆積する。さらに、加熱
雰囲気中に含まれる残留酸素によるコバルト膜４１０の
酸化を防ぐために、コバルト膜４１０の上に、例えば酸
化防止膜として窒化チタン膜４１１を堆積する。
【００９０】次に、図５（ｇ）に示すように、例えば７
５０℃、３０秒間の加熱処理を行い、ドープ層４０９上
にコバルトシリサイド層４１２を形成する。その後、例
えば硫酸と過酸化水素水の混合液によって、シリサイド
層４１２から未反応金属のコバルト４１０を除去する。
なお、酸化防止膜４１１が用いた場合には、酸化防止膜
４１１も未反応金属と同時に除去する。その後、例えば
８５０℃、３０秒間の加熱処理を行い、シリサイド層４
１２を低抵抗化する。
５０℃、３０秒間の加熱処理を行い、ドープ層４０９上
にコバルトシリサイド層４１２を形成する。その後、例
えば硫酸と過酸化水素水の混合液によって、シリサイド
層４１２から未反応金属のコバルト４１０を除去する。
なお、酸化防止膜４１１が用いた場合には、酸化防止膜
４１１も未反応金属と同時に除去する。その後、例えば
８５０℃、３０秒間の加熱処理を行い、シリサイド層４
１２を低抵抗化する。
【００９１】次に、図５（ｈ）に示すように、この上
に、ＣＶＤ法により、シリコン酸化膜４１３（膜厚４０
０ｎｍ）を堆積する。次いで、シリコン酸化膜４１３
を、多結晶シリコン膜４０５の上面が現れる高さまで平
坦化する。
に、ＣＶＤ法により、シリコン酸化膜４１３（膜厚４０
０ｎｍ）を堆積する。次いで、シリコン酸化膜４１３
を、多結晶シリコン膜４０５の上面が現れる高さまで平
坦化する。
【００９２】次に、図６（ｉ）に示すように、ダミー層
である多結晶シリコン膜４０５及びシリコン酸化膜４０
４を除去する。例えば、多結晶シリコン膜４０５をドラ
イエッチングにより除去する。このときの多結晶シリコ
ン膜／シリコン酸化膜選択比は１００以上あるため、制
御性良く多結晶シリコン膜３０５のみを除去することが
可能である。さらにその後、溝底部のシリコン酸化膜４
０４を希釈したフッ化水素酸水溶液で除去する。なお、
シリコン酸化膜の除去方法は、ドライエッング法でも良
い。この結果、側面がシリコン窒化膜４０８からなり、
底面が多結晶シリコン膜４０３からなる溝４１４が形成
される。
である多結晶シリコン膜４０５及びシリコン酸化膜４０
４を除去する。例えば、多結晶シリコン膜４０５をドラ
イエッチングにより除去する。このときの多結晶シリコ
ン膜／シリコン酸化膜選択比は１００以上あるため、制
御性良く多結晶シリコン膜３０５のみを除去することが
可能である。さらにその後、溝底部のシリコン酸化膜４
０４を希釈したフッ化水素酸水溶液で除去する。なお、
シリコン酸化膜の除去方法は、ドライエッング法でも良
い。この結果、側面がシリコン窒化膜４０８からなり、
底面が多結晶シリコン膜４０３からなる溝４１４が形成
される。
【００９３】次に、図６（ｊ）に示すように、その上か
らスパッタリング法により例えば金属膜としてコバルト
膜４１５（膜厚１０ｎｍ）を全面に堆積し、さらに、加
熱雰囲気中に含まれる残留酸素によるコバルト膜４１５
の酸化を防ぐため、コバルト膜４１５上に酸化防止膜と
して例えば窒化チタン膜４１６を成膜する。
らスパッタリング法により例えば金属膜としてコバルト
膜４１５（膜厚１０ｎｍ）を全面に堆積し、さらに、加
熱雰囲気中に含まれる残留酸素によるコバルト膜４１５
の酸化を防ぐため、コバルト膜４１５上に酸化防止膜と
して例えば窒化チタン膜４１６を成膜する。
【００９４】次に、図６（ｋ）に示すように、例えば７
５０℃で３０秒間の加熱処理を行い、溝底部にコバルト
シリサイド層４１７を形成する。その後、例えば硫酸と
過酸化水素水の混合液によって、シリサイド層４１７上
から選択的に未反応金属のコバルト３１２を除去する。
酸化防止膜を用いた場合には、これも未反応金属膜と同
時に除去する。さらに、例えば８５０℃、３０秒間の加
熱処理を行う。
５０℃で３０秒間の加熱処理を行い、溝底部にコバルト
シリサイド層４１７を形成する。その後、例えば硫酸と
過酸化水素水の混合液によって、シリサイド層４１７上
から選択的に未反応金属のコバルト３１２を除去する。
酸化防止膜を用いた場合には、これも未反応金属膜と同
時に除去する。さらに、例えば８５０℃、３０秒間の加
熱処理を行う。
【００９５】次に、図６（ｌ）に示すように、その上に
シリコン窒化膜４１８をＣＶＤ法により全面に堆積し、
続いてこれを酸化膜４１３の表面の高さまで平坦化す
る。この結果、コバルトシリサイド層４１７がシリコン
窒化膜４０８及び４１８で上面及び側面を囲まれた構造
になり、コバルトシリサイド層４１７と多結晶シリコン
膜４０３の積層膜からなるゲート電極パターンが形成さ
れる。
シリコン窒化膜４１８をＣＶＤ法により全面に堆積し、
続いてこれを酸化膜４１３の表面の高さまで平坦化す
る。この結果、コバルトシリサイド層４１７がシリコン
窒化膜４０８及び４１８で上面及び側面を囲まれた構造
になり、コバルトシリサイド層４１７と多結晶シリコン
膜４０３の積層膜からなるゲート電極パターンが形成さ
れる。
【００９６】次に、図６（ｍ）に示すように、シリコン
酸化膜４１３とシリコン窒化膜４０８のエッチング高選
択比を利用して、シリコン窒化膜４０８に沿ったコンタ
クトホールをエッチングにより開口する。さらに、その
上にスパッタリング法により、窒化チタン膜４１９（１
０ｎｍ）を堆積し、ＣＶＤ法により、タングステン膜４
２０を成膜する。その後、シリコン酸化膜４１３表面ま
で、窒化チタン膜４１９、タングステン膜４２０を、例
えばＣＭＰ法を用いて平坦化する。
酸化膜４１３とシリコン窒化膜４０８のエッチング高選
択比を利用して、シリコン窒化膜４０８に沿ったコンタ
クトホールをエッチングにより開口する。さらに、その
上にスパッタリング法により、窒化チタン膜４１９（１
０ｎｍ）を堆積し、ＣＶＤ法により、タングステン膜４
２０を成膜する。その後、シリコン酸化膜４１３表面ま
で、窒化チタン膜４１９、タングステン膜４２０を、例
えばＣＭＰ法を用いて平坦化する。
【００９７】本発明によれば、コンタクトホール開口の
際、コンタクトホールパターンの位置合わせがゲート電
極側に多少ずれても、シリコン窒化膜がゲート電極−コ
ンタクト間に残るため、電気的にショートすることはな
い。また、ドープ層上のシリサイド層の形成方法とし
て、ドープ層上に選択的にシリコン層を積み上げるエレ
ベート技術を用いた後に、シリサイド層を形成してもよ
い。
際、コンタクトホールパターンの位置合わせがゲート電
極側に多少ずれても、シリコン窒化膜がゲート電極−コ
ンタクト間に残るため、電気的にショートすることはな
い。また、ドープ層上のシリサイド層の形成方法とし
て、ドープ層上に選択的にシリコン層を積み上げるエレ
ベート技術を用いた後に、シリサイド層を形成してもよ
い。
【００９８】以上各実施形態について説明したが、本発
明はこれらの実施形態に限定されるものではなく、その
主旨を逸脱しない範囲において種々変形して実施可能で
ある。
明はこれらの実施形態に限定されるものではなく、その
主旨を逸脱しない範囲において種々変形して実施可能で
ある。
【００９９】
【発明の効果】本発明によれば、金属シリサイドをドラ
イエッチングによって加工しなくてもよいので、従来採
用が困難であった低抵抗金属シリサイドをゲート配線、
ゲート電極等に用いることができるとともに、配線、電
極の周囲が絶縁膜に覆われているので、セルフアライン
・コンタクト技術にも対応可能となる。
イエッチングによって加工しなくてもよいので、従来採
用が困難であった低抵抗金属シリサイドをゲート配線、
ゲート電極等に用いることができるとともに、配線、電
極の周囲が絶縁膜に覆われているので、セルフアライン
・コンタクト技術にも対応可能となる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
【図２】本発明の第２の実施形態に係る半導体装置の製
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
【図３】本発明の第３の実施形態に係る半導体装置の製
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
【図４】本発明の第３の実施形態に係る半導体装置の製
造工程を段階的に示した図で、トランジスタのゲート幅
方向に沿った断面図。
造工程を段階的に示した図で、トランジスタのゲート幅
方向に沿った断面図。
【図５】本発明の第４の実施形態に係る半導体装置の製
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
造工程を段階的に示した図で、トランジスタのゲート長
方向に沿った断面図。
【図６】本発明の第４の実施形態に係る半導体装置の製
造工程を段階的に示した図で、図５に続く工程を示した
断面図。
造工程を段階的に示した図で、図５に続く工程を示した
断面図。
１００、２００、３００…半導体基板 １０１、２０１、３０２…ゲート絶縁膜 １０２、２０２、３０３…多結晶シリコン膜 １０５、２０７、３０８…シリコン窒化膜（第１の絶縁
膜） １０７、２０９、３１０…シリコン酸化膜（第３の絶縁
膜） １０８、２１０、３１１…溝部 １０９、２１１、３１２…金属膜 １１１、２１２、３１４…シリサイド層 １１２、２１３、３１５…シリコン窒化膜（第２の絶縁
膜） １１３…チタン膜及び窒化チタン膜（導電材） １１４…タングステン膜（導電材） ２０３、３０４…シリコン酸化膜（ダミー層） ２０４、３０５…多結晶シリコン膜（ダミー層）
膜） １０７、２０９、３１０…シリコン酸化膜（第３の絶縁
膜） １０８、２１０、３１１…溝部 １０９、２１１、３１２…金属膜 １１１、２１２、３１４…シリサイド層 １１２、２１３、３１５…シリコン窒化膜（第２の絶縁
膜） １１３…チタン膜及び窒化チタン膜（導電材） １１４…タングステン膜（導電材） ２０３、３０４…シリコン酸化膜（ダミー層） ２０４、３０５…多結晶シリコン膜（ダミー層）
Claims (12)
- 【請求項１】 半導体基板の主面に、側面が第１の絶縁
膜からなり底面がシリコン膜からなる溝部を形成する工
程と、 前記溝部の底部の前記シリコン膜上に金属膜を形成する
工程と、 熱処理により前記シリコン膜と前記金属膜とを反応させ
て前記溝部の底部に選択的に金属シリサイド層を形成す
る工程と、 前記金属シリサイド層を形成するステップの後に、前記
金属シリサイドに転換された部分以外の前記金属膜を除
去する工程と、 前記金属シリサイド層上に第２の絶縁膜を形成すること
により前記第１及び第２の絶縁膜に覆われた配線と電極
のいずれかを形成する工程と、を有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記溝部を形成する工程は、ゲート絶縁
膜が形成された前記半導体基板の前記主面に、側面が前
記第１の絶縁膜からなり底面が前記シリコン膜からなる
前記溝部及び前記第１の絶縁膜の周囲に位置する第３の
絶縁膜を形成する工程を含み、 前記配線と前記電極のいずれかを形成する工程の後に、 前記第３の絶縁膜に前記第１及び第２の絶縁膜に対して
自己整合的にコンタクト孔を形成する工程と、 前記コンタクト孔内に導電材を充填する工程と、をさら
に有することを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 ゲート絶縁膜が形成された半導体基板の
主面に、側面が第１の絶縁膜からなり底面がシリコン膜
からなる溝部及び前記第１の絶縁膜の周囲に位置する第
３の絶縁膜を形成する工程と、 前記溝部の底部の前記シリコン膜上に第１の金属膜を形
成する工程と、 熱処理により前記シリコン膜と前記第１の金属膜とを反
応させて前記溝部の底部に選択的に第１の金属シリサイ
ド層を形成する工程と、 前記第１の金属シリサイド層を形成するステップの後
に、前記第１の金属シリサイド層に転換された部分以外
の前記第１の金属膜を除去する工程と、 前記第１の金属シリサイド層上に第２の絶縁膜を形成す
ることにより、前記第１及び前記第２の絶縁膜に覆われ
た配線と電極のいずれかを形成する工程と、 前記第３の絶縁膜に、前記第１及び前記第２の絶縁膜に
対して自己整合的に、コンタクト孔を形成する工程と、 前記コンタクト孔内に導電材を充填する工程と、を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 前記溝部および前記第３の絶縁膜を形成
する工程は、 ゲート絶縁膜が形成された前記半導体基板の前記主面
に、前記シリコン膜、第４の絶縁層、ダミー膜、および
第５の絶縁層を順次積層した積層層を形成する工程と、 前記積層層を所望のパターンに加工して、積層ゲート電
極層を形成する工程と、 前記積層ゲート電極層の両側の前記半導体基板表面に、
１対のソース・ドレイン領域を形成する工程と、 前記積層ゲート電極層の側面に第６の絶縁膜を形成する
工程と、 前記ソース・ドレイン領域上の前記ゲート絶縁膜を除去
して、露出された前記ソース・ドレイン領域上に第２の
金属膜を形成する工程と、 熱処理により、前記ソース・ドレイン領域と前記第２の
金属膜とを反応させて、前記ソース・ドレイン領域の表
面に第２の金属シリサイド層を形成する工程と、 前記第２の金属シリサイド層を形成するステップの後
に、前記第２の金属シリサイド層に転換された部分以外
の前記第２の金属膜を除去する工程と、 前記半導体基板全面に前記第３の絶縁膜を形成する工程
と、 前記第３、第２、および第１の絶縁膜を、前記ダミー膜
の上面が露出するまで平坦化する工程と、 前記ダミー膜を除去する工程と、を含むことを特徴とす
る請求項４に記載の半導体装置の製造方法。 - 【請求項５】 前記コンタクト孔は、前記ソース・ドレ
イン領域の一方の上に形成され、前記コンタクト孔を埋
める前記導電材は、前記第２の金属シリサイド層に接続
されることを特徴とする請求項４に記載の半導体装置の
製造方法。 - 【請求項６】 前記金属膜若しくは第１の金属膜は、ハ
ロゲン化物の融点および昇華点のいずれかが３００℃以
上の少なくとも１つの金属を含むことを特徴とする請求
項１および請求項３のいずれかに記載の半導体装置の製
造方法。 - 【請求項７】 前記溝部を形成する工程は、 ゲート絶縁膜が形成された前記半導体基板の前記主面
に、前記シリコン膜を形成する工程と、 前記シリコン膜を所望のパターンに加工する工程と、 前記所望のパターンに加工された前記シリコン膜の側面
上に前記第１の絶縁膜を形成する工程と、 前記半導体基板の前記主面全面に第３の絶縁膜を形成す
る工程と、 前記第３の絶縁膜を前記シリコン膜の上面が露出するま
で平坦化する工程と、 前記シリコン膜を所定の厚さ分だけ除去して、前記第１
の絶縁膜に囲まれた溝部を形成する工程と、を含むこと
を特徴とする請求項１および請求項３のいずれかに記載
の半導体装置の製造方法。 - 【請求項８】 前記シリコン膜を形成する工程と、前記
ダミー膜を形成する工程の間に、前記シリコン膜を平坦
化する工程をさらに有することを特徴とする請求項７に
記載の半導体装置の製造方法。 - 【請求項９】 前記溝部を形成する工程は、 ゲート絶縁膜が形成された前記半導体基板の前記主面に
前記シリコン膜を形成する工程と、 前記シリコン膜上にダミー膜を形成する工程と、 前記シリコン膜及び前記ダミー膜を所望のパターンに加
工する工程と、 前記パターンに加工された前記シリコン膜および前記ダ
ミー膜の側面上に前記第１の絶縁膜を形成する工程と、 前記半導体基板の前記主面に第３の絶縁膜を形成する工
程と、 前記第３の絶縁膜を前記ダミー膜の上面が露出するまで
平坦化する工程と、 前記ダミー膜を除去して前記第１の絶縁膜に囲まれた溝
部を形成する工程と、を含むことを特徴とする請求項１
および請求項３のいずれかに記載の半導体装置の製造方
法。 - 【請求項１０】 前記シリコン膜を形成する工程と、前
記ダミー膜を形成する工程の間に、前記シリコン膜を平
坦化する工程をさらに有することを特徴とする請求項９
に記載の半導体装置の製造方法。 - 【請求項１１】 半導体基板と、 前記半導体基板上に形成され、シリコン及びこのシリコ
ン上の金属シリサイドからなる配線および電極のいずれ
かと、 前記配線及び前記電極のいずれかの側面及び上面を覆う
絶縁膜と、 前記絶縁膜の上端からに前記半導体基板の表面にかけ
て、前記絶縁膜の一部に沿って形成されたコンタクト用
の導電部材とを有し、 前記金属シリサイドは、そのハロゲン化物の融点および
昇華点のいずれかが３００℃以上の少なくとも１つの金
属を含んで構成されることを特徴とする半導体装置。 - 【請求項１２】 前記コンタクト用の導電部材は、前記
半導体基板表面における平面サイズよりも、前記絶縁膜
上端における平面サイズが大であることを特徴とする請
求項１１に記載の半導体装置。
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