KR20140117211A - 반도체 장치 - Google Patents

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KR20140117211A KR1020130032370A KR20130032370A KR20140117211A KR 20140117211 A KR20140117211 A KR 20140117211A KR 1020130032370 A KR1020130032370 A KR 1020130032370A KR 20130032370 A KR20130032370 A KR 20130032370A KR 20140117211 A KR20140117211 A KR 20140117211A
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이기홍
피승호
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Abstract

반도체 장치는 교대로 형성된 복수의 도전막들 및 복수의 절연막들; 상기 복수의 도전막들 및 상기 복수의 절연막들을 관통하는 적어도 하나의 채널막; 및 상기 채널막을 감싸고, 상기 채널막과 상기 복수의 도전막들 사이에 개재된 복수의 제1 영역들과 상기 채널막과 상기 복수의 절연막들 사이에 개재된 복수의 제2 영역들이 교대로 정의되고, 상기 복수의 제1 영역들은 상기 복수의 제2 영역들에 비해 두꺼운 두께를 갖는 적어도 하나의 제1 전하차단막을 포함한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세히는 3차원 반도체 장치에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 형성된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 구조에 따르면, U 형태로 스트링을 배열시킴으로써 집적도를 향상시킬 수 있다.
그러나, 적층된 메모리 셀들을 동시에 형성하기 때문에, 적층된 워드라인들의 두께를 증가시키는데 한계가 있다. 따라서, 워드라인의 저항이 크다. 또한, 메모리 셀들의 메모리막과 파이프 트랜지스터의 게이트 절연막을 동일한 물질로 형성하기 때문에, 게이트 절연막의 두께가 충분히 두껍지 않다. 따라서, 파이프 트랜지스터의 문턱 전압이 변동된다. 따라서, 3차원 비휘발성 메모리 소자의 특성을 확보하는데 어려움이 있다.
본 발명의 실시예는 소자의 특성이 향상된 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 형성된 복수의 도전막들 및 복수의 절연막들; 상기 복수의 도전막들 및 상기 복수의 절연막들을 관통하는 적어도 하나의 채널막; 및 상기 채널막을 감싸고, 상기 채널막과 상기 복수의 도전막들 사이에 개재된 복수의 제1 영역들과 상기 채널막과 상기 복수의 절연막들 사이에 개재된 복수의 제2 영역들이 교대로 정의되고, 상기 복수의 제1 영역들은 상기 복수의 제2 영역들에 비해 두꺼운 두께를 갖는 적어도 하나의 제1 전하차단막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 형성된 복수의 도전막들 및 복수의 절연막들; 상기 복수의 도전막들 및 상기 복수의 절연막들을 관통하는 적어도 하나의 채널막; 및 상기 채널막을 감싸도록 형성되고, 상기 복수의 도전막들과 접한 외측면에 형성된 돌출부들을 포함하는 전하차단막을 포함한다.
적층물의 높이는 증가시키지 않으면서, 워드라인의 두께를 증가시킬 수 있다. 따라서, 워드라인 저항을 감소시켜 메모리 소자의 특성을 향상시킬 수 있다. 파이프 트랜지스터의 게이트 절연막이 충분한 두께를 갖도록 함으로써, 파이프 트랜지스터의 문턱 전압 변동을 방지할 수 있다. 또한, 전하차단막 형성시, 데이터 저장막의 산화를 최소화하여 데이터 리텐션 특성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이고, 도 1b는 도 1a의 A영역의 확대도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a 및 도 3b은 하나의 메모리 셀에 해당되는 영역을 확대하여 도시한 확대도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이고, 도 1b는 도 1a의 A영역의 확대도이다.
도 1a 및 도 1b에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 도전막들(11), 복수의 절연막들(12), 적어도 하나의 채널막(18) 및 적어도 하나의 제1 전하차단막(15)을 포함한다.
복수의 도전막들(11) 및 복수의 절연막들(12)은 교대로 형성된다. 도전막들(11)을 동일한 두께로 형성되거나 상이한 두께로 형성될 수 있다. 예를 들어, 최상부 적어도 하나의 도전막(11)은 나머지 도전막들(11)에 비해 두껍게 형성될 수 있다. 또는 최상부 적어도 하나의 도전막(11) 및 최하부 적어도 하나의 도전막(11)은 나머지 도전막들(11)에 비해 두껍게 형성될 수 있다. 또한, 도전막들(11)은 폴리실리콘막, 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다.
채널막(18)은 복수의 도전막들(11) 및 복수의 절연막들(12)을 관통한다. 예를 들어, 채널막(18)은 스트레이트 형태, U형태, W 형태 등을 가질 수 있다. 또한, 채널막(18)은 중심 영역이 오픈된 튜브 형태를 갖거나, 중심 영역까지 완전히 채워진 필라 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 채널막(18)이 튜브 형태를 가질 경우, 중심 영역에는 절연막(19)이 형성될 수 있다.
제1 전하차단막(15)은 채널막(18)을 감싸도록 형성된다. 여기서, 제1 전하차단막(15)은 채널막(18)과 복수의 도전막들(11) 사이에 개재된 복수의 제1 영역들(15A)과 채널막(18)과 복수의 절연막들(12) 사이에 개재된 복수의 제2 영역들(15B)이 교대로 정의된다. 또한, 제1 전하차단막(15)은 복수의 제1 영역들(15A)이 복수의 제2 영역들(15B)에 비해 두꺼운 두께를 갖는다. 이러한 경우, 제1 전하차단막(15)은 내측면 및 외측면 중 적어도 하나에 요철을 가질 수 있다. 예를 들어, 제1 전하차단막(15)은 도전막들(11)과 접한 외측면의 일부에 돌출부들을 포함한다.
반도체 장치는 희생 패턴들(13), 데이터 저장막(16), 터널절연막(17) 및 제2 전하차단막(14) 중 적어도 하나를 더 포함할 수 있다.
희생 패턴들(13)은 제1 전하차단막(15)의 복수의 제2 영역들(15B)을 감싸도록 형성된다. 예를 들어, 희생 패턴들(13)은 돌출부들을 제외한 제1 전하차단막(15)의 외측면을 감싸도록 형성된다.
여기서, 희생 패턴들(13)은 단일막 또는 다층막으로 형성될 수 있다. 예를 들어, 희생 패턴들(13)은 제1 전하차단막(15)을 감싸는 제1 유전체 패턴(13A) 및 제1 전하차단막(15)과 제1 유전체 패턴(13A) 사이에 개재된 제2 유전체 패턴(13B)을 포함한다. 제1 유전체 패턴(13A)은 산화막을 포함하고, 제2 유전체 패턴(13B)은 질화막을 포함할 수 있다. 또한, 제1 유전체 패턴(13A)은 제2 유전체 패턴(13B)과 동일한 폭으로 형성되거나(W1=W2), 상이한 폭으로 형성될 수 있다. 예를 들어, 제1 유전체 패턴(13A)은 제2 유전체 패턴(13B)에 비해 넓은 폭으로 형성될 수 있다(W1>W2).
또한, 반도체 장치는 제2 전하차단막(14)을 더 포함할 수 있다. 제2 전하차단막(14)은 제1 전하차단막(15)의 제1 영역(15A)과 복수의 도전막들(11) 사이에 개재되며, 복수의 도전막들(11)과 복수의 절연막들(12) 사이에 개재될 수 있다. 이러한 경우, 제2 전하차단막(14)은 복수의 도전막들(11)을 감싸도록 형성된다.
전술한 바와 같은 구조에 따르면, 메모리 셀이 형성되는 영역에 한해 선택적으로 제1 전하차단막(15)의 두께를 증가시킬 수 있다. 따라서, 메모리 셀이 충분한 두께의 전하차단막을 포함하게 된다. 또한, 이러한 경우, 제2 전하차단막(14) 형성을 생략할 수 있으며, 이를 통해, 도전막들(11)의 두께를 증가시킬 수 있다. 따라서, 워드라인, 선택 게이트 등의 저항을 감소시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 복수의 제1 물질막들(21) 및 복수의 제2 물질막들(22)을 교대로 형성한다. 여기서, 제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 제1 물질막들(21)은 질화막 등의 희생막으로 형성되고, 제2 물질막들(22)은 산화막 등의 절연막으로 형성될 수 있다. 또는 제1 물질막(21)은 제1 희생막으로 형성되고, 제2 물질막(22)은 제2 희생막으로 형성될 수 있다. 본 실시예에서는 제1 물질막들(21)은 희생막으로 형성되고, 제2 물질막들(22)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 복수의 제1 및 제2 물질막들(21, 22)을 관통하는 복수의 홀들(H)을 형성한다. 복수의 홀들(H)은 일정 간격의 매트릭스 형태로 배열되거나, 중심이 오프셋된 형태로 배열될 수 있다.
이어서, 홀들(H) 내에 희생막들(23)을 형성한다. 여기서, 각각의 희생막들(23)은 유전체막으로 형성될 수 있으며, 홀들(H)을 완전히 채우지 않는 두께로 형성된다. 예를 들어, 각각의 홀들(H) 내에 제1 유전체막(23A)을 형성한 후, 제1 유전체막(23A) 상에 제2 유전체막(23B)을 형성한다. 여기서, 제1 유전체막(23A)은 산화막을 포함하고, 제2 유전체막(23B)은 질화막을 포함할 수 있다.
또한, 제1 유전체막(23A)과 제2 유전체막(23B)은 동일한 두께로 형성되거나, 상이한 두께로 형성될 수 있다. 예를 들어, 제2 유전체막(23B)은 후속 공정에서 산화될 두께를 고려하여, 제1 유전체막(23A)에 비해 두껍게 형성될 수 있다.
도 2b에 도시된 바와 같이, 홀들(H) 내에 노출된 희생막(23)의 제1 면을 일부 두께 산화시켜 제1 전하차단막(24)을 형성한다. 예를 들어, 제2 유전체막(23B)을 일부 두께 산화시켜 제1 전하차단막(24)을 형성한다. 본 도면에서는, 잔류된 제2 유전체막을 도면 부호 "23BA"로 도시하였다.
도 2c에 도시된 바와 같이, 제1 전하차단막(24) 상에 데이터 저장막(25), 터널절연막(26) 및 채널막(27)을 차례로 형성한다. 여기서, 데이터 저장막(25)은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 전하트랩막 및 나노 닷 중 적어도 하나를 포함한다. 또한, 채널막(27)은 중심 영역이 오픈된 튜브 형태로 형성되거나, 중심 영역까지 채워진 필라 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다. 채널막(27)이 튜브 형태로 형성된 경우, 오픈된 중심 영역 내에 절연막(28)을 형성한다.
참고로, 반도체 장치가 저항 메모리 소자의 경우, 제1 전하차단막(24) 상에 채널막 및 상변화 물질막을 차례로 형성하는 것도 가능하다. 이러한 경우, 제1 전하차단막(24)은 메모리 셀의 게이트 절연막으로 사용된다. 여기서, 상변화 물질막은 중심 영역이 오픈된 튜브 형태로 형성되거나, 중심 영역까지 채워진 필라 형태로 형성되거나, 이들을 조합한 형태로 형성될 수 있다. 상변화 물질막이 튜브 형태로 형성된 경우, 오픈된 중심 영역 내에 절연막을 형성한다.
도 2d에 도시된 바와 같이, 복수의 제1 물질막들(21)을 제거하여 복수의 리세스 영역들(RC)을 형성한다. 예를 들어, 제1 및 제2 물질막들(21, 22)을 관통하는 적어도 하나의 슬릿(미도시됨)을 형성한 후, 슬릿 내에 노출된 복수의 제1 물질막들(21)을 제거한다.
이어서, 리세스 영역들(RC) 내에 노출된 희생막(23)의 제2 면을 산화시킨다. 예를 들어, 제1 유전체막(23A)을 식각한 후, 제2 유전체막(23BA)을 산화시킨다. 이때, 산화 공정에 의해 추가로 형성된 산화막은 기 형성된 제1 전하차단막(24)과 연결된다. 따라서, 산화 공정에 의해 제1 전하차단막(24)의 제1 영역들의 두께를 선택적으로 증가시킬 수 있으며, 이를 통해, 제1 영역들이 제2 영역들에 비해 두꺼운 두께를 갖는 제1 전하차단막(24A)이 최종적으로 형성된다.
산화 공정 후, 제1 전하차단막(24A)과 제2 물질막들(22) 사이에는 희생 패턴들(23')이 잔류된다. 예를 들어, 제1 유전체 패턴들(23AB) 및 제2 유전체 패턴들(23BB)이 잔류된다. 여기서, 제1 유전체 패턴들(23AB)은 제2 유전체 패턴들(23BB)에 비해 넓은 폭을 가질 수 있다. 예를 들어, 산화 공정시, 제2 유전체막(23BA)은 리세스 영역들(RC)에 의해 노출된 폭보다 더 넓은 폭으로 산화될 수 있으며, 이러한 경우, 제1 유전체 패턴들(23AB)은 제2 유전체 패턴들(23BB)에 비해 넓은 폭을 갖게 된다.
도 2e에 도시된 바와 같이, 복수의 리세스 영역들(RC) 내에 복수의 도전막들(30)을 형성한다. 예를 들어, 복수의 리세스 영역들(RC)이 채워지도록 슬릿을 통해 도전막을 증착한 후, 슬릿 내에 형성된 도전막을 제거하여, 복수의 리세스 영역들(RC) 내에 형성된 복수의 도전막들(30)을 각각 분리시킨다.
참고로, 도전막들(30)을 형성하기 전에, 복수의 리세스 영역들(RC) 내에 제2 전하차단막들(29)을 추가로 형성하는 것도 가능하다. 이러한 경우, 제2 전하차단막들(29)은 제1 전하차단막(24A)과 도전막들(30) 사이 및 도전막들(30)과 절연막들(29) 사이에 개재된다.
도 3a 및 도 3b은 본 발명의 일 실시예에 따른 제1 전하차단막(24A)의 적용에 따른 효과를 설명하기 위한 도면이다. 설명의 편의상, 하나의 메모리 셀에 해당되는 영역을 확대하여 도시하였다.
도 3a는 복수의 리세스 영역들(RC) 내에 노출된 데이터 저장막(25)을 산화시켜 제1 전하차단막(24B)을 형성한 경우를 나타낸다. 이러한 경우, 데이터 저장막(25)과 도전막(30) 사이에 한해 제1 전하차단막(24B)이 형성되며, 데이터 저장막(25)과 절연막(22) 사이에는 제1 전하차단막(24B)이 형성되지 않는다.
또한, 데이터 저장막(25)을 산화시키는 과정에서, 제1 전하차단막(24B)과 접한 데이터 저장막(25)의 일부 영역에 불순물(예를 들어, 산소 원자)이 포함되게 된다. 여기서, 제1 전하차단막(24B)의 주변에 전이 영역(점선 참조)이 형성되는데, 전이 영역은 메모리 셀 영역을 벗어난 영역까지 연장되어 형성된다. 전이 영역 내에는 얕은 준위의 트랩 사이트가 존재할 가능성이 높기 때문에, 데이터 저장막(25) 내의 전하가 전이 영역을 따라 이동할 수 있다(화살표 참조). 따라서, 데이터 저장막(25)에 저장된 전하가 손실될 수 있다.
도 3b는 희생막(23)의 제1 면 및 제2 면을 산화시켜 제1 전하차단막(24A)을 형성한 경우를 나타낸다. 이와 같이, 데이터 저장막(25)이 아닌 희생막(23)을 산화시켜 제1 전하차단막(24A)을 형성하므로, 데이터 저장막(25) 내에 불순물이 포함되지 않는다. 특히, 제1 전하차단막(24A)의 주변에 전이 영역이 형성될 가능성이 낮으므로, 데이터 리텐션 특성을 향상시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 파이프 게이트(40), 복수의 도전막들(31), 복수의 절연막들(32), 적어도 하나의 채널막(37), 적어도 하나의 터널절연막(36), 적어도 하나의 데이터 저장막(35), 적어도 하나의 전하차단막(34) 및 희생 패턴들(33)을 포함한다.
복수의 도전막들(31) 및 복수의 절연막들(32)은 파이프 게이트(40) 상에 교대로 형성된다. 도전막들(31)을 동일한 두께로 형성되거나 상이한 두께로 형성될 수 있다. 여기서, 최상부의 적어도 한 층의 도전막들(31)은 선택 게이트이고, 나머지 도전막들(31)은 워드라인일 수 있다.
채널막(37)은 적어도 두 개의 셀 채널막들 및 이들을 연결시키는 파이프 채널막을 포함한다. 여기서, 파이프 채널막은 파이프 게이트(40) 내에 형성되며, 셀 채널막들은 복수의 도전막들(13) 및 복수의 절연막들(32)을 관통하도록 형성된다. 또한, 채널막(37)이 튜브 형태를 갖는 경우, 채널막(37) 내에 절연막(38)이 형성된다.
터널절연막(36)은 셀 채널막들을 감싸는 제1 터널절연막 및 파이프 채널막을 감싸는 제2 터널절연막을 포함한다. 데이터 저장막(35)은 제1 터널절연막을 감싸는 제1 데이터 저장막 및 제2 터널절연막을 감싸는 제2 데이터 저장막을 포함한다. 또한, 전하차단막(34)은 제1 데이터 저장막을 감싸는 제1 전하차단막 및 제2 데이터 저장막을 감싸는 제2 전하차단막을 포함한다.
여기서, 제1 터널절연막과 제2 터널절연막은 일체로 연결된 하나의 막이고, 제1 데이터 저장막과 제2 데이터 저장막은 일체로 연결된 하나의 막이고, 제1 전하차단막과 제2 전하차단막은 일체로 연결된 하나의 막일 수 있다.
희생 패턴들(33)은 제1 전하차단막의 제2 영역들을 감싸는 제1 희생 패턴들 및 제2 전하차단막을 감싸는 제2 희생 패턴을 포함한다. 또한, 각각의 희생 패턴들(33)은 제1 유전체 패턴(33A) 및 제2 유전체 패턴(33B)을 포함할 수 있다.
또한, 반도체 장치는 제1 전하차단막과 도전막들(31) 사이에 개재된 적어도 하나의 제3 전하차단막(39)을 더 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 파이프 채널막을 감싸는 제2 터널절연막, 제2 데이터 저장막, 제2 전하차단막 및 제2 희생 패턴은 파이프 트랜지스터의 게이트 절연막이 된다. 따라서, 게이트 절연막의 두께를 충분히 증가시킬 수 있으며, 이를 통해, 파이프 트랜지스터의 문턱 전압 변동을 방지할 수 있다
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 적어도 하나의 제1 소스막(49), 적어도 하나의 제2 소스막(47B), 적어도 하나의 제3 소스막(50), 복수의 도전막들(41), 복수의 절연막들(42), 적어도 하나의 채널막(47A), 적어도 하나의 터널절연막(46), 적어도 하나의 데이터 저장막(45), 적어도 하나의 전하차단막(44) 및 복수의 희생 패턴들(43)을 포함한다. 또한, 반도체장치는 적어도 하나의 제1 슬릿(SL1), 적어도 하나의 제2 슬릿(SL2), 제1 슬릿(SL1) 내의 절연막(51) 및 제2 슬릿(SL2) 내의 절연막(52)을 더 포함할 수 있다.
제1 및 제2 소스막들(49, 47B)은 도프드 폴리실리콘막을 포함하고, 제3 소스막(50)은 텅스텐 등의 금속막을 포함할 수 있다. 제1 소스막(49)은 적어도 하나의 트렌치(T)를 포함하며, 트렌치(T) 내에는 제3 소스막(50)이 형성된다. 또한, 제2 소스막(47B)은 트렌치(T)의 내면을 따라 형성되며, 제3 소스막(50)을 감싸면서 제1 소스막(49)과 제3 소스막(50) 사이에 개재된다. 여기서, 제3 소스막(50)은 제2 소스막(47B)을 관통하여 제1 소스막(49)과 연결될 수 있다.
채널막(47A)은 제2 소스막(47B)으로부터 돌출되며, 복수의 도전막들(41) 및 복수의 절연막들(42)을 관통한다. 여기서, 채널막(47A)은 제2 소스막(47B)과 일체로 연결된 형태로 형성될 수 있다.
제1 슬릿(SL1)은 복수의 도전막들(41), 복수의 절연막들(42) 및 트렌치(T)를 관통하여, 제1 소스막(49)까지 확장된 깊이로 형성된다. 여기서, 제1 슬릿(SL1)의 하부 영역에는 제3 소스막(50)이 형성되고, 나머지 영역에는 절연막(51)이 형성된다.
제2 슬릿(SL2)은 복수의 도전막들(41) 및 복수의 절연막들(42)을 관통하는 깊이로 형성되며, 제2 슬릿(SL2) 내에는 절연막(52)이 형성된다.
터널절연막(46)은 채널막들(47A)을 감싸는 제1 터널절연막 및 제2 소스막(47B)을 감싸는 제2 터널절연막을 포함한다. 데이터 저장막(45)은 제1 터널절연막을 감싸는 제1 데이터 저장막 및 제2 터널절연막을 감싸는 제2 데이터 저장막을 포함한다. 또한, 전하차단막(44)은 제1 데이터 저장막을 감싸는 제1 전하차단막 및 제2 데이터 저장막을 감싸는 제2 전하차단막을 포함한다.
희생 패턴들(43)은 제1 전하차단막의 제2 영역들을 감싸는 제1 희생 패턴들 및 제2 전하차단막을 감싸는 제2 희생 패턴을 포함한다. 또한, 각각의 희생 패턴들(43)은 제1 유전체 패턴(43A) 및 제2 유전체 패턴(43B)을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 층간절연막(60), 적어도 하나의 제1 소스막(67B), 적어도 하나의 제2 소스막(69), 복수의 도전막들(61), 복수의 절연막들(62), 적어도 하나의 채널막(67A), 적어도 하나의 터널절연막(66), 적어도 하나의 데이터 저장막(65), 적어도 하나의 전하차단막(64) 및 복수의 희생 패턴들(63)을 포함한다. 여기서, 각각의 희생 패턴들(63)은 제1 유전체 패턴(63A) 및 제2 유전체 패턴(63B)을 포함할 수 있다.
또한, 반도체장치는 적어도 하나의 제1 슬릿(SL1), 적어도 하나의 제2 슬릿(SL2), 제1 슬릿(SL1) 내의 절연막(70) 및 제2 슬릿(SL2) 내의 절연막(71)을 더 포함할 수 있다.
참고로, 제2 소스막(69)이 제1 소스막(67B)을 관통하여 층간절연막(60)까지 확장되는 것도 가능하다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(80), 복수의 도전막들(81), 복수의 절연막들(82), 적어도 하나의 채널막(87), 적어도 하나의 터널절연막(86), 적어도 하나의 데이터 저장막(85), 적어도 하나의 전하차단막(84) 및 복수의 희생 패턴들(83)을 포함한다.
복수의 도전막들(81) 및 복수의 절연막들(82)은 소스 영역(S)이 구비된 기판(80) 상에 교대로 형성된다. 여기서, 최상부의 적어도 한 층의 도전막들(81)은 상부 선택 게이트이고, 최하부의 적어도 한 층의 도전막들(81)은 하부 선택 게이트이고, 나머지 도전막들(81)은 워드라인일 수 있다.
채널막(87)은 기판(80)으로부터 돌출되고 복수의 도전막들(81) 및 복수의 절연막들(82)을 관통하도록 형성된다. 또한, 채널막(87)이 튜브 형태를 갖는 경우, 채널막(87) 내에 절연막(88)이 형성된다.
각각의 희생 패턴들(83)은 제1 유전체 패턴(83A) 및 제2 유전체 패턴(83B)을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖도록 형성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 7을 참조하여 설명한 바와 같이, 비휘발성 메모리 소자(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 도전막 12: 절연막
13A: 제1 유전체 패턴 13B: 제2 유전체 패턴
13: 희생 패턴 14: 제2 전하차단막
15: 제1 전하차단막 16: 데이터 저장막
17: 터널절연막 18: 채널막
19: 절연막

Claims (20)

  1. 교대로 형성된 복수의 도전막들 및 복수의 절연막들;
    상기 복수의 도전막들 및 상기 복수의 절연막들을 관통하는 적어도 하나의 채널막; 및
    상기 채널막을 감싸고, 상기 채널막과 상기 복수의 도전막들 사이에 개재된 복수의 제1 영역들과 상기 채널막과 상기 복수의 절연막들 사이에 개재된 복수의 제2 영역들이 교대로 정의되고, 상기 복수의 제1 영역들은 상기 복수의 제2 영역들에 비해 두꺼운 두께를 갖는 적어도 하나의 제1 전하차단막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 전하차단막의 상기 복수의 제2 영역들을 감싸는 제1 희생 패턴들
    을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    각각의 상기 제1 희생 패턴들은,
    상기 제1 전하차단막을 감싸는 제1 유전체막; 및
    상기 제1 전하차단막과 상기 제1 유전체막 사이에 개재된 제2 유전체막을 포함하는
    반도체 장치.
  4. 제3항에 있어서,
    상기 제1 유전체막은 산화막을 포함하고, 상기 제2 유전체막은 질화막을 포함하는
    반도체 장치.
  5. 제3항에 있어서,
    상기 제1 유전체막은 상기 제2 유전체막에 비해 넓은 폭을 갖는
    반도체 장치.
  6. 제1항에 있어서,
    상기 채널막을 감싸는 제1 터널절연막; 및
    상기 제1 터널절연막과 상기 제1 전하차단막 사이에 개재된 제1 데이터 저장막
    을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    적어도 두 개의 상기 채널막을 연결시키는 연결 패턴;
    상기 연결 패턴을 감싸는 제2 전하차단막; 및
    상기 제2 전하차단막을 감싸는 복수의 제2 희생 패턴들
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 전하차단막과 상기 제2 전하차단막은 일체로 연결된 하나의 막인
    반도체 장치.
  9. 제7항에 있어서,
    각각의 상기 제2 희생 패턴들은,
    상기 제2 전하차단막을 감싸는 제1 유전체막; 및
    상기 제1 유전체막을 감싸는 제2 유전체막을 포함하는
    반도체 장치.
  10. 제7항에 있어서,
    상기 연결 패턴을 감싸는 제2 터널절연막; 및
    상기 제2 터널절연막과 상기 제2 전하차단막 사이에 개재된 제2 데이터 저장막
    을 더 포함하는 반도체 장치.
  11. 제7항에 있어서,
    상기 연결 패턴은 파이프 채널막인
    반도체 장치.
  12. 제7항에 있어서,
    상기 연결 패턴은 제1 소스막인
    반도체 장치.
  13. 제12항에 있어서,
    상기 연결 패턴을 감싸는 제2 소스막; 및
    상기 제1 소스막 내에 형성되고, 상기 제1 소스막을 관통하여 상기 제2 소스막과 연결된 제3 소스막
    을 더 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 소스막 내에 형성된 제2 소스막
    을 더 포함하는 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 전하차단막과 상기 도전막들의 사이 및 상기 도전막들과 상기 절연막들의 사이에 개재된 제3 전하차단막들
    을 더 포함하는 반도체 장치.
  16. 교대로 형성된 복수의 도전막들 및 복수의 절연막들;
    상기 복수의 도전막들 및 상기 복수의 절연막들을 관통하는 적어도 하나의 채널막; 및
    상기 채널막을 감싸도록 형성되고, 상기 복수의 도전막들과 접한 외측면에 형성된 돌출부들을 포함하는 전하차단막
    을 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 돌출부들을 제외한 상기 전하차단막의 외측면을 감싸는 제1 희생 패턴들
    을 더 포함하는 반도체 장치.
  18. 제16항에 있어서,
    각각의 상기 제1 희생 패턴들은,
    상기 전하차단막을 감싸는 제1 유전체막; 및
    상기 전하차단막과 상기 제1 유전체막 사이에 개재된 제2 유전체막을 포함하는
    반도체 장치.
  19. 제18항에 있어서,
    상기 제1 유전체막은 산화막을 포함하고, 상기 제2 유전체막은 질화막을 포함하는
    반도체 장치.
  20. 제18항에 있어서,
    상기 제1 유전체막은 상기 제2 유전체막에 비해 넓은 폭을 갖는
    반도체 장치.
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