CN102769018A - 非易失性存储器件 - Google Patents
非易失性存储器件 Download PDFInfo
- Publication number
- CN102769018A CN102769018A CN2012100472821A CN201210047282A CN102769018A CN 102769018 A CN102769018 A CN 102769018A CN 2012100472821 A CN2012100472821 A CN 2012100472821A CN 201210047282 A CN201210047282 A CN 201210047282A CN 102769018 A CN102769018 A CN 102769018A
- Authority
- CN
- China
- Prior art keywords
- raceway groove
- pair
- cylinder
- gate electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000008878 coupling Effects 0.000 claims abstract description 16
- 238000010168 coupling process Methods 0.000 claims abstract description 16
- 238000005859 coupling reaction Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 44
- 238000009825 accumulation Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract 3
- 239000011229 interlayer Substances 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种非易失性存储器件，包括：第一沟道，所述第一沟道包括自衬底垂直地延伸的一对第一柱体和位于所述一对第一柱体之下并且将一对第一柱体耦接的第一耦接部分；第二沟道，所述第二沟道与第一沟道相邻，包括自衬底垂直地延伸的一对第二柱体和位于一对第二柱体之下并且将一对第二柱体耦接的第二耦接部分；多个栅电极层和层间电介质层，所述多个栅电极层和层间电介质层沿着第一柱体和第二柱体交替地层叠；以及第一沟槽和第二沟槽，所述第一沟槽和第二沟槽分别将一对第一柱体之间和一对第二柱体之间的多个栅电极层隔离。
Description
相关申请的交叉引用
本申请要求2011年5月4日提交的申请号为10-2011-0042595的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件，更具体而言，涉及一种包括垂直层叠在衬底之上的多个存储器单元的三维(3D)非易失性存储器件。
背景技术
非易失性存储器件是指即使电源被切断也能保留所储存的数据的存储器件。可以使用各种非易失性存储器件，例如，快闪存储器等。
与此同时，在硅衬底之上被形成为单层的二维(2D)存储器件可能达到了集成度的极限，为了进一步提高集成度，可以实施包括垂直层叠在硅衬底之上的多个存储器单元的3D非易失性存储器件。
图1是说明现有3D非易失性存储器件的截面图。
参照图1，在衬底(未示出)之上形成了管道(pipe)栅电极11以及交替层叠的多个层间电介质层12和栅电极层13。
贯穿层间电介质层12和栅电极层13形成了一对沟道孔。管道栅电极11包括形成在其中的管道沟道孔，管道沟道孔将所述一对沟道孔耦接。
在沟道孔和管道沟道孔中顺序地形成有存储层14、沟道层15和电介质层16。
与此同时，在一对沟道孔之间形成有第一沟槽T1，以将用于每个沟道孔的栅电极层13隔离。此外，在彼此相邻但分别属于不同对的沟道孔之间形成有第二沟槽T2，第二沟槽T2将用于每个串的栅电极层13隔离。
根据现有的非易失性存储器件，由于多个存储器单元被垂直地层叠，因此垂直高度增加。另外，沟道孔或沟槽的最上部的水平宽度不可避免地增加。
具体而言，虽然图1示出沟道孔或沟槽具有恒定的宽度，但是由于刻蚀工艺特性的原因，导致所述宽度从沟道孔或沟槽的上部到下部变小。因此，当非易失性存储器件的垂直高度增加时，沟道孔或沟槽的最上部的水平宽度也会增加。相应地，非易失性存储器件的水平面积不可避免地增加。因此，能够防止水平面积增加的结构是有用的。
发明内容
本发明的实施例针对一种能够在不降低操作特性的情况下减小水平面积的非易失性存储器件。
根据本发明的一个实施例，一种非易失性存储器件包括：第一沟道，所述第一沟道包括自衬底垂直地延伸的一对第一柱体以及位于所述一对第一柱体之下并且将所述一对第一柱体耦接的第一耦接部分；第二沟道，所述第二沟道与第一沟道相邻，包括自衬底垂直地延伸的一对第二柱体以及位于所述一对第二柱体之下并且将所述一对第二柱体耦接的第二耦接部分；多个栅电极层和层间电介质层，所述多个栅电极层和层间电介质层沿着第一柱体和第二柱体交替地层叠，其中，最上部的栅电极层包括用于选择晶体管的栅电极层，而除了最上部的栅电极层之外的栅电极层包括用于存储器单元的栅电极层；以及第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽分别将形成在一对第一柱体之间和一对第二柱体之间的多个栅电极层隔离，其中，第一沟道的选择晶体管与第二沟道的选择晶体管共用栅电极层。
一种形成非易失性存储器件的方法包括以下步骤：在衬底之上形成管道栅电极，所述管道栅电极包括掩埋在所述管道栅电极中的第一牺牲层和第二牺牲层；在管道栅电极和牺牲层之上交替地层叠多个第一层间电介质层和栅电极层；选择性地刻蚀至少所述多个层间电介质层和栅电极层以形成第一对沟道孔和第二对沟道孔，其中第一对沟道孔之间的宽度和第二对沟道孔的宽度大于一第一沟道孔与相邻的一第二沟道孔之间的宽度；去除牺牲层以形成第一耦接区和第二耦接区，所述第一耦接区和第二耦接区分别将第一对沟道孔和第二对沟道孔耦接；在第一对沟道孔和第二对沟道孔以及第一耦接区和第二耦接区的内壁上形成第一存储层和第一沟道层；以及刻蚀第一对沟道孔和第二对沟道孔之间的多个层间电介质层和栅电极层以形成沟槽。
附图说明
图1是说明现有3D非易失性存储器件的截面图。
图2至图7是说明根据本发明的一个实施例的非易失性存储器件及其制造方法的截而图。
图8是说明根据本发明所述实施例的非易失性存储器件的电路图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是本发明可以用不同的方式实施，并不应当解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例做夸大处现。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
图2至图7是说明根据本发明的一个实施例的非易失性存储器件及其制造方法的截面图。具体而言，图7是根据本发明的实施例的非易失性存储器件的截面图，图2至图6是说明用于制造图7的器件的中间工艺的截面图。
参照图2，管道栅电极110包括掩埋在其中的第一牺牲层120A和第二牺牲层120B，并且管道栅电极110被形成在衬底(未示出)之上以形成管道沟道晶体管。
第一牺牲层120A和第二牺牲层120B提供用以形成管道沟道晶体管的沟道的空间，并且第一牺牲层120A和第二牺牲层120B可以形成为条形，所述条形具有沿着截面方向(以下称为第一方向)的长轴和沿着与截面方向相交叉的方向(以下称为第二方向)的短轴。第一牺牲层120A和第二牺牲层120B可以具有被管道栅电极110包围的侧表面和下表面以及暴露出的上表面。此外，多个第一牺牲层120A和第二牺牲层120B可以沿着第一方向和第二方向布置成矩阵式。
掩埋有第一牺牲层120A和第二牺牲层120B的管道栅电极110可以通过以下工艺来形成：在衬底之上沉积用于形成管道栅电极110的导电层，例如掺杂的多晶硅；选择性地刻蚀用于形成管道栅的导电层，以形成要掩埋第一牺牲层120A和第二牺牲层120B的空间；以及用形成第一牺牲层120A和第二牺牲层120B的电介质层填充所述空间。例如，电介质层可以包括氮化物。
在管道栅电极110以及第一牺牲层120A和第二牺牲层120B之上交替层叠多个第一层间电介质层130和栅电极层140。交替层叠的第一层间电介质层130和栅电极层140形成层叠结构。
提供最上部的栅电极层140用于形成选择晶体管的栅极，提供其它的栅电极层140用于形成存储器单元。栅电极层140可以包括掺杂的多晶硅。此外，提供第一层间电介质层130用于将多个栅电极层140彼此隔离，并且第一层间电介质层130可以包括氧化物。
参照图3，选择性地刻蚀第一层间电介质层130和栅电极层140的层叠结构，以形成暴露出第一牺牲层120A的一对第一沟道孔CHA和暴露出第二牺牲层120B的一对第二沟道孔CHB。第一沟道孔CHA和第二沟道孔CHB提供用以形成选择晶体管的沟道和存储器单元的空间。
在此，根据本发明的本实施例的非易失性存储器件在彼此相邻的第一沟道孔CHA与第二沟道孔CHB之间具有宽度W3，更具体而言在右侧的第一沟道孔CHA与左侧的第二沟道孔CHB之间具有宽度W3。虽然下面进行了进一步的描述，但是在本发明的这一实施例中在相邻的第一沟道孔CHA与第二沟道孔CHB之间未形成沟槽。因此，根据本发明的本实施例的非易失性存储器件的水平面积可以减小。
另一方面，分别在一对第一沟道孔CHA之间以及在一对第二沟道孔CHB之间形成沟槽(参照图5)。因此，一对第一沟道孔CHA之间的宽度W1和一对第二沟道孔CHB之间的宽度W2可以超过相邻的第一沟道孔CHA与第二沟道孔CHB之间的宽度W3。
在刻蚀工艺期间，可以将一对第一沟道孔CHA和一对第二沟道孔CHB形成到至少暴露出第一牺牲层120A和第二牺牲层120B的深度。此外，可以将第一沟道孔CHA和第二沟道孔CHB形成到暴露出第一牺牲层120A和第二牺牲层120B之下的管道栅电极110的深度。当将第一沟道孔CHA和第二沟道孔CHB形成到较大的深度时，即使分别在第一沟道孔CHA和第二沟道孔CHB与第一牺牲层120A和第二牺牲层120B之间出现未对准，也可以通过第一沟道孔CHA和第二沟道孔CHB的侧表面而暴露出第一牺牲层120A和第二牺牲层120B。因此，可以获得增加的工艺余量。
参照图4，去除被第一沟道孔CHA和第二沟道孔CHB暴露出的第一牺牲层120A和第二牺牲层120B，以在管道栅电极110中形成第一管道沟道孔PHA和第二管道沟道孔PHB。结果，一对第一沟道孔CHA经由第一管道沟道孔PHA而耦接。一对第一沟道孔CHA和第一管道沟道孔形成第一U形沟道孔。类似地，一对第二沟道孔CHB和第二管道沟道孔PHB形成第二U形沟道孔。
在第一U形沟道孔CHA和PHA的内壁上形成第一存储层150A和第一沟道层160A，在形成第一存储层150A和第一沟道层160A之后，在第一U形沟道孔CHA和PHA的剩余空间中掩埋第一氧化物层170。类似地，在第二U形沟道孔CHB和PHB中形成第二存储层150B、第二沟道层160B和第二氧化物层170B。
可以通过顺序地沉积电荷阻挡层、电荷陷阱层和隧道电介质层来形成第一存储层150A和第二存储层150B中的每个。隧道电介质层用于电荷隧穿，并且可以由例如氧化物形成。电荷陷阱层用于捕获电荷以储存数据，并且可以由例如氮化物形成。电荷阻挡层用于阻挡电荷陷阱层中的电荷运动到外部，并且可以由例如氧化物形成。更具体而言，第一存储层150A和第二存储层150B中的每个可以具有氧化物-氮化物-氧化物(ONO)的三层结构。
在形成存储器单元的栅电极层140——更具体而言除了最上部的栅电极层140之外的栅电极层140——与第一沟道层160A和第二沟道层160B之间，第一存储层150A和第二存储层150B可以捕获电荷并实质上储存数据，同时将栅电极层140与第一沟道层160A和第二沟道层160B绝缘。另一方面，在形成管道沟道晶体管的管道栅电极110与第一沟道层160A和第二沟道层160B之间，第一存储层150A和第二存储层150B可以用作将管道栅电极110与第一沟道层160A和第二沟道层160B绝缘的栅电介质层。此外，在形成选择晶体管的最上部的栅电极层140与第一沟道层160A和第二沟道层160B之间，第一存储层150A和第二存储层150B可以用作将栅电极层140与第一沟道层160A和第二沟道层160B电绝缘的栅电介质层。
第一沟道层160A和第二沟道层160B可以由例如掺杂的多晶硅形成。在本发明的这一实施例中，可以将第一沟道层160A和第二沟道层160B形成到不完全填充第一沟道孔CHA和第二沟道孔CHB的厚度。但是，本发明不限于此。在另一个实施例中，第一沟道层160A和第二沟道层160B可以完全地填充第一沟道孔CHA和第二沟道孔CHB。在完全填充沟道孔的实施例中，可以省略第一氧化物层170A和第二氧化物层170B。
第一沟道层160A和第二沟道层160B可以划分成：分别布置在第一沟道孔CHA和第二沟道孔CHB中并且从衬底垂直地突出的柱形部分(下文称为第一柱体和第二柱体)，以及分别布置在第一管道沟道孔PHA和第二管道沟道孔PHB中并且分别将一对第一柱体和一对第二柱体耦接的部分(下文称为第一耦接部分和第二耦接部分)。
参照图5，分别在一对第一沟道孔CHA之间和在一对第二沟道孔CHB之间贯穿层间电介质层130和栅电极层140而形成第一沟道TA和第二沟槽TB，使得分别在一对第一柱体之间和在一对第二柱体之间隔离开多个栅电极层140。在此，第一沟槽TA和第二沟槽TB可以具有沿着第二方向延伸的缝隙形状。
分别用电介质材料180A和180B填充第一沟槽TA和第二沟槽TB。
作为这一工艺的结果，形成了U形的第一串和第二串。第一串包括沿着一对第一柱体形成的多个栅电极层140，并且第一串由第一耦接部分耦接。第二串包括沿着一对第二柱体形成的多个栅电极层140，并且第二串由第二耦接部分耦接。第一串和第二串中的每个包括多个存储器单元和分别布置在第一串和第二串的左上端和右上端的两个选择晶体管。如以下将要描述的，布置在第一串的左上端和右上端的选择晶体管可以分别用作漏极选择晶体管和源极选择晶体管，布置在第二串的左上端和右上端的选择晶体管可以分别用作源极选择晶体管和漏极选择晶体管。
在本发明的这一实施例中，可以省略在现有非易失性存储器件中所执行的在相邻的第一沟道孔CHA和第二沟道孔CHB之间形成沟槽的工艺，而是执行图6和图7的互连形成工艺。因此，第一串的源极选择晶体管的栅电极层140和第二串的源极选择晶体管的栅电极层140未彼此隔离。换言之，第一串和第二串共用源极选择晶体管的栅极。
参照图6，在图5的所得结构之上形成源极线190。源极线190用作与彼此相邻的第一柱体和第二柱体相耦接的互连。在未形成源极线190的图5的所得结构之上，形成第二层间电介质层200。
源极线190和第二层间电介质层200可以通过以下方法来形成：在图5的所得结构的整个表面上沉积用于形成第二层间电介质层200的电介质材料，选择性地刻蚀所述电介质材料以提供要形成源极线190的空间，以及用形成源极线190的导电材料填充所述空间。
参照图7，在源极线190和第二层间电介质层200之上形成第三层间电介质层210。
贯穿第三层间电介质层210和第二层间电介质层200而形成第一漏极接触220A和第二漏极接触220B，以分别耦接未与源极线190耦接的第一柱体和第二柱体，更具体而言，分别耦接左侧的第一柱体和右侧的第二柱体。
在第三层间电介质层210之上形成位线230。位线230沿着第二方向延伸并且与第一漏极接触220A和第二漏极接触220B耦接。
虽然未在图7中示出，但是可以以与源极线190的形成工艺相似的方式来执行位线230的形成工艺。更具体而言，在包括第一漏极接触220A和第二漏极接触220B的第三电介质层210之上沉积电介质材料(未示出)，并选择性地刻蚀所述电介质材料以提供要形成位线230的空间，以及用形成位线230的导电材料填充所述空间。
通过上述工艺，可以形成根据本发明的所述实施例的非易失性存储器件。
根据本发明的所述实施例的非易失性存储器件具有的特点是，相邻的第一沟道孔CHA与第二沟道孔CHB之间的宽度W3小，并且非易失性存储器件的水平面积减小，这是因为在相邻的第一沟道孔CHA与第二沟道孔CHB之间未形成沟槽。
与此同时，在根据本发明的所述实施例的非易失性存储器件中，由于在相邻的第一沟道孔CHA与第二沟道孔CHB之间未形成沟槽，因此第一串的源极选择晶体管的栅电极层140和第二串的源极选择晶体管的栅电极层140未彼此隔离，并且第一串和第二串共用源极选择晶体管的栅极。图8的电路图中示出了这一配置。
图8是说明根据本发明的所述实施例的非易失性存储器件的电路图。
参照图8，第一串ST1和第二串ST2的漏极选择晶体管DST的一个端部与位线BL耦接，第一串ST1和第二串ST2的源极选择晶体管SST的端部与源极线(未示出)耦接，并且多个存储器单元MC分别在第一串的漏极选择晶体管DST与源极选择晶体管SST之间以及在第二串的漏极选择晶体管DST与源极选择晶体管SST之间串联耦接。在多个存储器单元MC的中间插入管道沟道晶体管PCT，并由管道沟道晶体管PCT控制耦接。
此时，第一串ST1的源极选择晶体管SST的栅极与第二串ST2的源极选择晶体管SST的栅极耦接(参照附图标记A)。第一串ST1和第二串ST2共用源极选择晶体管SST的栅极，这是因为为了减小非易失性存储器件的水平面积而在相邻的第一串与第二串之间未形成沟槽。
由此，虽然第一串ST1和第二串ST2共用源极选择晶体管SST的栅极，但是可以在与现有非易失性存储器件相同的电压条件下执行根据本发明的所述实施例的非易失性存储器件的编程操作或擦除操作。可以使用相同的电压条件是因为，在现有非易失性存储器件中，在编程操作或擦除操作期间在未选中的串和选中的串中施加给源极选择晶体管SST的栅极的电压相同。
然而，在现有非易失性存储器件中的读取操作期间，分别对未选中的串的源极选择晶体管SST的栅极和选中的串的源极选择晶体管SST的栅极施加不同的电压，例如接地电压0V和电源电压Vcc。
但是，根据本发明的所述实施例，总会对未选中的串和选中的串的源极选择晶体管的栅极施加相同的电压。相同的电压施加到这两个串是因为未选中的串和选中的串的源极选择晶体管的栅极彼此耦接。更具体而言，当针对读取操作对选中的串的源极选择晶体管SST的栅极施加电源电压Vcc时，未选中的串的源极选择晶体管SST的栅极也被施加电源电压Vcc。
在这种情况下，非易失性存储器件可能有未选中的串的截止泄漏电流出现以及读取干扰。但是，由于未选中的串的漏极选择晶体管DST截止，因此不会出现截止泄漏电流。此外，与现有非易失性存储器件相比，测量到的读取干扰被确定处在可忽略的水平。
因此，虽然在根据本发明的所述实施例的非易失性存储器件中为了减小水平而积而共用源极选择晶体管的栅极，但是没有明显降低非易失性存储器件的操作特性。
根据本发明的所述实施例，可以在不降低操作特性的情况下减小水平面积。
虽然已经以具体实施例描述了本发明，但是对于本领域技术人员来说明显的是，在不脱离所附权利要求书限定的本发明的主旨和范围的情况下可以进行各种变化和修改。
Claims (13)
1.一种非易失性存储器件，包括：
第一沟道，所述第一沟道包括自衬底垂直地延伸的一对第一柱体和位于所述一对第一柱体之下并将所述一对第一柱体耦接的第一耦接部分；
第二沟道，所述第二沟道与所述第一沟道相邻，并且包括自所述衬底垂直地延伸的一对第二柱体和位于所述一对第二柱体之下并将所述一对第二柱体耦接的第二耦接部分；
多个栅电极层和层间电介质层，所述多个栅电极层和层间电介质层沿着所述第一柱体和所述第二柱体交替地层叠，其中，最上部的栅电极层包括用于选择晶体管的栅电极层，而除了所述最上部的栅电极层之外的栅电极层包括用于存储器单元的栅电极层；以及
第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽分别将形成在所述一对第一柱体之间和所述一对第二柱体之间的所述多个栅电极层隔离，
其中，所述第一沟道的选择晶体管与所述第二沟道的选择晶体管共用栅电极层。
2.如权利要求1所述的非易失性存储器件，其中，所述一对第一柱体之间的宽度和所述一对第二柱体之间的宽度大于第一柱体与相邻的第二柱体之间的宽度。
3.如权利要求1所述的非易失性存储器件，还包括：
第一互连，所述第一互连将第一柱体与相邻的第二柱体耦接；以及
第二互连，所述第二互连将未与所述第一互连耦接的第一柱体和第二柱体耦接。
4.如权利要求3所述的非易失性存储器件，其中，所述第一互连包括源极线，所述第二互连包括位线。
5.如权利要求3所述的非易失性存储器件，其中，所述第一互连与所述第一柱体和相邻的所述第二柱体直接耦接，并且
所述第二互连与第一接触和第二接触耦接，所述第一接触和第二接触分别布置在未与所述第一互连耦接的所述第一柱体和所述第二柱体之上。
6.如权利要求3所述的非易失性存储器件，其中，沿着所述第一柱体层叠的所述多个栅电极层形成第一串，沿着所述第二柱体层叠的所述多个栅电极层形成第二串，所述第一串和所述第二串共用与所述第一互连相耦接的选择晶体管的栅极。
7.如权利要求1所述的非易失性存储器件，还包括与所述第一耦接部分和所述第二耦接部分耦接的栅电极，并且所述栅电极被配置为控制所述一对第一柱体的耦接和所述一对第二柱体的耦接。
8.如权利要求1所述的非易失性存储器件，其中，在第一柱体与相邻的第二柱体之间不存在沟槽。
9.一种形成非易失性存储器件的方法，包括以下步骤：
在衬底之上形成管道栅电极，所述管道栅电极包括掩埋在所述管道栅电极中的第一牺牲层和第二牺牲层；
在所述管道栅电极和所述牺牲层之上交替地层叠多个第一层间电介质层和栅电极层；
选择性地刻蚀至少所述多个层间电介质层和栅电极层以形成第一对沟道孔和第二对沟道孔，其中，所述第一对沟道孔之间的宽度和所述第二对沟道孔之间的宽度大于第一沟道孔与相邻的第二沟道孔之间的宽度；
去除所述牺牲层以形成分别将所述第一对沟道孔和所述第二对沟道孔耦接的第一耦接区和第二耦接区；
在所述第一耦接区和所述第二耦接区以及所述第一对沟道孔和所述第二对沟道孔的内壁上形成第一存储层和第一沟道层；以及
刻蚀所述第一对沟道孔和所述第二对沟道孔之间的所述多个层间电介质层和栅电极层以形成沟槽。
10.如权利要求9所述的方法，其中，在衬底之上形成包括掩埋在管道栅电极中的第一牺牲层和第二牺牲层的管道栅电极的步骤包括以下步骤：
在所述衬底之上形成导电层；
选择性地刻蚀所述导电层以形成用以形成所述管道栅电极的空间；以及
用电介质层填充所述空间以形成所述牺牲层。
11.如权利要求9所述的方法，其中，所述存储层包括电荷阻挡层、电荷陷阱层和隧道电介质层。
12.如权利要求10所述的方法，还包括以下步骤：
形成将所述第一对沟道孔中的沟道孔与所述第二对沟道孔中的沟道孔耦接的第一互连；以及
形成耦接到未与所述第一互连相耦接的沟道孔的第二互连。
13.如权利要求12所述的方法，还包括以下步骤：
形成漏极接触，所述漏极接触将所述第二互连耦接到未与所述第一互连相耦接的沟道孔。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2011-0042595 | 2011-05-04 | ||
| KR1020110042595A KR101780274B1 (ko) | 2011-05-04 | 2011-05-04 | 비휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102769018A true CN102769018A (zh) | 2012-11-07 |
| CN102769018B CN102769018B (zh) | 2016-04-20 |
Family
ID=47089674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210047282.1A Active CN102769018B (zh) | 2011-05-04 | 2012-02-28 | 非易失性存储器件 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8575675B2 (zh) |
| KR (1) | KR101780274B1 (zh) |
| CN (1) | CN102769018B (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103811497A (zh) * | 2012-11-14 | 2014-05-21 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104392964A (zh) * | 2014-10-09 | 2015-03-04 | 清华大学 | Dusg 3d nand闪存存储器及其形成方法 |
| CN106856198A (zh) * | 2015-12-08 | 2017-06-16 | 爱思开海力士有限公司 | 半导体器件的制造方法 |
| CN108231781A (zh) * | 2016-12-22 | 2018-06-29 | 三星电子株式会社 | 竖直存储器装置 |
| CN109148467A (zh) * | 2018-09-06 | 2019-01-04 | 长江存储科技有限责任公司 | 3d-nand闪存 |
| CN109192733A (zh) * | 2018-09-06 | 2019-01-11 | 长江存储科技有限责任公司 | 3d-nand闪存的形成方法 |
| CN109273452A (zh) * | 2018-09-19 | 2019-01-25 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111370421A (zh) * | 2020-03-19 | 2020-07-03 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN111613623A (zh) * | 2019-06-28 | 2020-09-01 | 长江存储科技有限责任公司 | 具有增大的存储密度的三维闪存器件 |
| TWI777513B (zh) * | 2020-04-30 | 2022-09-11 | 台灣積體電路製造股份有限公司 | 記憶體裝置及其製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101890942B1 (ko) * | 2011-12-20 | 2018-08-23 | 에스케이하이닉스 주식회사 | 3차원 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20130107557A (ko) * | 2012-03-22 | 2013-10-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
| KR101997269B1 (ko) * | 2013-06-24 | 2019-07-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102101841B1 (ko) | 2013-10-28 | 2020-04-17 | 삼성전자 주식회사 | 수직형 비휘발성 메모리 소자 |
| KR20150067811A (ko) * | 2013-12-09 | 2015-06-19 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20160011095A (ko) * | 2014-07-21 | 2016-01-29 | 에스케이하이닉스 주식회사 | 3차원 비휘발성 메모리 장치 |
| KR102244219B1 (ko) | 2014-09-29 | 2021-04-27 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
| KR102485088B1 (ko) | 2015-11-10 | 2023-01-05 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| KR102637644B1 (ko) * | 2016-07-14 | 2024-02-19 | 삼성전자주식회사 | 메모리 장치 |
| KR20180138403A (ko) * | 2017-06-21 | 2018-12-31 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| CN109196645B (zh) * | 2018-06-08 | 2019-09-10 | 长江存储科技有限责任公司 | 用于形成三维存储器件的双堆栈沟道孔结构的方法 |
| US10692884B2 (en) * | 2018-09-21 | 2020-06-23 | Sandisk Technologies Llc | Three-dimensional memory device including bottle-shaped memory stack structures and drain-select gate electrodes having cylindrical portions |
| KR20210091583A (ko) | 2020-01-14 | 2021-07-22 | 삼성전자주식회사 | 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060186446A1 (en) * | 2005-02-05 | 2006-08-24 | Kim Sung-Min | 3-Dimensional flash memory device and method of fabricating the same |
| US20110062510A1 (en) * | 2009-09-14 | 2011-03-17 | Han-Soo Joo | 3d non-volatile memory device and method for fabricating the same |
| CN102024495A (zh) * | 2009-09-18 | 2011-04-20 | 株式会社东芝 | 非易失性半导体存储器装置以及其中的数据读取方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049652B2 (en) * | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
| US7867831B2 (en) * | 2008-05-28 | 2011-01-11 | Hynix Semiconductor Inc. | Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack |
-
2011
- 2011-05-04 KR KR1020110042595A patent/KR101780274B1/ko active IP Right Grant
- 2011-12-21 US US13/333,693 patent/US8575675B2/en active Active
-
2012
- 2012-02-28 CN CN201210047282.1A patent/CN102769018B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060186446A1 (en) * | 2005-02-05 | 2006-08-24 | Kim Sung-Min | 3-Dimensional flash memory device and method of fabricating the same |
| US20110062510A1 (en) * | 2009-09-14 | 2011-03-17 | Han-Soo Joo | 3d non-volatile memory device and method for fabricating the same |
| CN102024495A (zh) * | 2009-09-18 | 2011-04-20 | 株式会社东芝 | 非易失性半导体存储器装置以及其中的数据读取方法 |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10985177B2 (en) | 2012-11-14 | 2021-04-20 | SK Hynix Inc. | Method of manufacturing a semiconductor device having non-overlapping slits at one side of the channel layers of a memory block |
| US9966384B2 (en) | 2012-11-14 | 2018-05-08 | SK Hynix Inc. | Methods of manufacturing a semiconductor device with non-overlapping slits in-between memory blocks |
| CN103811497B (zh) * | 2012-11-14 | 2018-11-27 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| US10290651B2 (en) | 2012-11-14 | 2019-05-14 | SK Hynix Inc. | Semiconductor devices with non-overlapping slits in-between memory blocks |
| CN103811497A (zh) * | 2012-11-14 | 2014-05-21 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104392964B (zh) * | 2014-10-09 | 2017-02-15 | 清华大学 | 双顶层选择栅极 3d nand闪存存储器及其形成方法 |
| CN104392964A (zh) * | 2014-10-09 | 2015-03-04 | 清华大学 | Dusg 3d nand闪存存储器及其形成方法 |
| CN106856198B (zh) * | 2015-12-08 | 2020-10-27 | 爱思开海力士有限公司 | 半导体器件的制造方法 |
| CN106856198A (zh) * | 2015-12-08 | 2017-06-16 | 爱思开海力士有限公司 | 半导体器件的制造方法 |
| CN108231781A (zh) * | 2016-12-22 | 2018-06-29 | 三星电子株式会社 | 竖直存储器装置 |
| CN108231781B (zh) * | 2016-12-22 | 2023-07-18 | 三星电子株式会社 | 竖直存储器装置 |
| CN109148467A (zh) * | 2018-09-06 | 2019-01-04 | 长江存储科技有限责任公司 | 3d-nand闪存 |
| CN109192733A (zh) * | 2018-09-06 | 2019-01-11 | 长江存储科技有限责任公司 | 3d-nand闪存的形成方法 |
| CN109273452A (zh) * | 2018-09-19 | 2019-01-25 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111613623A (zh) * | 2019-06-28 | 2020-09-01 | 长江存储科技有限责任公司 | 具有增大的存储密度的三维闪存器件 |
| CN111613623B (zh) * | 2019-06-28 | 2021-02-19 | 长江存储科技有限责任公司 | 具有增大的存储密度的三维闪存器件 |
| US11956962B2 (en) | 2019-06-28 | 2024-04-09 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional flash memory device with increased storage density |
| US11211400B2 (en) | 2019-06-28 | 2021-12-28 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional flash memory device with increased storage density |
| CN111370421A (zh) * | 2020-03-19 | 2020-07-03 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| TWI777513B (zh) * | 2020-04-30 | 2022-09-11 | 台灣積體電路製造股份有限公司 | 記憶體裝置及其製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120280298A1 (en) | 2012-11-08 |
| KR101780274B1 (ko) | 2017-09-21 |
| CN102769018B (zh) | 2016-04-20 |
| KR20120124758A (ko) | 2012-11-14 |
| US8575675B2 (en) | 2013-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102769018A (zh) | 非易失性存储器件 | |
| US9099527B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| US9362305B2 (en) | Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same | |
| US9373634B2 (en) | Method for manufacturing semiconductor device and semiconductor device | |
| US8349689B2 (en) | Non-volatile memory device and method for fabricating the same | |
| KR102370618B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| TWI400792B (zh) | 非揮發性半導體儲存裝置 | |
| CN102800361B (zh) | 三维非易失性存储器件及其制造方法 | |
| CN102037557B (zh) | 非易失性半导体存储器件及其制造方法 | |
| US9130038B2 (en) | Three-dimensional semiconductor memory device, memory system including the same, method of manufacturing the same and method of operating the same | |
| CN103872057A (zh) | 非易失性存储器件及其制造方法 | |
| CN109037227A (zh) | 3d存储器件及其制造方法 | |
| KR20140026148A (ko) | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 | |
| CN109346473A (zh) | 3d存储器件及其制造方法 | |
| CN102760740A (zh) | 非易失性存储器件及其制造方法 | |
| CN109148459A (zh) | 3d存储器件及其制造方法 | |
| US10930672B2 (en) | Three-dimensional semiconductor memory devices | |
| CN109273453A (zh) | 3d存储器件的制造方法及3d存储器件 | |
| CN102655153A (zh) | 非易失性存储器件及其制造方法 | |
| CN1788352A (zh) | 位线结构及其制造方法 | |
| CN104934432A (zh) | 具有单层浮栅的非易失性存储器件 | |
| US8377814B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| KR101091023B1 (ko) | 메모리 셀 스트링 스택 및 이를 이용한 메모리 어레이 | |
| US20200343259A1 (en) | Vertical semiconductor devices | |
| KR101204257B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |